TW201306044A - 半導體積體電路 - Google Patents

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Abstract

一種半導體積體電路包括：一第一墊，其經組態以接收一第一電壓；一第二墊，其經組態以接收一第二電壓；一內部電壓產生電路，其經組態以在一測試模式期間回應於該第二電壓而產生具有與該第一電壓相同之電壓位準的一第三電壓；及一內部電路，其經組態以在一正常模式期間使用該第一電壓及該第二電壓執行一正常操作且在該測試模式期間使用該第二電壓及該第三電壓執行一測試操作。

Description

半導體積體電路
本發明之例示性實施例係關於一種半導體設計技術，且更特定言之，係關於一種半導體積體電路。
本申請案主張於2011年7月26日申請之韓國專利申請案第10-2011-0074188號之優先權，該案之全部內容以引用的方式併入本文中。
根據本發明之技術的半導體積體電路可包括半導體記憶體，諸如動態隨機存取記憶體(DRAM)。
圖1為展示使用外部電源供應電壓及內部電源供應電壓之習知雙資料速率3動態隨機存取記憶體(DDR3 DRAM)裝置的方塊圖。
參看圖1，DDR3 DRAM裝置10包括電源供應電壓墊12、升壓器14及內部電路16。電源供應電壓墊12自外部接收電源供應電壓VDD。升壓器14升高經由電源供應電壓墊12所施加之電源供應電壓VDD以產生升高電壓VPP，升高電壓VPP之電壓位準高於電源供應電壓VDD之電壓位準。內部電路16基於電源供應電壓VDD及升高電壓VPP執行經指派之操作。
圖2為展示使用外部電源供應電壓及內部電源供應電壓之習知DDR4 DRAM裝置的方塊圖。
參看圖2，DDR4 DRAM裝置20包括電源供應電壓墊22、升壓器墊24及內部電路26。電源供應電壓墊22自外部接收 電源供應電壓VDD。升壓器墊24自外部接收升高電壓VPP，升高電壓VPP之電壓位準高於電源供應電壓VDD之電壓位準。內部電路26基於經由電源供應電壓墊22及升壓器墊24所接收之電源供應電壓VDD及升高電壓VPP執行經指派之操作。簡言之，與DDR3 DRAM裝置10相比較，針對正常操作，DDR4 DRAM裝置20可能不包括升壓器14。
然而，即使在測試模式中，DDR4 DRAM裝置20仍將自外部接收電源供應電壓VDD及升高電壓VPP兩者，正如在正常模式中一樣。此係因為DDR4 DRAM裝置20不包括用於產生升高電壓VPP之升壓器。出於此原因，探針測試裝置將通道分配給DDR4 DRAM裝置20之電源供應電壓墊22及升壓器墊24，以便在測試模式中供應電源供應電壓VDD及升高電壓VPP。針對彼等墊之通道的分配意謂用以自探針測試裝置接收對應之電源供應及信號的與探針測試裝置之電連接。因為DDR4 DRAM裝置20具有通道所分配給之增加數目個墊22及24，所以待在測試模式中同時測試之DRAM裝置的數目減少。因此，生產成本及時間可增加以執行測試操作。
本發明之一實施例係針對一種半導體積體電路，其包括在一測試模式期間針對通道待分配之最小數目個墊。
本發明之另一實施例係針對一種半導體積體電路，其在一正常模式中具有一穩定化電源供應同時佔據一最小面積。
根據本發明之一實施例，一種半導體積體電路包括：一第一墊，其經組態以接收一第一電壓；一第二墊，其經組態以接收一第二電壓；一內部電壓產生電路，其經組態以在一測試模式期間回應於該第二電壓而產生具有與該第一電壓相同之電壓位準的一第三電壓；及一內部電路，其經組態以在一正常模式期間使用該第一電壓及該第二電壓執行一正常操作且在該測試模式期間使用該第二電壓及該第三電壓執行一測試操作。
根據本發明之另一實施例，一種半導體積體電路包括：一第一墊，其經組態以接收一第一電壓；一第二墊，其經組態以接收具有高於該第一電壓之一電壓位準的一第二電壓；一內部電壓產生電路，其經組態以回應於該第二電壓而產生一第三電壓，其中該第三電壓在一正常模式期間具有低於該第一電壓之一電壓位準且在一測試模式期間具有與該第一電壓相同的電壓位準；及一內部電路，其經組態以在該正常模式期間使用該第一電壓至該第三電壓執行一正常操作且在該測試模式期間使用該第二電壓及該第三電壓執行一測試操作。
根據本發明之另一實施例，一種半導體積體電路包括：一第一墊，其經組態以在該半導體積體電路之一正常模式中接收一第一電壓；一第二墊，其經組態以在該半導體積體電路之該正常模式及一測試模式中接收一第二電壓；及一內部電壓產生電路，其經組態以回應於該第二電壓而產生一第三電壓，其中該第三電壓在該正常模式期間具有低 於該第一電壓之一電壓位準且在該測試模式期間具有與該第一電壓相同的電壓位準。
將在下文中參看隨附圖式更詳細描述本發明之例示性實施例。然而，本發明可以不同形式體現且不應解釋為限於本文中所陳述之實施例。實情為，提供此等實施例以使得本發明將為詳盡且完整的，且將向熟習此項技術者完全地傳達本發明之範疇。遍及本發明，相似參考數字遍及本發明之各圖及實施例指代相似部件。
在本發明之以下實施例中，描述動態隨機存取記憶體(DRAM)裝置作為實例。
圖3為根據本發明之第一實施例之DRAM裝置的方塊圖。
參看圖3，DRAM裝置100包括升高電壓墊110、電源供應電壓墊120、升高電壓產生電路130及內部電路140。
升高電壓墊110在正常模式期間自外部接收升高電壓VPP且在測試模式期間不接收升高電壓VPP。電源供應電壓墊120在正常模式及測試模式兩者中自外部接收電源供應電壓VDD。升高電壓產生電路130回應於測試模式信號TM藉由升高電源供應電壓VDD而產生具有與升高電壓VPP相同之電壓位準的電壓VPP，升高電壓VPP係在正常模式中經由升高電壓墊110自外部施加。內部電路140在正常模式中藉由使用經由升高電壓墊110及電源供應電壓墊120所接收之升高電壓VPP及電源供應電壓VDD執行經指派之操 作，且在測試模式中藉由使用經由電源供應電壓墊120所接收之電源供應電壓VDD及藉由升高電壓產生電路130所產生的升高電壓VPP執行經指派之操作。升高電壓VPP具有高於電源供應電壓VDD之電壓位準。
下文中描述具有上文所描述之結構的根據本發明之第一實施例之DRAM裝置100的操作。
因為在正常模式中升高電壓VPP及電源供應電壓VDD兩者皆係自外部接收，所以內部電路140藉由經由升高電壓墊110及電源供應電壓墊120直接接收升高電壓VPP及電源供應電壓VDD而執行經指派之操作。在此狀態中，因為撤銷啟動測試模式信號TM，所以升高電壓產生電路130處於停用狀態。
然而，在測試模式中，將電源供應電壓VDD自外部施加至電源供應電壓墊120。又，因為在測試模式中啟動測試模式信號TM，所以升高電壓產生電路130經啟用以升高電源供應電壓VDD且產生升高電壓VPP。結果，內部電路140藉由使用經由電源供應電壓墊120所接收之電源供應電壓VDD及在升高電壓產生電路130中所產生之升高電壓VPP執行經指派的操作。
根據上文所描述之本發明之第一實施例，因為在測試模式期間可能不將測試通道分配給墊以用於接收升高電壓VPP，所以待同時測試之DRAM裝置的數目可增加。
圖4為根據本發明之第二實施例之DRAM裝置的方塊圖。圖5為說明圖4中所展示之測試電源供應電壓產生電路 的方塊圖。
本發明之第二實施例提供小於根據第一實施例之DRAM裝置之面積的面積之DRAM裝置。根據本發明之第一實施例之DRAM裝置的升高電壓產生電路130可包括泵激電路，且泵激電路一般具有佔據大面積之特徵。另一方面，根據本發明之第二實施例之DRAM裝置可採用下文所描述的降壓轉換器型電路而非泵激電路，且降壓轉換器型電路具有佔據小於根據第一實施例之泵激電路之面積的特徵。
參看圖4，DRAM裝置200包括電源供應電壓墊210、升高電壓墊220、電源供應電壓產生電路230及內部電路240。
電源供應電壓墊210在正常模式期間自外部接收電源供應電壓VDD且在測試模式期間不接收電源供應電壓VDD。升高電壓墊220在正常模式及測試模式兩者期間接收自外部所施加之升高電壓VPP。電源供應電壓產生電路230回應於測試模式信號TM基於升高電壓VPP而產生具有與電源供應電壓VDD相同之電壓位準的電壓VDD，電源供應電壓VDD係在正常模式期間經由電源供應電壓墊210自外部施加。內部電路240在正常模式期間基於經由電源供應電壓墊210及升高電壓墊220所接收之電源供應電壓VDD及升高電壓VPP執行經指派之操作，且在測試模式期間基於經由升高電壓墊220所接收之升高電壓VPP及在以測試為目的之電源供應電壓產生電路230中所產生的電源供應電壓VDD執行經指派之操作。升高電壓VPP具有高於電源供應 電壓VDD之電壓位準。
同時，電源供應電壓產生電路230包括圖5中所說明之降壓轉換器型電路。參看圖5，電源供應電壓產生電路230包括第一分壓器(divider)231、第二分壓器233、比較器235及驅動器237。
第一分壓器231以第一分壓比率分壓升高電壓VPP以產生基準電壓VREF_VDD。第二分壓器233以第二分壓比率分壓電源供應電壓VDD以產生回饋電壓VFEED_VDD。比較器235回應於測試模式信號TM而比較基準電壓VREF_VDD與回饋電壓VFEED_VDD。驅動器237回應於比較器235之輸出信號而用升高電壓VPP驅動電源供應電壓(VDD)端子。
在電源供應電壓產生電路230中，第一分壓器231包括安置於升高電壓(VPP)端子與基準電壓(VREF_VDD)端子之間的第一電阻器R0，及安置於基準電壓(VREF_VDD)端子與接地電壓(VSS)端子之間的第二電阻器R1。
第二分壓器233包括安置於電源供應電壓(VDD)端子與回饋電壓(VFEED_VDD)端子之間的第三電阻器R2，及安置於回饋電壓(VFEED_VDD)端子與接地電壓(VSS)端子之間的第四電阻器R3。
又，比較器235包括差動放大器OP AMP且在測試模式期間回應於測試模式信號TM而操作。
驅動器237包括PMOS電晶體P1，PMOS電晶體P1包括用於接收比較器235之輸出信號的閘極，及耦接於升高電壓 (VPP)端子與電源供應電壓(VDD)端子之間的源極及汲極。
下文中描述具有上文所描述之結構的根據本發明之第二實施例之DRAM裝置200的操作。
因為在正常模式中升高電壓VPP及電源供應電壓VDD兩者皆係自外部接收，所以內部電路240藉由經由電源供應電壓墊210及升高電壓墊220直接接收升高電壓VPP及電源供應電壓VDD而執行經指派之操作。在此狀態中，因為撤銷啟動測試模式信號TM，所以電源供應電壓產生電路230處於停用狀態。
然而，在測試模式中，在測試模式期間將升高電壓VPP自外部施加至升高電壓墊220。又，因為在測試模式中啟動測試模式信號TM，所以電源供應電壓產生電路230經啟用以基於升高電壓VPP產生電源供應電壓VDD。
為了特定地描述產生電源供應電壓VDD之處理程序，首先，在第一分壓器231藉由以第一分壓比率分壓施加於升高電壓VPP與接地電壓VSS之端子之間的電壓而產生基準電壓VREF_VDD的同時，比較器235連續地比較回饋電壓VFEED_VDD與基準電壓VREF_VDD以發現回饋電壓VFEED_VDD是否低於基準電壓VREF_VDD。作為比較之結果，因為回饋電壓VFEED_VDD低於基準電壓VREF_VDD，所以比較器235輸出邏輯低位準之比較信號。驅動器237回應於比較信號基於升高電壓VPP而驅動電源供應電壓(VDD)端子。
連續地重複一系列上文所描述之操作，直至作為比較器235之比較結果，回饋電壓VFEED_VDD變得等於基準電壓VREF_VDD為止，且接著，比較器235輸出邏輯高位準之比較信號。因此，驅動器237停止操作，且電源供應電壓(VDD)端子維持目標位準，該目標位準為電源供應電壓VDD之位準。
內部電路240藉由使用經由升高電壓墊220所接收之升高電壓VPP及在以測試為目的之電源供應電壓產生電路230中所產生的電源供應電壓VDD執行經指派之操作。
根據上文所描述之本發明之第二實施例，因為在測試模式期間可能不將測試通道分配給墊以用於接收電源供應電壓VDD，所以待同時測試之DRAM裝置的數目可增加，且此外，所佔據之面積與本發明之第一實施例之所佔據的面積相比較可減小。
圖6為根據本發明之第三實施例之DRAM裝置300的方塊圖。圖7為說明圖6中所展示之電源供應電壓產生電路330的方塊圖。圖8為說明圖7中所展示之第一可變電阻器331A的方塊圖。
與本發明之第二實施例相比較，本發明之第三實施例展示電源供應電壓產生電路在正常模式中操作但用作不同於測試模式中之功能的功能之實例。
參看圖6，DRAM裝置300包括電源供應電壓墊310、升高電壓墊320、內部電壓產生電路330及內部電路340。
電源供應電壓墊310在正常模式期間自外部接收電源供 應電壓VDD且在測試模式期間不接收電源供應電壓VDD。升高電壓墊320在正常模式及測試模式期間自外部接收升高電壓VPP。內部電壓產生電路330在正常模式期間基於升高電壓VPP產生電壓位準低於電源供應電壓VDD之電壓位準的內部電壓VDD'，且在測試模式期間基於升高電壓VPP產生對應於電源供應電壓VDD之電壓位準的內部電壓VDD'。內部電路340在正常模式期間基於電源供應電壓VDD、升高電壓VPP及內部電壓VDD'執行經指派之操作，且在測試模式期間基於升高電壓VPP及內部電壓VDD'執行經指派之操作。內部電壓(VDD')端子與電源供應電壓(VDD)端子電連接至彼此。
同時，內部電壓產生電路330包括圖7中所說明之降壓轉換器型電路。參看圖7，內部電壓產生電路330包括第一分壓器331、第二分壓器333、比較器335及驅動器337。第一分壓器331在正常模式期間以第一分壓比率分壓升高電壓VPP以回應於測試模式信號TM而產生基準電壓VREF_VDD，且在測試模式期間以第二分壓比率分壓升高電壓VPP以回應於測試模式信號TM而產生基準電壓VREF_VDD。第二分壓器333以第三分壓比率分壓內部電壓VDD'以產生回饋電壓VFEED_VDD。比較器335比較基準電壓VREF_VDD與回饋電壓VFEED_VDD。驅動器337回應於比較器335之輸出信號而用升高電壓VPP驅動內部電壓(VDD')端子。
在內部電壓產生電路330中，第一分壓器331包括安置於 升高電壓(VPP)端子與基準電壓(VREF_VDD)端子之間且具有回應於測試模式信號TM而變化之電阻值的第一可變電阻器331A，及安置於基準電壓(VREF_VDD)端子與接地電壓(VSS)端子之間的第一電阻器R10。
僅供參考，如圖8中所說明，第一可變電阻器331A包括串聯耦接於升高電壓(VPP)端子與基準電壓(VREF_VDD)端子之間的第二電阻器R11及第三電阻器R12，及用於回應於測試模式信號TM而充當第二電阻器R11之旁路的旁路單元331A_1。旁路單元331A_1包括PMOS電晶體P12，PMOS電晶體P12包括用於接收測試模式信號TM之閘極，及分別與升高電壓(VPP)端子及第二電阻器R11與第三電阻器R12之間的節點耦接之源極及汲極。
返回參看圖7，第二分壓器333包括安置於內部電壓(VDD')端子與回饋電壓(VFEED_VDD)端子之間的第四電阻器R13，及安置於回饋電壓(VFEED_VDD)端子與接地電壓(VSS)端子之間的第五電阻器R14。
又，比較器335包括差動放大器OP AMP且在正常模式及測試模式期間回應於具有恆定電壓位準之偏壓信號BIAS而操作。偏壓信號BIAS可自外部施加或其可內部地產生。
驅動器337包括PMOS電晶體P11，PMOS電晶體P11包括用於接收比較器335之輸出信號的閘極，及耦接於升高電壓(VPP)端子與內部電壓(VDD')端子之間的源極及汲極。
下文中描述具有上文所描述之結構的根據本發明之第二實施例之DRAM裝置300的操作。
在正常模式期間，因為升高電壓VPP及電源供應電壓VDD兩者係自外部接收，所以內部電路340藉由經由電源供應電壓墊310及升高電壓墊320直接接收升高電壓VPP及電源供應電壓VDD而執行經指派之操作。在此狀態中，因為撤銷啟動測試模式信號TM，所以內部電壓產生電路330操作以產生電壓位準低於電源供應電壓VDD之電壓位準的內部電壓VDD'。更特定言之，回應於撤銷啟動之測試模式信號TM停用旁路單元331A_1，且因此，由於基準電壓VREF_VDD設定成「VPP＊R10/(R10+R11+R12)」，因此內部電壓產生電路330結果是具有針對內部電壓端子(VDD')之低於電源供應電壓VDD之位準的目標電壓位準。因為將電源供應電壓VDD自外部提供至內部電壓(VDD')端子，所以內部電壓產生電路330不產生內部電壓VDD'。簡言之，因為電源供應電壓(VDD)端子與內部電壓(VDD')端子電連接，其中內部電壓(VDD')端子之電壓位準與電源供應電壓VDD之電壓位準相同，所以回饋電壓VFEED_VDD在正常模式期間維持成總是高於基準電壓VREF_VDD，在電源供應電壓VDD之電壓位準維持恰當值的同時不執行用於驅動內部電壓(VDD')端子的操作。
同時，隨著內部電路340執行經指派之操作，電源供應電壓VDD可不恰當地下降。在此狀況中，內部電壓產生電路330操作以補償電源供應電壓(VDD)端子之電壓位準。換言之，當電源供應電壓(VDD)端子之電壓位準急劇地下降時，內部電壓(VDD')端子之電壓位準急劇地下降。對應 於下降之程度，回饋電壓VFEED_VDD降低低於基準電壓VREF_VDD。在此狀況中，在比較器335之控制下啟用驅動器337以將升高電壓VPP供應至內部電壓(VDD')端子。
因此，儘管電源供應電壓VDD之電壓位準在正常模式期間急劇地下降，但內部電壓產生電路330補償電源供應電壓VDD之電壓位準以便穩定化電源供應電壓VDD。
同時，在測試模式期間將升高電壓VPP施加至升高電壓墊320。因為啟動測試模式信號TM，所以內部電壓產生電路330基於升高電壓VPP產生內部電壓VDD'。在下文中詳細描述產生內部電壓VDD'之處理程序。
首先，由於第一可變電阻器331A之電阻值變化為低的，因此基準電壓VREF_VDD之電壓位準設定成高於正常模式中的電壓位準。換言之，回應於經啟動之測試模式信號TM而啟用旁路單元331A_1，且因此，基準電壓VREF_VDD設定為「VPP＊R10/(R10+R12)」。基準電壓VREF_VDD之電壓位準增加之原因在於使內部電壓VDD'對應於電源供應電壓VDD。
當如上設定基準電壓VREF_VDD時，比較器335連續地比較回饋電壓VFEED_VDD與基準電壓VREF_VDD以發現回饋電壓VFEED_VDD是否低於基準電壓VREF_VDD。作為比較之結果，因為回饋電壓VFEED_VDD變得低於基準電壓VREF_VDD，所以比較器335輸出邏輯低位準之比較信號。驅動器337接著用升高電壓VPP驅動電源供應電壓(VDD)端子。當在重複一系列以上操作之後比較器335之 比較結果指示回饋電壓VFEED_VDD等於基準電壓VREF_VDD時，比較器335輸出邏輯高位準的比較信號。驅動器337接著停止操作，且結果，內部電壓(VDD')端子維持目標電壓位準，該目標電壓位準為電源供應電壓VDD之位準。
因此，內部電路340基於經由升高電壓墊320所施加之升高電壓VPP及在內部電壓產生電路330中所產生之電壓位準與電源供應電壓VDD實質上相同的內部電壓VDD'而穩定地執行操作。
同時，可在測試模式之某一初始週期期間以高於一般電壓位準的電壓位準施加升高電壓VPP，以便在測試模式期間得到更好的操作特性。在此狀況中，內部電壓產生電路330可保全操作以產生對應於電源供應電壓VDD之電壓位準的電壓位準之內部電壓VDD'，且由於完成第一可變電阻器331A之電阻變化，因此維持內部電壓產生電路330之操作。
根據本發明之第三實施例，因為在測試模式期間可能不將測試通道分配給墊以用於接收電源供應電壓VDD，所以待同時測試之DRAM裝置的數目可增加。又，所佔據之面積與本發明之第一實施例之所佔據的面積相比較可減小。又，與本發明之第二實施例相比較，可在於正常模式期間電源供應電壓VDD之電壓位準不恰當地降低時藉由用升高電壓VPP補充來穩定化電源供應電壓VDD。
根據本發明之實施例，內部電路在正常模式中自外部直 接接收第一電壓及第二電壓兩者且使用該等電壓，且內部電路在測試模式中僅接收第二電壓且基於所接收之第二電壓內部地產生第一電壓。換言之，在測試模式中自外部所施加之電壓的數目與在正常模式中所施加之電壓的數目相比較可減少。因為通道所分配給之墊的數目減少，所以待同時測試之半導體積體電路的數目增加，由此減少生產成本及生產時間。
又，可藉由採用降壓轉換器型電路來在測試模式期間內部地產生電壓而最小化所佔據之面積。
另外，當第一電壓之電壓位準在正常模式中不恰當地降低時，第一電壓可藉由用第二電壓補充第一電壓而返回至穩定化位準。
儘管已關於特定實施例描述本發明，但熟習此項技術者應顯而易見，可進行各種改變及修改而不脫離如以下申請專利範圍中所界定之本發明的精神及範疇。
10‧‧‧DDR3 DRAM裝置
12‧‧‧電源供應電壓墊
14‧‧‧升壓器
16‧‧‧內部電路
20‧‧‧DDR4 DRAM裝置
22‧‧‧電源供應電壓墊
24‧‧‧升壓器墊
26‧‧‧內部電路
100‧‧‧DRAM裝置
110‧‧‧升高電壓墊
120‧‧‧電源供應電壓墊
130‧‧‧升高電壓產生電路
140‧‧‧內部電路
200‧‧‧DRAM裝置
210‧‧‧電源供應電壓墊
220‧‧‧升高電壓墊
230‧‧‧電源供應電壓產生電路
231‧‧‧第一分壓器
233‧‧‧第二分壓器
235‧‧‧比較器
237‧‧‧驅動器
240‧‧‧內部電路
300‧‧‧DRAM裝置
310‧‧‧電源供應電壓墊
320‧‧‧升高電壓墊
330‧‧‧電源供應電壓產生電路/內部電壓產生電路
331‧‧‧第一分壓器
331A‧‧‧第一可變電阻器
331A_1‧‧‧旁路單元
333‧‧‧第二分壓器
335‧‧‧比較器
337‧‧‧驅動器
340‧‧‧內部電路
BIAS‧‧‧偏壓信號
OP AMP‧‧‧差動放大器
P1‧‧‧PMOS電晶體
P11‧‧‧PMOS電晶體
P12‧‧‧PMOS電晶體
R0‧‧‧第一電阻器
R1‧‧‧第二電阻器
R2‧‧‧第三電阻器
R3‧‧‧第四電阻器
R10‧‧‧第一電阻器
R11‧‧‧第二電阻器
R12‧‧‧第三電阻器
R13‧‧‧第四電阻器
R14‧‧‧第五電阻器
TM‧‧‧測試模式信號
VDD'‧‧‧內部電壓
VDD‧‧‧電源供應電壓
VFEED_VDD‧‧‧回饋電壓
VPP‧‧‧升高電壓
VREF_VDD‧‧‧基準電壓
VSS‧‧‧接地電壓
圖1為習知雙資料速率3動態隨機存取記憶體(DDR3 DRAM)裝置之方塊圖。
圖2為習知DDR4 DRAM裝置之方塊圖。
圖3為根據本發明之第一實施例之DRAM裝置的方塊圖。
圖4為根據本發明之第二實施例之DRAM裝置的方塊圖。
圖5為說明圖4中所展示之測試電源供應電壓產生電路的 方塊圖。
圖6為根據本發明之第三實施例之DRAM裝置的方塊圖。
圖7為說明圖6中所展示之電源供應電壓產生電路的方塊圖。
圖8為說明圖7中所展示之第一可變電阻器的方塊圖。
200‧‧‧DRAM裝置
210‧‧‧電源供應電壓墊
220‧‧‧升高電壓墊
230‧‧‧電源供應電壓產生電路
240‧‧‧內部電路
TM‧‧‧測試模式信號
VDD‧‧‧電源供應電壓
VPP‧‧‧升高電壓

Claims (13)

  1. 一種半導體積體電路，其包含：一第一墊，其經組態以接收一第一電壓；一第二墊，其經組態以接收一第二電壓；一內部電壓產生電路，其經組態以在一測試模式期間回應於該第二電壓而產生具有與該第一電壓相同之電壓位準的一第三電壓；及一內部電路，其經組態以在一正常模式期間使用該第一電壓及該第二電壓執行一正常操作且在該測試模式期間使用該第二電壓及該第三電壓執行一測試操作。
  2. 如請求項1之半導體積體電路，其中該內部電壓產生電路包含一泵激電路，該泵激電路回應於一測試模式信號而產生電壓位準高於該第二電壓之該第三電壓。
  3. 如請求項1之半導體積體電路，其中該內部電壓產生電路包含一降壓轉換器型電路，該降壓轉換器型電路回應於一測試模式信號而產生電壓位準低於該第二電壓之該第三電壓。
  4. 如請求項3之半導體積體電路，其中該內部電壓產生電路包含：一第一分壓器，其經組態以藉由以一第一分壓比率分壓該第二電壓而產生一基準電壓；一第二分壓器，其經組態以藉由以一第二分壓比率分壓該第三電壓而產生一回饋電壓；一比較器，其經組態以回應於該測試模式信號而比較 該回饋電壓與該基準電壓；及一驅動器，其經組態以回應於該比較器之一輸出信號而將該第二電壓供應給該第三電壓之一端子。
  5. 一種半導體積體電路，其包含：一第一墊，其經組態以接收一第一電壓；一第二墊，其經組態以接收具有高於該第一電壓之一電壓位準的一第二電壓；一內部電壓產生電路，其經組態以回應於該第二電壓而產生一第三電壓，其中該第三電壓在一正常模式期間具有低於該第一電壓之一電壓位準且在一測試模式期間具有與該第一電壓相同的電壓位準；及一內部電路，其經組態以在該正常模式期間使用該第一電壓至該第三電壓執行一正常操作且在該測試模式期間使用該第二電壓及該第三電壓執行一測試操作。
  6. 如請求項5之半導體積體電路，其中該第一電壓及該第三電壓之端子電連接至彼此。
  7. 如請求項5之半導體積體電路，其中該內部電壓產生電路包含：一第一分壓器，其經組態以藉由在該正常模式期間以一第一分壓比率及在該測試模式期間以一第二分壓比率分壓該第二電壓回應於一測試模式信號而產生一基準電壓；一第二分壓器，其經組態以藉由以一第三分壓比率分壓該第三電壓而產生一回饋電壓； 一比較器，其經組態以比較該回饋電壓與該基準電壓；及一驅動器，其經組態以回應於該比較器之一輸出信號而將該第二電壓供應給該第三電壓之一端子。
  8. 如請求項7之半導體積體電路，其中該第一分壓器包含一可變電阻器，該可變電阻器之電阻回應於該測試模式信號而變化。
  9. 如請求項7之半導體積體電路，其中該第一分壓器包含：一可變電阻器，其安置於該第二電壓與該基準電壓之端子之間，其中該可變電阻器之一電阻值經組態以回應於該測試模式信號而變化；及一第一電阻器，其安置於該基準電壓之該端子與一接地電壓之一端子之間。
  10. 如請求項9之半導體積體電路，其中該可變電阻器包含：一第二電阻器及一第三電阻器，其串聯耦接於該第二電壓與該基準電壓之該等端子之間；及一旁路單元，其並聯於該第二電阻器而安置且經組態以回應於該測試模式信號而充當該第二電阻器之一旁路。
  11. 如請求項10之半導體積體電路，其中該旁路單元包含一電晶體，該電晶體包括用於接收該測試模式信號之一閘極，及分別與該第二電壓之該端子及該第二電阻器與該 第三電阻器之間的一節點耦接的一源極及一汲極。
  12. 一種半導體積體電路，其包含：一第一墊，其經組態以在該半導體積體電路之一正常模式中接收一第一電壓；一第二墊，其經組態以在該半導體積體電路之該正常模式及一測試模式中接收一第二電壓；及一內部電壓產生電路，其經組態以回應於該第二電壓而產生一第三電壓，其中該第三電壓在該正常模式期間具有低於該第一電壓之一電壓位準且在該測試模式期間具有與該第一電壓相同的電壓位準。
  13. 如請求項12之半導體積體電路，其中該內部電壓產生電路經組態以供應該第三電壓以補償在該正常模式期間該第一電壓之一下降。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6580847B2 (ja) * 2015-03-25 2019-09-25 ラピスセミコンダクタ株式会社 半導体装置
US9690346B1 (en) * 2015-10-30 2017-06-27 Seagate Technology Llc Load sharing across multiple voltage supplies
KR20170071828A (ko) 2015-12-16 2017-06-26 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 테스트 시스템
JP6657035B2 (ja) * 2016-06-28 2020-03-04 エイブリック株式会社 昇圧回路
US10459502B2 (en) 2016-10-21 2019-10-29 Seagate Technology Llc Adaptive charge leveling in a data storage device
KR20180138472A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 테스트 회로를 포함하는 반도체 장치
KR102501696B1 (ko) * 2018-06-18 2023-02-21 에스케이하이닉스 주식회사 전압 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 시스템

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442586A (en) * 1993-09-10 1995-08-15 Intel Corporation Method and apparatus for controlling the output current provided by a charge pump circuit
KR100267011B1 (ko) 1997-12-31 2000-10-02 윤종용 반도체 메모리 장치의 내부 전원 전압 발생 회로
KR20020007785A (ko) 2000-07-19 2002-01-29 윤종용 반도체 메모리 장치의 데이터 입력장치
JP2002350500A (ja) * 2001-05-24 2002-12-04 Mitsubishi Electric Corp 半導体集積回路装置
US6949953B2 (en) * 2002-06-10 2005-09-27 Micron Technology, Inc. Method and apparatus for providing a preselected voltage to test or repair a semiconductor device
KR100562654B1 (ko) 2004-04-20 2006-03-20 주식회사 하이닉스반도체 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자
KR100805839B1 (ko) * 2006-08-29 2008-02-21 삼성전자주식회사 고전압 발생기를 공유하는 플래시 메모리 장치
KR100915816B1 (ko) * 2007-10-04 2009-09-07 주식회사 하이닉스반도체 내부 전압 생성 회로

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