JPH11339472A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 高周波数動作時に十分な電圧応答特性を有
し、かつ低周波数動作時に消費電力を無用に増大させず
に、動作周波数に応じた適正な電流駆動能力を自動的に
得ることができる電圧降下回路を備える半導体集積回路
を提供する。 【解決手段】 本発明の電圧降下回路１０は、スタンバ
イ用ＶＤＣ４０と、半導体集積回路の活性化時に動作し
スタンバイ用ＶＤＣ４０よりも電流駆動能力の大きいア
クティブ用ＶＤＣ５０と、駆動能力制御回路６０とを備
える。駆動能力制御回路６０は、半導体集積回路装置の
動作周波数に応じた制御信号を生成する。アクティブ用
ＶＤＣ５０の電流駆動能力は、上記制御信号によって動
作周波数に応じて制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部より供給され
た電源電位をより低い内部電源電位に変換する電圧降下
回路（Voltage Down Converter；ＶＤＣ）を備える半導
体集積回路装置に関し、動作周波数に応じた電流駆動能
力を制御することができる電圧降下回路の構成に関する
ものである。

【０００２】

【従来の技術】近年、ＬＳＩメモリの低電圧動作化が進
んでいる。その中で、半導体集積回路装置内部のトラン
ジスタは、外部から印加される電源電圧よりも低い電圧
によって、動作することが強く要求されるようになって
いる。ＬＳＩメモリの消費電力の低減およびトランジス
タの微細化に伴う信頼性の確保が低電圧化の主な目的で
ある。

【０００３】特に、ＤＲＡＭ（Dynamic Random Access
Memory）では、メモリセルにおける容量蓄積部となるキ
ャパシタの誘電体膜の信頼性確保の面から、低電圧化は
重要な課題である。

【０００４】これらの理由によって、半導体集積回路装
置の内部素子を駆動する電源電圧の上限は、世代を追う
につれて全体システムで用いられる外部電源電圧に対し
て低下してきている。

【０００５】この要求に応えるために、外部電源から供
給された電圧を受けて、半導体集積回路装置内部におい
て安定した内部電源電圧を発生する回路として電圧降下
回路が設けられている。

【０００６】図１１は、従来の電圧降下回路の一般的な
構成を示すための概略ブロック図である。

【０００７】図１１を参照して、電圧降下回路１０は、
外部電源電圧（以下Ｅｘｔ．Ｖｃｃという）を外部電源
配線７０より受けて、変換された内部電源電圧（以下Ｉ
ｎｔ．Ｖｃｃという）を内部電源配線８０に出力する。
内部電源配線８０は、Ｉｎｔ．Ｖｃｃを周辺回路２１，
アレイ制御回路２２等へ供給する。

【０００８】電圧降下回路１０は、Ｉｎｔ．Ｖｃｃのレ
ベルの基準値である参照電位（以下Ｖｒｅｆ．という）
を生成する基準電位発生部１１と、Ｖｒｅｆ．に基づい
て、Ｅｘｔ．ＶｃｃをＩｎｔ．Ｖｃｃに変換する電圧降
下部１２とを含む。

【０００９】図１２は、複数の電圧降下部を含む従来の
構成の電圧降下回路２０００の回路図である。

【００１０】図１２を参照して、電圧降下回路２０００
は、電圧降下部１２として活性時用電圧降下回路４００
（以下活性時用ＶＤＣという）と待機時用電圧降下回路
４１０（以下待機時用ＶＤＣという）とを含む。さら
に、電圧降下回路２０００は、Ｉｎｔ．Ｖｃｃを分圧
し、上記活性時用ＶＤＣ４００および待機時用ＶＤＣ４
１０にフィードバックする分圧回路４２０とを含む。ま
た、内部電源配線４４０は、内部回路群に負荷電流を供
給する。

【００１１】まず、上記活性時用ＶＤＣ４００の動作を
説明する。活性時用ＶＤＣ４００は、カレントミラータ
イプの差動増幅器４０５を構成するトランジスタ４０１
〜４０４と、トランジスタ４０１〜４０４の駆動電流を
制御する電流制御トランジスタ４０６と、外部電源配線
４３０と内部電源配線４４０との間に接続されるＰ型の
ドライバトランジスタ４０７とを備える。

【００１２】差動増幅器４０５は、Ｖｒｅｆ．と分圧回
路４２０によって分圧されたＩｎｔ．Ｖｃｃである電圧
Ｖｉ′とをトランジスタ４０１および４０２のゲートに
受けて、両者の差を増幅してドライバトランジスタ４０
６のゲートに出力する。

【００１３】上記Ｖｉ′がＶｒｅｆ．より低い、すなわ
ちＩｎｔ．Ｖｃｃの電位が所望のレベルより低下してい
る場合、差動増幅器４０５は、両者の電位差が増幅され
たマイナスの電位を、ドライバトランジスタ４０７のゲ
ートに出力する。この時、ドライバトランジスタ４０７
はゲート電位の低下に見合う電流を、外部電源配線４３
０から内部電源配線４４０に供給する。これにより、Ｉ
ｎｔ．Ｖｃｃの電位は回復する。

【００１４】一方、上記Ｖｉ′がＶｒｅｆ．とほぼ等し
い場合、すなわちＩｎｔ．Ｖｃｃが所望のレベルである
場合には、差動増幅器４０５によって、ドライバトラン
ジスタ４０７は非導通となり、内部電源配線４４０には
電流が供給されない。

【００１５】上記の動作により、Ｉｎｔ．Ｖｃｃは所望
の一定レベルに保たれる。しかし、実際にはＩｎｔ．Ｖ
ｃｃの変動をフィードバックして差動増幅器４０５で増
幅し、ドライバトランジスタ４０７のゲート電位を変化
させて内部電源配線４４０に電流を供給する一連の動作
は、時間的な遅延を生じさせる。

【００１６】このため、Ｉｎｔ．Ｖｃｃのレベルには、
アンダーシュートやオーバーシュートといった過渡的な
変動が生じる。

【００１７】この変動を改善するために、差動増幅器４
０５の応答性を向上させて、ＶＤＣの電流駆動能力を大
きくする必要がある。具体的には、差動増幅器４０５を
構成するトランジスタ４０１〜４０４の駆動電流を大き
くすることが必要である。

【００１８】しかし、トランジスタの駆動電流を大きく
することは、消費電力の増大につながる。

【００１９】一般に、半導体集積回路装置は、動作選択
がなされた場合（以下活性化時という）と、それ以外の
場合（以下待機時という）では、内部回路群で消費され
る負荷電流が大きく異なる。

【００２０】よって、負荷電流が大きい活性化時には、
Ｉｎｔ．Ｖｃｃの安定化を図るためにＶＤＣの電流駆動
能力を大きくする必要がある一方で、Ｉｎｔ．Ｖｃｃの
変動が小さい待機時には、ＶＤＣの電流駆動能力は小さ
いもので十分である。

【００２１】そこで、Ｉｎｔ．Ｖｃｃの変動に対する良
好な追従性と、消費電力の低減とを両立するために、待
機時用ＶＤＣ４１０が必要となる。待機時用ＶＤＣ４１
０の基本的な構成および動作は活性時用ＶＤＣと同じで
ある。

【００２２】しかし、待機時用ＶＤＣ４１０において、
電流制御トランジスタ４１６は、差動増幅器４１５を構
成するトランジスタ４１１〜４１２に、常に一定の微小
電流を供給するように線型領域で動作する。

【００２３】一方、活性時用ＶＤＣ４００において、電
流制御トランジスタ４０６は、活性化時に“Ｈ”レベ
ル，待機時に“Ｌ”レベルをとる活性化信号φをゲート
に受けて、活性化時にのみ導通し、待機時は非導通とな
るように飽和領域で動作する。これにより、活性時用Ｖ
ＤＣは、活性化時にのみ電流駆動能力が大きい状態で作
動する。

【００２４】以上のように、駆動電流の小さい差動増幅
器を備えた電流駆動能力が小さく消費電流の少ない待機
時用ＶＤＣと、駆動電流の大きい差動増幅器を備えた電
流駆動能力の大きい活性時用ＶＤＣとを並列に配置し
て、必要な場合にのみ活性時用ＶＤＣを動作させること
により、常時消費されるスタンバイ電流を増加させず
に、活性化時のＩｎｔ．Ｖｃｃの電圧変動に対する応答
特性が良好な電圧降下回路を得ることができる。

【００２５】このような構成の電圧降下回路について
は、たとえば超ＬＳＩメモリ（伊藤清男著，培風館）ｐ
ｐ．３０７〜３１０に記載されている。

【００２６】

【発明が解決しようとする課題】しかしながら、デバイ
ス動作の高速化に伴い、電圧降下回路の応答特性の問題
は、さらに重要視されている。

【００２７】動作周波数に応じた外部クロック信号が印
加されるたびに、データの書込や読出といった動作が行
なわれるため、活性化時における半導体集積回路装置の
負荷電流は、動作周波数に伴って変化する。

【００２８】デバイスの高速化に伴って、半導体集積回
路装置は、より幅広い動作周波数の下で動作するように
なっており、たとえば、汎用品のメモリを考えた場合、
従来の技術によって高速動作に対応するように設計され
た電圧降下回路を搭載した半導体集積回路装置は、組込
まれたシステムの動作周波数が低い時には、無駄な電流
を消費してしまう。

【００２９】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、幅広い動
作周波数の下で十分な応答特性と消費電力の抑制とを両
立できる構成を有する電圧降下回路を備えた、半導体集
積回路装置を提供することである。

【００３０】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、外部電源電位より低い内部電源電位を受
けて動作する内部回路と、外部電源電位を伝達する外部
電源配線と、内部電源電位を内部回路に伝達する第１の
内部電源配線と、外部電源配線から供給される外部電源
電位を受けて内部電源電位に変換し、第１の内部電源配
線に供給する第１の電圧変換手段とを備え、第１の電圧
変換手段は、内部電源電位の基準値である参照電位を生
成する参照電位発生手段と、第１の内部電源配線の電位
が参照電位より低い場合に、外部電源配線から第１の内
部電源配線に、第１の電流駆動能力で電流を供給する第
１の電圧降下手段と、内部回路の活性化に応じて動作
し、第１の内部電源配線の電位が参照電位より低い場合
に、外部電源配線から第１の内部電源配線に、第１の電
流駆動能力より高い第２の電流駆動能力で電流を供給す
る第２の電圧降下手段と、第２の電流駆動能力を半導体
集積回路装置の動作周波数に応じて制御する駆動能力制
御手段とを含む。

【００３１】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置において、駆動能力制
御手段は、動作周波数に対応した直流電圧を有する制御
信号を生成し、第２の電圧降下手段は、内部電源電位を
供給する第１の内部電源配線の電位と参照電位との差を
増幅して出力する差動増幅手段と、外部電源配線と内部
電源配線との間に接続され、差動増幅手段の出力を受け
て、第１の内部電源配線の電位が参照電位より低い場合
に外部電源配線から内部電源配線に電流を供給する電流
供給手段と、制御信号に応じた電流を差動増幅手段に供
給することにより、第２の電流駆動能力を制御する電流
制御手段とを有する。

【００３２】請求項３記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置において、駆動能力制
御手段は、動作周波数に対応した周期を有する外部クロ
ック信号を受けて、制御パルス信号を出力する制御パル
ス信号生成手段と、制御パルス信号を受けて制御信号を
生成する制御信号生成手段とを含み、制御パルス信号
は、外部クロック信号のパルス立ち上がり時から外部ク
ロック信号の周期よりも短い一定の期間において、反転
した状態を有する周期的な２値信号であり、制御信号生
成手段は、第１の内部電源配線に対応する第１の接地配
線と、ソースが第１の内部電源配線と結合する第１導電
型のＭＯＳトランジスタと、第１導電型のＭＯＳトラン
ジスタを介して，第１の内部電源配線と結合する内部ノ
ードと、内部ノードと接地配線との間に結合される第２
導電型のＭＯＳトランジスタと、内部ノードと接地配線
との間に結合されるキャパシタと、内部ノードの電位を
平滑し、制御信号を出力するローパスフィルタとを有
し、第１導電型および第２導電型のＭＯＳトランジスタ
は、制御パルス信号をそれぞれのゲートに受ける。

【００３３】請求項４記載の半導体集積回路装置は、請
求項３記載の半導体集積回路装置において、制御パルス
信号生成手段は、外部クロック信号を分周する分周手段
をさらに有し、分周手段によって得られた信号の周波数
に基づいて、制御パルス信号を生成する。

【００３４】請求項５記載の半導体集積回路装置は、請
求項３ないし４に記載の半導体集積回路装置であって、
外部電源配線から外部電源電位を受けて内部電源電位に
変換する第２の電圧変換手段と、第２の電圧変換手段か
ら内部電源電位を伝達する第２の内部電源配線とをさら
に備え、第１導電型のトランジスタのソースは、第２の
内部電源配線と結合する。

【００３５】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態の半導体集積回路装置１０００の全体構
成を示す概略ブロック図である。

【００３６】図１を参照して、半導体集積回路装置１０
００は、外部電源配線７０より受けた外部電源電圧Ｅｘ
ｔ．Ｖｃｃを内部電源電圧Ｉｎｔ．Ｖｃｃに変換する電
圧降下回路１０と、内部電源配線８０よりＩｎｔ．Ｖｃ
ｃを受けて動作する周辺回路２１，アレイ制御回路２
２，メモリアレイ２３等からなる内部回路群２０と、ク
ロック信号，アドレス信号，データ等を外部と授受し内
部回路群２０とこれらの信号を授受する入出力回路２５
とを備える。

【００３７】図２は、図１のうち電圧降下回路１０の構
成をより詳細に示すブロック図である。

【００３８】図２を参照して、電圧降下回路１０は、Ｉ
ｎｔ．Ｖｃｃの基準値であるＶｒｅｆ．を生成する基準
電位発生回路３０と、待機時に動作する電流駆動能力の
小さい電圧降下回路（以下スタンバイ用ＶＤＣという）
４０と、活性化時に動作する電流駆動能力の大きい電圧
降下回路（以下アクティブ用ＶＤＣという）５０と、外
部クロック信号を受けて動作周波数に応じてアクティブ
用ＶＤＣ５０の電流駆動能力を調整するための制御信号
を生成する駆動能力制御回路６０とを備える。

【００３９】電圧降下回路１０は、外部電源配線７０よ
りＥｘｔ．Ｖｃｃを受けて、Ｉｎｔ．Ｖｃｃに変換し、
内部電源配線８０に供給する。

【００４０】図３は、図２のアクティブ用ＶＤＣ５０の
構成をより詳細に示すブロック図である。

【００４１】図３を参照して、スタンバイ用ＶＤＣ４０
は、構成および動作とも図１１で説明した待機時用ＶＤ
Ｃ４１０と同様である。

【００４２】また、アクティブ用ＶＤＣ５０の基本的な
構成および動作は、図１２における活性時用ＶＤＣ４０
０と同一である。

【００４３】すなわち、活性時用ＶＤＣ４００における
カレントミラータイプの差動増幅器４０５は、差動増幅
器５１に対応し、電流制御トランジスタ４０６およびド
ライバトランジスタ４０７は、それぞれトランジスタ５
２および５３に相当する。

【００４４】アクティブ用ＶＤＣ５０は、活性時用ＶＤ
Ｃ４００に加えて駆動能力制御回路６０および動作選択
トランジスタ５４をさらに備える。

【００４５】動作選択トランジスタ５４は、ゲートに活
性化信号φを受けて飽和領域で動作する。すなわち、動
作選択トランジスタ５４は活性化時に導通し、待機時に
は非導通となる。

【００４６】駆動能力制御回路６０は、外部クロック信
号を受けて制御信号を出力する。この制御信号は、動作
周波数に応じたレベルの直流電圧を有する。

【００４７】これにより、活性化時においては、動作周
波数に応じた制御信号が電流駆動トランジスタ５２のゲ
ートに与えられる。ここで制御信号は、電流駆動トラン
ジスタ５２を線形領域で動作させるレベルとなるように
設定される。

【００４８】よって、電流駆動トランジスタ５２が差動
増幅器５１に供給する電流は、動作周波数に応じて決定
される。供給される電流が大きいほど、差動増幅器５１
の応答速度が向上し、アクティブ用ＶＤＣ５０の電流駆
動能力は大きくなる。

【００４９】すなわち、動作周波数に応じて電流駆動能
力を調整することが可能な、アクティブ用ＶＤＣ５０が
得られる。

【００５０】図４は、図３の駆動能力制御回路６０の構
成を詳細に示す概略ブロック図である。

【００５１】図４を参照して、駆動能力制御回路６０
は、外部クロック信号を受けて制御パルスを生成する制
御パルス生成回路１００と、制御パルスを受けて制御信
号を生成する制御信号生成回路２００とを備える。

【００５２】駆動能力制御回路６０の動作を説明するた
めに、まず制御パルス信号について説明する。

【００５３】図５は、制御パルス信号について説明する
ための波形図である。図５を参照して、外部クロック
（以下Ｅｘｔ．ＣＬＫという）は、外部より入力される
クロック信号である。

【００５４】Ｅｘｔ．ＣＬＫは、動作周波数に対応した
信号であり、その周期はＴｃｋである。Ｅｘｔ．ＣＬＫ
に基づいて、制御パルス（以下／ＳＩＧ信号という）が
作られる。

【００５５】／ＳＩＧ信号は、Ｅｘｔ．ＣＬＫの立上が
りタイミングで一定期間Δｔの間だけ“Ｌ”レベルとな
り、その他の期間は“Ｈ”レベルとなる。

【００５６】図６は、Ｅｘｔ．ＣＬＫにより／ＳＩＧ信
号を生成する制御パルス生成回路１００の構成の具体例
である。

【００５７】Ｅｘｔ．ＣＬＫは、インバータ列１１１に
よって反転され、かつ一定期間Δｔだけ遅延される。イ
ンバータ列１１１によって反転、遅延されたＥｘｔ．Ｃ
ＬＫと、元のＥｘｔ．ＣＬＫとをＮＡＮＤゲート１１２
に入力することにより、上記の／ＳＩＧ信号を得ること
ができる。

【００５８】次に、制御信号生成回路２００の動作を説
明する。再び図４を参照して、制御信号生成回路は、ソ
ースが内部電源配線８０と結合するＰ型トランジスタ２
０１と、Ｐ型トランジスタ２０１のドレインと結合する
ノードＮｐと、ノードＮｐと接地配線９０との間に結合
されるＮ型トランジスタ２０２とを有する。

【００５９】さらに制御信号生成回路２００は、ノード
Ｎｐと接地電位配線９０との間に接続されたキャパシタ
２０３と、ノードＮｐの電位Ｖｐを平滑して制御信号を
出力するローパスフィルタ２０４とを有する。

【００６０】すなわち、ノードＮｐの電位Ｖｐによって
制御信号のレベルが決定される。よって制御信号は、キ
ャパシタ２０３に蓄えられた電荷量によって決定され
る。

【００６１】Ｐ型トランジスタ２０１およびＮ型トラン
ジスタ２０２のゲートには、上記／ＳＩＧ信号が与えら
れる。Ｐ型トランジスタ２０１もしくはＮ型トランジス
タ２０２は、／ＳＩＧ信号の“Ｌ”，“Ｈ”レベルに応
じて導通し、これに伴ってキャパシタ２０３は充放電さ
れる。キャパシタ２０３に蓄えられる電荷量に応じて、
ノードＮｐの電位Ｖｐも変化する。

【００６２】図７は、ノードＮｐの電位Ｖｐとキャパシ
タ２０３へ充電あるいは放電される電荷量との関係を示
すための概念図である。

【００６３】図７を参照して、Ｑ（ｖ）ｐはＰ型トラン
ジスタ２０１を通じてキャパシタ２０３に充電される電
荷量であり、Ｑ（ｖ）ｎはＮ型トランジスタ２０２を通
じてキャパシタ２０３から放電される電荷量である。

【００６４】一定の／ＳＩＧ信号が与えられた下では、
充電量Ｑ（ｖ）ｐと放電量Ｑ（ｖ）ｎは、釣り合った状
態で平衡する。

【００６５】すなわち、ノードＮｐの電圧Ｖｐは、図７
の曲線で求められるように下式（１）が成り立つ電位ｖ
ｏで平衡する。

【００６６】 Ｑ（ｖｏ）ｐ＝Ｑ（ｖｏ）ｎ …（１） また、／ＳＩＧ信号が“Ｌ”レベルであるΔｔ期間にＰ
型トランジスタ２０１通じてノードＮｐに流れる電流を
ｉｄｓ（ｖ）ｐとし、／ＳＩＧ信号が“Ｈ”レベルとな
るＴｃｋ−Δｔ期間にＮ型トランジスタ２０２を通じて
ノードＮｐに流れる電流をｉｄｓ（ｖ）ｎとして、さら
に平衡状態におけるノードＮｐの電位をｖｏとすると、
式（１）より下式（２）が成立する。

【００６７】 ｉｄｓ（ｖｏ）ｐ×Δｔ＝ｉｄｓ（ｖｏ）×（Ｔｃｋ−Δｔ） …（２） ／ＳＩＧ信号は、“Ｌ”レベルの期間がΔｔ、“Ｈ”レ
ベルの期間がＴｃｋ−Δｔの比率を持つ信号である。／
ＳＩＧ信号は“Ｌ”レベルとなる期間Δｔは、図６のイ
ンバータ列１１１によって発生する遅延時間に等しく、
ΔｔはＥｘｔ．ＣＬＫの周期によらず一定である。

【００６８】よって、Ｅｘｔ．ＣＬＫの周期が小さい、
すなわち動作周波数が高い場合には、／ＳＩＧ信号の
“Ｌ”レベルとなる期間の比率が大きくなる。

【００６９】この場合、式（２）において平衡状態のノ
ードＮｐの電位Ｖｐが変化する。このように動作周波数
が高くなった場合における、Ｐ型トランジスタ２０１か
らの充電量をＱ′（ｖ）ｐ，Ｎ型トランジスタ２０２か
らの放電量をＱ′（ｖ）ｎとして、ノードＮｐの電位Ｖ
ｐの変化を考える。

【００７０】再び図７を参照して、一点鎖線で示された
上記Ｑ′（ｖ）ｐおよびＱ′（ｖ）ｎを、先に説明した
Ｑ（ｖ）ｐおよびＱ（ｖ）ｎと比較する。

【００７１】動作周波数が高くなったことにより、Ｐ型
トランジスタ２０１の導通する時間の割合が増加するの
で、Ｑ′（ｖ）ｐは、Ｑ（ｖ）ｐより大きい値となる。
逆に、Ｑ′（ｖ）ｎはＱ（ｖ）ｎより小さい値となる。
よって、ノードＮｐの電位Ｖｐは、ｖｏより高い電位ｖ
ｏ′で平衡する。この結果、制御信号のレベルは大きく
なる。

【００７２】一方、動作周波数が低くなった場合には、
／ＳＩＧ信号における“Ｌ”レベル期間の割合が小さく
なるため、キャパシタ１０３の充電量は低下し、放電量
が増加する。

【００７３】この結果、ノードＮｐの電位Ｖｐはより低
い電圧で平衡する。よって制御信号のレベルは小さくな
る。

【００７４】以上の様な動作によって、駆動能力制御回
路６０は、動作周波数に応じてレベルが変化する直流電
圧を有する制御信号を生成することができる。

【００７５】線型領域で動作する電流駆動トランジスタ
５２は、制御信号に対応した電流を、差動増幅手段５１
に供給する。これにより、アクティブ用ＶＤＣ５０の電
流駆動能力が制御される。

【００７６】このように、アクティブ用ＶＤＣ５０は、
高い応答特性が要求される高速動作時には、電流駆動能
力を大きくする一方で、応答特性が必要とされない低速
動作時には、電流駆動能力を小さくすることにより消費
電流の増大を防ぐ。

【００７７】すなわち、アクティブ用ＶＤＣ５０を備え
る半導体集積回路装置１０００は、組込まれるシステム
に応じて電圧降下回路の設計を変形することなく、幅広
い動作周波数の下で適正な応答特性を消費電力を無用に
増大させることなく確保することができる。

【００７８】また、動作周波数が変化するシステムに組
込まれた場合にも、消費電力を抑制すると同時に、常に
必要な応答特性を自動的に得ることができる。

【００７９】制御信号生成回路２００において、Ｐ型ト
ランジスタ２０１を通じてキャパシタ２０３に電流を供
給する電源配線の電位が変動すると、同一の／ＳＩＧ信
号の下でもキャパシタ１０３に蓄えられる電荷量すなわ
ちノードＮｐの電位Ｖｐが変動する。

【００８０】したがって、動作周波数に応じて安定した
レベルを持つ制御信号を得るためには、より電位の変動
の少ない電源を用いることが必要である。

【００８１】よって、実施の形態１において、制御信号
生成回路２００は、外部電源配線ではなく、内部電源配
線によって駆動されている。

【００８２】［実施の形態２］実施の形態１では、制御
パルス生成回路１００において、Ｅｘｔ．ＣＬＫから／
ＳＩＧ信号を生成した。実施の形態２においては、／Ｓ
ＩＧ信号の生成にあたってＥｘｔ．ＣＬＫを分周した信
号を用いる。

【００８３】図８は、実施の形態２における制御パルス
生成回路１０１の構成を示すブロック図である。

【００８４】図８を参照して、制御パルス生成回路１０
１は、実施の形態１の制御パルス生成回路１００と同一
の構成であるワンショットパルス生成回路１１０に加え
て、分周回路１２０をさらに備える。

【００８５】図９は、図８の制御パルス生成回路１０１
の動作を説明するための波形図である。

【００８６】図８および図９を参照して、分周回路１２
０は、外部クロック信号であるＥｘｔ．ＣＬＫを受け
て、２分周された信号ＣＬＫＤを出力する。ＣＬＫＤは
ワンショットパルス生成回路１１０に与えられる。ワン
ショットパルス生成回路１１０の動作は、図６に示した
制御パルス生成回路１００と同一であり、ＣＬＫＤ信号
のパルス立上がり時に一定期間Δｔだけ“Ｌ”レベルを
有する／ＳＩＧ信号が生成される。

【００８７】上述したように、ＳＩＧ信号のΔｔ期間は
インバータ列１１１によって生成される遅延時間に相当
するため、上記Δｔ期間はインバータ列１１１を構成す
るトランジスタの特性値に依存して決定される。

【００８８】よって、製造プロセスのばらつきによっ
て、インバータ列１１１を構成するトランジスタの特性
が変動した場合には、／ＳＩＧ信号のΔｔ期間も影響を
受けて変動する。

【００８９】よって、動作周波数に応じて電流駆動能力
の制御を正確に行なうことが困難になる。動作周波数が
高くなるほど、／ＳＩＧ信号のパルス間隔は狭くなるた
め、トランジスタ特性の変動の影響は大きくなる。

【００９０】ここで、Ｅｘｔ．ＣＬＫを分周して得られ
るＣＬＫＤに基づいて／ＳＩＧ信号を作成することによ
り、動作周波数が高い場合にも広いパルス間隔を確保す
ることが可能となる。

【００９１】これにより、制御パルス生成回路１０１
は、トランジスタの特性の変動がΔｔ期間に及ぼす影響
の小さい、／ＳＩＧ信号を得ることができる。

【００９２】すなわち、実施の形態２の構成の電圧降下
回路は、動作周波数が高い場合にもインバータ列１１１
を構成するトランジスタの特性のばらつきの影響を軽減
して制御パルス信号を得ることができ、広い動作周波数
の下で安定した電流駆動能力の制御を行なうことができ
る。

【００９３】なお分周器を複数用いることによって、４
分周や８分周を設定することも可能である。

【００９４】［実施の形態３］実施の形態１では、制御
信号生成回路２００は、内部電源配線８０によって駆動
されていたが、実施の形態３では、制御信号生成回路２
００を駆動するために、専用のＶＤＣを設ける。

【００９５】図１０は、実施の形態３における駆動能力
制御回路６１の構成を示すブロック図である。

【００９６】図１０を参照して、駆動能力制御回路６１
は、実施の形態１の駆動能力制御回路６０の構成に加え
て、制御信号生成回路専用ＶＤＣ３００をさらに備え
る。

【００９７】制御信号生成回路６１は、内部電源配線８
０より独立した専用内部電源配線８１によって、制御信
号生成回路専用ＶＤＣ３００から電源電位を供給され
る。

【００９８】先に述べたように、制御信号生成回路２０
０を駆動する電源電位の安定性は、得られる制御信号の
安定性に大きな影響を及ぼす。よって、実施の形態３の
構成とすることにより、内部回路群で消費される負荷電
流の影響により内部電源配線８０の電位Ｉｎｔ．Ｖｃｃ
が不安定なレベルとなった場合にも、安定した制御信号
を生成することができる。

【００９９】すなわち、Ｉｎｔ．Ｖｃｃレベルの変動に
対して、より的確にフィードバックを施すことができ、
より安定した電流駆動能力の制御性を有するＶＤＣを得
ることができる。

【０１００】制御信号生成回路専用ＶＤＣ３００は、図
１２で示す従来の構成あるいは、図３で示す本発明の構
成のいずれによっても実現される。

【０１０１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。

【０１０２】

【発明の効果】請求項１，２，３記載の半導体集積回路
装置は、動作周波数によって電流駆動能力を制御するこ
とができる電圧降下回路を備えている。したがって、幅
広い動作周波数の下で、動作周波数に応じた適正な電圧
応答特性を、消費電力を無用に増大させることなく確保
することができる。

【０１０３】請求項４記載の半導体集積回路装置は、請
求項３記載の半導体集積回路装置が奏する効果を、制御
回路を構成するトランジスタの製造ばらつきによる影響
を軽減し、広い動作周波数の下で安定して得ることがで
きる。

【０１０４】請求項５記載の半導体集積回路装置は、請
求項３ないし４に記載の半導体集積回路装置が奏する効
果に加えて、内部電源電位の変動をより安定的に制御す
ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態の半導体集積回路装置１
０００の全体構成を示す概略ブロック図である。

【図２】 図１の電圧降下回路１０の構成をより詳細に
示すブロック図である。

【図３】 図２のアクティブ用ＶＤＣ５０の構成をより
詳細に示すためのブロック図である。

【図４】 図３の駆動能力制御回路６０の構成を詳細に
示すための概略ブロック図である。

【図５】 制御パルス信号について説明するための波形
図である。

【図６】 制御パルス生成回路１００の構成の一例を示
す概略図である。

【図７】 ノードＮｐの電位とキャパシタ１０３への充
放電電荷量の関係を示す概念図である。

【図８】 実施の形態２における制御パルス生成回路１
０１の構成を示す概略ブロック図である。

【図９】 制御パルス生成回路１０１の動作を説明する
ための波形図である。

【図１０】 実施の形態３における駆動能力制御回路６
１の構成を示す概略ブロック図である。

【図１１】 従来の電圧降下回路の一般的な構成を示す
概略ブロック図である。

【図１２】 複数の電圧降下部を含む従来の技術の電圧
降下回路２０００の構成を示す回路図である。

【符号の説明】 １０ 電圧降下回路、２０ 内部回路群、２１ 周辺回
路、２２ アレイ制御回路、２３ メモリアレイ、２５
入出力回路、３０ 基準電位発生回路、４０スタンバ
イ用ＶＤＣ、５０ アクティブ用ＶＤＣ、５１ 差動増
幅器、５２電流制御トランジスタ、５３ ドライバトラ
ンジスタ、５４ 動作選択トランジスタ、６０，６１
駆動能力制御回路、７０ 外部電源配線、８０，８１
内部電源配線、９０ 接地配線、１００，１０１ 制御
パルス生成回路、１１０ ワンショットパルス生成回
路、１１１ インバータ列、１１２ ＮＡＮＤゲート、
１２０ 分周回路、２００ 制御信号生成回路、２０
１，２０２ トランジスタ、２０３ キャパシタ、２０
４ ローパスフィルタ、３００ 制御信号生成回路専用
ＶＤＣ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路装置であって、 外部電源電位より低い内部電源電位を受けて動作する内
   部回路と、 前記外部電源電位を伝達する外部電源配線と、 前記内部電源電位を前記内部回路に伝達する第１の内部
   電源配線と、 前記外部電源配線から供給される外部電源電位を受けて
   前記内部電源電位に変換し、前記第１の内部電源配線に
   供給する第１の電圧変換手段とを備え、 前記第１の電圧変換手段は、 前記内部電源電位の基準値である参照電位を生成する参
   照電位発生手段と、 前記第１の内部電源配線の電位が前記参照電位より低い
   場合に、前記外部電源配線から前記第１の内部電源配線
   に、第１の電流駆動能力で電流を供給する第１の電圧降
   下手段と、 前記内部回路の活性化に応じて動作し、前記第１の内部
   電源配線の電位が前記参照電位より低い場合に、前記外
   部電源配線から前記第１の内部電源配線に、前記第１の
   電流駆動能力より高い第２の電流駆動能力で電流を供給
   する第２の電圧降下手段と、 前記第２の電流駆動能力を前記半導体集積回路装置の動
   作周波数に応じて制御する駆動能力制御手段とを含む、
   半導体集積回路装置。
2. 【請求項２】 前記駆動能力制御手段は、 前記動作周波数に対応した直流電圧を有する制御信号を
   生成し、 前記第２の電圧降下手段は、 前記内部電源電位を供給する第１の内部電源配線の電位
   と前記参照電位との差を増幅して出力する差動増幅手段
   と、 前記外部電源配線と前記第１の内部電源配線との間に接
   続され、前記差動増幅手段の出力を受けて、前記第１の
   内部電源配線の電位が前記参照電位より低い場合に前記
   外部電源配線から前記第１の内部電源配線に電流を供給
   する電流供給手段と、 前記制御信号に応じた電流を前記差動増幅手段に供給す
   ることにより、前記第２の電流駆動能力を制御する電流
   制御手段とを有する、請求項１記載の半導体集積回路装
   置。
3. 【請求項３】 前記駆動能力制御手段は、 前記動作周波数に対応した周期を有する外部クロック信
   号を受けて、制御パルス信号を出力する制御パルス信号
   生成手段と、 前記制御パルス信号を受けて前記制御信号を生成する制
   御信号生成手段とを含み、 前記制御パルス信号は、前記外部クロック信号のパルス
   立ち上がり時から前記外部クロック信号の周期よりも短
   い一定の期間において、反転した状態を有する周期的な
   ２値信号であり、 前記制御信号生成手段は、 前記第１の内部電源配線に対応する第１の接地配線と、 ソースが前記第１の内部電源配線と結合する第１導電型
   のＭＯＳトランジスタと、 前記第１導電型のＭＯＳトランジスタを介して，前記第
   １の内部電源配線と結合する内部ノードと、 前記内部ノードと前記接地配線との間に結合される第２
   導電型のＭＯＳトランジスタと、 前記内部ノードと前記接地配線との間に結合されるキャ
   パシタと、 前記内部ノードの電位を平滑し、前記制御信号を出力す
   るローパスフィルタとを有し、 前記第１導電型および第２導電型のＭＯＳトランジスタ
   は、前記制御パルス信号をそれぞれのゲートに受ける、
   請求項２記載の半導体集積回路装置。
4. 【請求項４】 前記制御パルス信号生成手段は、 前記外部クロック信号を分周する分周手段をさらに有
   し、 前記分周手段によって得られた信号の周波数に基づい
   て、前記制御パルス信号を生成する、請求項３記載の半
   導体集積回路装置。
5. 【請求項５】 前記外部電源配線から前記外部電源電位
   を受けて前記内部電源電位に変換する第２の電圧変換手
   段と、 前記第２の電圧変換手段から前記内部電源電位を伝達す
   る前記第２の内部電源配線とをさらに備え、 前記第１導電型のトランジスタのソースは、前記第２の
   内部電源配線と結合する、請求項３ないし４に記載の半
   導体集積回路装置。