JP2002232243A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で安定的に動作する電圧出力回路
を備えた半導体集積回路装置を提供する。 【解決手段】 半導体集積回路装置に設けられる電圧出
力回路として、差動アンプの非反転入力端子に基準電圧
を供給し、その出力端子から得られる出力電圧を飽和領
域で動作するＭＯＳＦＥＴのゲートに供給し、このＭＯ
ＳＦＥＴのソースと一方の動作電圧との間に１ないし複
数個のダイオード接続のＭＯＳＦＥＴを設け、上記差動
アンプの反転入力端子には、出力電圧をＭＯＳＦＥＴと
上記１ないし複数のダイオード接続のＭＯＳＦＥＴで形
成された分圧電圧を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、外部端子から供給される電源電圧を降圧し
た内部降圧電圧を形成する電圧出力回路を備えたものに
利用して有効な技術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭに設けられる内部
降圧回路として、例えば“A TunableCMOS‐DRAM Voltag
e Limiter with Stable Feedback Ampllfier,”ＩＥＥ
Ｅ Ｊ．Solid-State Circuits，vol.25，pp.1129-113
4, 0ct.1990. がある。この文献に示された降圧電圧回
路は、図７に示すような回路により構成される。すなわ
ち、差動アンプ（ＤＡ）とバッファ回路（Ｍ０）からな
る２段構成のアンプを用い、その出力にｎ個のＭＯＳＦ
ＥＴ（Ｍ１〜Ｍｎ）からなる分圧回路（ＤＶ）を設け、
その出力の一端を差動アンプの反転入力端子（−）に接
続する構成をとっていた。これは、分圧回路（ＤＶ）の
ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）は、レイアウトサイズから
くる制限のためチャネル長を無制限に長くできないから
である。

【０００３】

【発明が解決しようとする課題】上記内部降圧回路のル
ープ利得の周波数特性（ボード線図）を図３に示す。こ
のように差動アンプ（ＤＡ）と出力ＭＯＳＦＥＴ（Ｍ
０）による２段のアンプで構成していたため、差動アン
プの出力抵抗と出力バッファのＰチャンネル型ＭＯＳＦ
ＥＴ（Ｍ０）のゲート容量で出来る極ｆp1’と出力バッ
ファの出力抵抗と負荷容量で出来る極ｆp2で、帰還ルー
プの位相が１８０°回転し発振を起こす可能性がある。
これを防ぐためには、たとえば出力バッファ（Ｍ０）で
の極ｆp2を低周波数側にシフトさせ、差動アンプの極周
波数ｆp1’でその利得を１（０ｄＢ）以下にする必要が
ある。このためには、数１００ｐＦもの大きな位相補償
容量Ｃｃが必要であった。

【０００４】上記出力バッファを構成するＭＯＳＦＥＴ
（Ｍ０）を省略し、差動アンプの出力端子に上記分圧回
路ＤＶを接続した差動アンプを１段のみで構成すること
も考えられる。しかし、この場合には、差動アンプ（Ｄ
Ａ）が出力電圧ＶＯＵＴを受ける図示しない負荷回路
（内部回路）の動作電流ととともに、分圧回路（ＤＶ）
に供給するバイアス電流も負担することになり、内部回
路の動作により流れる電流が大きくなると、かかる電流
を供給しきれずに出力電圧が低下してしまうという問題
が生じる。

【０００５】この発明の目的は、簡単な構成で安定的に
動作する電圧出力回路を備えた半導体集積回路装置を提
供することにある。この発明の前記ならびにそのほかの
目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。半導体集積回路装置に設けられる電圧
出力回路として、差動アンプの非反転入力端子に基準電
圧を供給し、その出力端子から得られる出力電圧を飽和
領域で動作するＭＯＳＦＥＴのゲートに供給し、このＭ
ＯＳＦＥＴのソースと一方の動作電圧との間に１ないし
複数個のダイオード接続のＭＯＳＦＥＴを設け、上記差
動アンプの反転入力端子には、出力電圧をＭＯＳＦＥＴ
と上記１ないし複数のダイオード接続のＭＯＳＦＥＴで
形成された分圧電圧を供給する。

【０００７】

【発明の実施の形態】図１には、この発明に係る電圧出
力回路の一実施例の回路図が示されている。この実施例
では、差動アンプＤＡの出力ノードＮ０から出力電圧Ｖ
ＯＵＴを直接的に得るようにするものである。上記出力
ノードＮ０の出力電圧ＶＯＵＴがゲートに供給されたＮ
チャンネル型のＭＯＳＦＥＴ（Ｍ１）と、かかるＭＯＳ
ＦＥＴ（Ｍ１）のソースと回路の接地電位ＶＳＳとの間
にダイオード接続のｎ−１個のＮチャンネル型のＭＯＳ
ＦＥＴ（Ｍ２〜Ｍｎ）が直列形態に設けられて、上記Ｍ
ＯＳＦＥＴ（Ｍ１）を含めて分圧回路ＤＶを構成する。
上記ＭＯＳＦＥＴ（Ｍ１）及びダイオード接続のＭＯＳ
ＦＥＴ（Ｍ２〜Ｍｎ）は、それぞれが同じサイズで形成
され、かつ独立したＰ型のウェル領域に形成され、かか
るウェル領域（チャネル）がそれぞれのソースに接続さ
れる。

【０００８】上記差動アンプＤＡの非反転入力（＋）に
は、入力電圧（基準電圧ＶＲＥＦ）Ｖｉｎが供給され
る。この差動アンプＤＡの反転入力端子（−）には、上
記分圧回路で形成された分圧電圧、例えば回路の接地電
位ＶＳＳにソースが接続されたＭＯＳＦＥＴ（Ｍｎ）の
ゲートとドレイン接続点の電圧Ｎ１が供給される。この
電圧Ｎ１は、上記出力電圧ＶＯＵＴがゲートに供給され
たＭＯＳＦＥＴ（Ｍ１）ドレインに、それを飽和領域で
動作させるような電圧を印加することにより、ダイオー
ド接続のＭＯＳＦＥＴ（Ｍ２〜Ｍｎ）が飽和領域で動作
することから、そのゲート，ソース間電圧が互いに等し
くなり、上記分圧電圧Ｎ１は、ＶＯＵＴ／ｎにされる。

【０００９】差動アンプＤＡは、上記非反転入力（＋）
に供給された基準電圧ＶＲＥＦと上記反転入力（−）に
供給された帰還電圧Ｎ１（＝ＶＯＵＴ／ｎ）を等しくす
るような出力ノードＮ０の電圧を形成するので、出力電
圧はｎ×ＶＲＥＦのような基準電圧をｎ倍にした定電圧
を得るようにすることができる。例えば、上記基準電圧
ＶＲＥＦは、シリコンバンドギャップに対応した２つの
ＭＯＳＦＥＴのしきい値電圧の差電圧を利用した前記文
献に示された回路で形成される。この電圧ＶＲＥＦは、
１．１Ｖ程度の小さい電圧であるので、それをｎ倍に逓
倍して所望の内部電圧を得るようにするものである。

【００１０】図２には、図１の差動アンプＤＡの一実施
例の回路図が示されいてる。この実施例では、特に制限
されないが、Ｎチャンネル型の差動ＭＯＳＦＥＴ（ＭＡ
３，ＭＡ４）のドレインに、電流ミラー形態にされたＰ
チャンネル型の負荷ＭＯＳＦＥＴ（ＭＡ１，ＭＡ２）が
設けられ、共通接続されたソースと回路の接地電位ＶＳ
Ｓとの間には、定電圧ＶＧＮを受けて定電流を流すＮチ
ャンネル型ＭＯＳＦＥＴ（ＭＡ５）から構成される。上
記差動ＭＯＳＦＥＴ（ＭＡ３）のゲートが非反転入力
（＋）とされ、差動ＭＯＳＦＥＴ（ＭＡ４）のゲートが
反転入力端子（−）とされ、かかるＭＯＳＦＥＴ（ＭＡ
４）のドレインと出力側の電流ミラーＭＯＳＦＥＴ（Ｍ
Ａ２）のドレイン接続点が出力ノードＮ０とされる。

【００１１】本回路の構成上の特徴は、上記のように差
動アンプＤＡの一段のみとして、その出力端子（Ｎ０）
と帰還ループを構成する分圧回路ＤＶとはＭＯＳＦＥＴ
（Ｍ１）のゲートのみを介して入力する方式としたこと
である。上記ＭＯＳＦＥＴ（Ｍ１）のドレインには、こ
のＭＯＳＦＥＴ（Ｍ１）をダイオード接続のＭＯＳＦＥ
Ｔと同様に飽和領域で動作させるため、差動アンプの出
力電圧（ＶＯＵＴ）−Ｎチャンネル型ＭＯＳＦＥＴのし
きい電圧（ＶＴＮ以上の電圧、たとえば電源電圧ＶＤ
Ｄ）を印加する。

【００１２】つまり、上記分圧回路ＤＶを同一サイズの
Ｎチャンネル型ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）をｎ個直列
に接続とし、最も高電位側にあるＮチャンネル型ＭＯＳ
ＦＥＴ（Ｍ１）のゲートには差動アンプの出力ノードＮ
０の電圧ＶＯＵＴを入力し、そのドレインに差動アンプ
の出力電圧（ＶＯＵＴ）−Ｎチャンネル型ＭＯＳＦＥＴ
のしきい電圧（ＶＴＮ）以上の電圧を印加することによ
り飽和領域で動作させる。そして他のＮチャンネル型Ｍ
ＯＳＦＥＴ（Ｍ２〜Ｍｎ）はダイオード接続することに
より同様に飽和領域で動作させ、最も低電位側のＮチャ
ンネル型ＭＯＳＦＥＴのドレイン−ゲート接続点の電位
Ｎ１は、そのＮチャンネル型ＭＯＳＦＥＴのソース電位
ＶＳＳを０Ｖとすると、ＶＯＵＴ／ｎとなる。これによ
り、上記のように差動アンプＤＡの出力ノードＮ０から
分圧回路ＤＶに流すバイアス電流を取り出すことなく、
その出力電圧ＶＯＵＴを正確に１／ｎに分圧することが
可能になる。このＶＯＵＴ／ｎの電圧を差動アンプに帰
還することにより差動アンプのみでｎ×ＶＲＥＦの電圧
を得ることができるようになる。

【００１３】この実施例回路のループ利得の周波数特性
を図３に示す。この実施例回路で発生する極は、差動ア
ンプＤＡの出力抵抗と負荷容量でできる極ｆp1と差動ア
ンプＤＡの内部の極ｆp3の２個である。このうち、内部
の極ｆp3はダイオード接続された電流ミラー形態の負荷
ＭＯＳＦＥＴ（ＭＡ１）ともう一方の負荷ＭＯＳＦＥＴ
（ＭＡ２）のゲート容量で発生するが、ダイオード接続
されＭＯＳＦＥＴ（ＭＡ１）のドレイン抵抗は、ゲート
−ドレインが分離されたＭＯＳＦＥＴ（ＭＡ２）のドレ
イン抵抗に比べて非常に低いので、前記極ｆp1に比べて
非常に高いところにできる。このため、前記図７に示し
たような２段構成のアンプに比べて１〜２桁小さい容量
Ｃｃで、内部の極ｆp3での利得を０ｄＢ以下にすること
が可能となる。

【００１４】この実施例では、上記のように、位相補償
のための容量Ｃｃを前記図７の回路に比べ１〜２桁小さ
くすることができる。このため、回路のチップ上の占有
面積を低減できる。この電圧出力回路は、複数の内部回
路に対応して複数個配置される場合が多いので、上記占
有面積の低減による効果は大きい。これにより半導体チ
ップサイズの縮小が可能になり、その結果、歩留まり向
上やローコスト化が可能となる。

【００１５】図４には、この発明に係る電圧出力回路の
他の一実施例の回路図が示されている。この実施例で
は、分圧回路ＤＶが電源電圧ＶＤＤを基準にした分圧電
圧を形成する。つまり、分圧回路ＤＶにＰチャンネル型
ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）を用いる。これらのＭＯＳ
ＦＥＴ（Ｍ１〜Ｍｎ）のうち、最も低電位側にあるＰチ
ャンネル型ＭＯＳＦＥＴ（Ｍ１）のゲートに差動アンプ
ＤＡの出力ノードＮ０を接続し、最も高電位（ＶＤＤ）
側のＰチャンネル型ＭＯＳＦＥＴ（Ｍｎ）のゲート−ド
レイン接続部から差動アンプＤＡの反転入力（−）端子
に帰還をかける分圧電圧Ｎ１を得るようにする。これに
対応して、基準電圧ＶＲＥＦも電源電圧ＶＤＤに対応し
た電圧ＶＤＤ−ＶＲＥＦとされる。

【００１６】上記分圧電圧Ｎ１は、ＶＤＤ−（ＶＤＤ−
ＶＯＵＴ／ｎ）にされる。差動アンプＤＡは、基準電圧
と上記分圧電圧Ｎ１を等しくするような出力電圧を形成
するので、出力電圧ＶＯＵＴは、ＶＤＤ−ｎ×ＶＲＥＦ
のような電源電圧ＶＤＤに追従した逓倍電圧にすること
ができる。このような構成においても、逓倍回路出力で
ある差動アンプＤＡから分圧回路ＤＡへの電流がなくな
るので、前記図１の実施例と同様に差動アンプ１段のみ
で逓倍回路を構成することが可能となり、位相補償容量
Ｃｃを従来技術より１〜２桁小さくすることができる。

【００１７】上記のように基準電圧ＶＲＥＦがＶＤＤ−
ＶＲＥＦのように電源電圧側にシフトされた電圧である
ことに対応して、差動アンプＤＡを構成するＭＯＳＦＥ
Ｔは、前記図２の回路のＭＯＳＦＥＴの導電型を逆にし
て用いられる。つまり、差動ＭＯＳＦＥＴ（ＭＡ３，Ｍ
Ａ４）と電流源ＭＯＳＦＥＴ（ＭＡ５）とをＰチャンネ
ル型で構成して電源電圧ＶＤＤ側に設け、負荷ＭＯＳＦ
ＥＴ（ＭＡ１，ＭＡ２）をＮチャンネル型として回路の
接地電位ＶＳＳ側に設ける。

【００１８】なお、分圧回路のなかの最も低いレベル
は、同図のようなＶＳＳに限定されるわけではなく、Ｖ
ＯＵＴ＋ＶＴＰ（ＶＴＰはＰチャンネル型ＭＯＳＦＥＴ
のしきい値電圧の絶対値）以下であればよい。つまり、
上記出力電圧ＶＯＵＴがゲートに印加されたＭＯＳＦＥ
Ｔ（Ｍ１）は、ダイオード接続のＭＯＳＦＥＴ（Ｍ２〜
Ｍｎ）と同様に飽和領域で動作させるものであればよ
い。

【００１９】この実施例回路のループ利得の周波数特性
も前記図３の説明同様となる。つまり、差動アンプＤＡ
の出力抵抗と負荷容量でできる極ｆp1と差動アンプ内部
の極ｆp3の２個となり、内部の極ｆp3はダイオード接続
された負荷ＭＯＳＦＥＴともう一方の負荷ＭＯＳＦＥＴ
のゲート容量で発生するが、ダイオード接続されたＭＯ
ＳＦＥＴ（ＭＡ１）のドレイン抵抗は、ゲート−ドレイ
ンが分離されたＭＯＳＦＥＴ（ＭＡ２）のドレイン抵抗
に比べて非常に低いので、その内部の極（ポール）ｆp3
はｆp1に比べて非常に高いところにできる。このため、
従来の２段構成のアンプに比べて１〜２桁小さい容量
で、極ｆp3での利得を０ｄＢ以下にすることが可能とな
る。

【００２０】具体的には、図７に示したような従来回路
での位相補償容量Ｃｃは、１００ｐＦ〜２００ｐＦ必要
だったのに対して、本発明では、１ｐＦ〜１０ｐＦ程度
に小さくできる。このように、本発明によれば、位相補
償Ｃｃのための容量を従来回路に比べ１〜２桁小さくす
ることができる。このため、回路のチップ上の占有面積
を低減できる。このような電圧出力回路は、通常チップ
内に複数個配置される。このため実際の製品では、その
効果はさらに大きく現れる。

【００２１】本発明に用いる差動アンプＤＡは１段式だ
けでなく、位相補償されていれば、多段式のものを用い
てもよい。多段式差動アンプを用いることの利点は、出
力電圧の高精度化を図りながら、分圧回路の電流を出力
バッファを介して流さなくてもよいので、出力バッファ
の出力抵抗が高くなり、より小さい位相補償容量で安定
化できることである。

【００２２】もし、出力電圧ＶＯＵＴに多少の温度依存
性やプロセスばらつきが許容されるなら、分圧回路を構
成するＭＯＳＦＥＴのサイズは同一である必要はない。
そうすれば、出力電圧を入力電圧の整数倍以外にも設定
することができる。また、たとえばサイズの異なるＭＯ
ＳＦＥＴを並列接続しておいて、それらをスイッチで切
り替えるようにすれば、基準電圧ＶＲＥＦがばらついて
もそれらのスイッチの切り替えで出力電圧のトリミング
が可能になる。

【００２３】図５には、この発明に係る電圧出力回路が
搭載されるダイナミック型ＲＡＭの一実施例の全体概略
ブロック図が示されている。アドレス端子Ａｉから時分
割的に入力されたアドレス信号は、アドレスバッファ１
０１に取り込まれる。アドレスバッファ１０１は、Ｘア
ドレスバッファ（X ADDRESS BUFFER) とＹアドレスバッ
ファ（Y ADDRESS BUFFER) から構成され、時分割的にア
ドレス端子Ａｉから入力されたそれぞれのアドレス信号
を取り込むようにする。

【００２４】上記Ｘアドレスバッファに取り込まれたＸ
アドレス信号は、Ｘラッチ（XLATCH) とプリデコーダ(P
RE-DEC) １０２に伝えられる。上記Ｙアドレスバッファ
に取り込まれたＹアドレス信号は、Ｙラッチ（YLATCH)
とプリデコーダ(PRE-DEC) １０３を介してＹデコーダ(Y
DEC)１０４に供給される。上記Ｙアドレスの一部の信号
は、ワード線選択回路１０５に含まれるマット制御回路
(MAT CONTROL) や、増幅回路（WA/MA)１１４、リードラ
イト制御回路(R/W CONTROL) １１０にも供給される。上
記ワード線選択回路１０５は、上記マット制御回路とＸ
デコーダ(XDEC)から構成される。メモリ部は、メモリマ
ット(MAT) １０６と、センスアンプ(SA)１０７から構成
される。

【００２５】上記メモリマット１０６は、ワード線とビ
ット線の交点にアドレス選択ＭＯＳＦＥＴと記憶キャパ
シタからなるダイナミック型メモリセルがマトリックス
配置されてなるものであり、例えば６４Ｍビットや２５
６Ｍビットのような大記憶容量を持つものでは、メモリ
部には多数のサブアレイに分けられる。ワード線選択回
路１０５に含まれるＸデコーダにより、多数のメモリマ
ットの中からアドレス信号により指定されたメモリマッ
トのワード線が選択され、Ｙデコーダ１０４によりアド
レス信号により上記指定されたメモリマットの中のビッ
ト線が選択される。

【００２６】読み出し動作のときには、リードライト制
御回路１１０により増幅回路１１４のメインアンプＭＡ
が動作して、上記メモリ部からの読み出し信号を増幅し
て、データ出力回路(DOUT BUFFER) １１１を通してデー
タ端子ＤＱから出力させる。書き込み動作のときには、
リードライト制御回路１１０により増幅回路１１４のラ
イトアンプＷＡが動作して、データ端子ＤＱから入力さ
れた書き込み信号がデータ入力回路(DIN BUFFER)と上記
ライトアンプＷＡを通して上記メモリ部の選択されたメ
モリセルに書き込まれる。クロックバッファ(CLOCK BU
F) １０８は、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥ及び出力イネーブル信号／ＯＥを受け
て、クロックコントロール回路（CLOCK CONTROL)１０９
に伝えて内部動作に必要な各種制御信号を形成する。

【００２７】この実施例では、メモリ回路の動作電圧を
形成する内部電圧発生回路１１３が設けられる。この内
部電圧発生回路１１３には、前記のような電圧出力回路
から構成されており、降圧回路ＶＤＬ−ＧＥＮ、ＶＰＥ
ＲＩ−ＧＥＮの他に昇圧回路ＶＰＰ−ＧＥＮ、及び負電
圧発生回路ＶＢＢ−ＧＥＮが含まれる。上記降圧回路Ｖ
ＤＬ−ＧＥＮは、低消費電力や微細化されたＭＯＳＦＥ
Ｔのゲート耐圧保護のため等に、電源電圧ＶＤＤを降圧
した内部電圧ＶＤＬを形成する。この内部電圧ＶＤＬ
は、特に制限されないが、センスアンプ７の動作電圧と
して用いられる。降圧回路ＶＰＥＲＩ−ＧＥＮは、同様
に低消費電力や微細化されたＭＯＳＦＥＴのゲート耐圧
保護のため等に、電源電圧ＶＤＤを降圧した内部電圧Ｖ
ＰＥＲＩを形成する。この内部電圧ＶＰＥＲＩは、上記
外部端子との間での信号を授受する回路以外の周辺回路
の動作電圧に用いられる。

【００２８】メモリセルが接続されたワード線は、上記
ビット線のハイレベルに対応した内部降圧電圧ＶＤＬに
対して、アドレス選択ＭＯＳＦＥＴのしきい値電圧以上
に高くする必要がある。このような高電圧を形成するた
めに、チャージポンプ回路を利用した昇圧回路ＶＰＰ−
ＧＥＮが設けられる。上記昇圧回路ＶＰＰ−ＧＥＮは、
上記電源電圧ＶＤＤで動作する発振回路等で形成された
パルス信号を用いて、約３．８Ｖのような昇圧電圧を形
成する。あるいは、上記定電圧化された内部降圧電圧を
昇圧することにより、電源依存性の少ない昇圧電圧ＶＰ
Ｐを得るようにしてもよい。

【００２９】上記昇圧回路ＶＰＰ−ＧＥＮは、昇圧電圧
ＶＰＰをモニタして所望の電圧３．８Ｖに到達すると発
振パルスを停止し、ワード線の選択動作等により昇圧電
圧ＶＰＰが３．８Ｖ以下の電位に低下すると、発振パル
スを供給して上記昇圧動作を行わせるという制御回路も
設けられる。上記メモリセルが形成される半導体領域又
は基板には、−１．０Ｖのような負電圧ＶＢＢが供給さ
れる。上記メモリセルを構成するアドレス選択ＭＯＳＦ
ＥＴは、センスアンプやアドレス選択回路等の周辺回路
のＭＯＳＦＥＴに比べてゲート絶縁膜が厚く形成される
こと及び上記のような負電圧ＶＢＢの供給によってしき
い値電圧が約１．６Ｖ程度に大きくされて、オフ状態の
ときのリーク電流を低減して記憶キャパシタの情報保持
時間を長くできるものである。この負電圧ＶＢＢも、上
記定電圧化された内部降圧電圧で形成されたパルスを用
いることにより、電源依存性の少ないＶＢＢを得るよう
にしてもよい。

【００３０】図６には、この発明が適用されるダイナミ
ック型ＲＡＭのセンスアンプ部を中心にして、アドレス
入力からデータ出力までの簡略化された一実施例の回路
図が示されている。同図においては、階層ワード線及び
階層ＩＯ線方式を採用してメモリアレイが複数のサブア
レイに分割されており、そのうち２つのサブアレイ１５
に上下から挟まれるようにされたセンスアンプ１６と前
記交差エリア１８に設けられる回路が例示的に示され、
他はブロック図として示されている。

【００３１】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、上記
バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。

【００３２】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００３３】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。特に制限されないが、Ｎチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続
された共通ソース線ＣＳＮには、上記クロスエリア１８
に設けられたＮチャンネル型のパワースイッチＭＯＳＦ
ＥＴＱ１４により接地電位に対応した動作電圧が与えら
れる。

【００３４】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。

【００３５】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１６のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６
を十分にオン状態にさせることができる。ＭＯＳＦＥＴ
Ｑ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後に
はＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイ
レベル）によりソース側から内部電圧ＶＤＬに対応した
電圧を出力させることができる。

【００３６】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。サブワード
ドライバ１７とセンスアンプ１６に挟まれたクロスエリ
ア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯ
とメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，
Ｑ２０）が置かれる。

【００３７】このクロスエリア１８には、図示した回路
以外にも、必要に応じて、センスアンプのコモンソース
線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル
入出力線ＬＩＯのハーフプリチャージ回路、メイン入出
力線のＶＤＬプリチャージ回路、シェアード選択信号線
ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。

【００３８】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。

【００３９】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解
読して形成された選択信号よりスイッチ制御され、動作
速度の高速化のために後述するようにその選択レベル
は、特に制限されないが、昇圧電圧ＶＰＰのような高い
電圧が用いられる。なお、後述するように上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャ
ンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッ
チ構成としてもよい。

【００４０】上記のようにカラム選択信号ＹＳにより、
２対の相補ビット線を選択する構成では、図２の実施例
で２本の点線で示されたローカル入出力線ＬＩＯとメイ
ン入出力線ＭＩＯは、上記二対の入出力線に対応するも
のである。シンクロナスＤＲＡＭのバーストモードで
は、上記カラム選択信号ＹＳがカウンタ動作により切り
換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ
及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相
補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられ
る。

【００４１】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダ５２は、降圧電圧ＶＰＥＲＩにより動作させら
れ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰ
により動作させられる。プリデコーダ５２の選択信号に
対応してメインワード線ＭＷＬの選択信号を形成する。
カラムデコーダ（ドライバ）５３は、上記アドレスバフ
ッァ５１の時分割的な動作によって供給されるＹアドレ
ス信号を受けて、このカラムデコーダ５３は、降圧電圧
ＶＰＥＲＩにより動作し、それに対応したカラムスイッ
チ選択信号ＹＳを形成する。

【００４２】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれる後述
するようなライトアンプを通して上記メイン入出力線Ｍ
ＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バ
ッファの入力部には、レベルシフト回路とその出力信号
を上記クロック信号に対応したタイミング信号に同期さ
せて出力させるための論理部が設けられる。

【００４３】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、第１の形態では３．３Ｖに
され、内部回路に供給される降圧電圧ＶＰＥＲＩは２．
５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは
２．２Ｖとされる。そして、ワード線の選択信号（昇圧
電圧）は、３．８Ｖにされる。ビット線のプリチャージ
電圧ＶＢＬＲは、ＶＤＬ／２に対応した1 ．１Ｖにさ
れ、プレート電圧ＶＰＬＴも１．１Ｖにされる。そし
て、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端
子から供給される電源電圧ＶＤＤは、第２の形態では
２．５Ｖ低電圧にされる。電源電圧ＶＤＤが周辺回路の
動作電圧ＶＰＥＲＩとしてそのまま用いられる。この構
成では、２．５Ｖのような電源電圧ＶＤＤで上記３．８
Ｖのような書圧電圧を形成するものであるので、本願に
係る昇圧電圧発生回路が有効に機能するものとなる。

【００４４】上記外部端子から供給される電源電圧ＶＤ
Ｄを、上記同様に３．３Ｖにし、内部回路に供給される
降圧電圧ＶＰＥＲＩは２．５Ｖに設定し、上記センスア
ンプの動作電圧ＶＤＬを１．８Ｖにして、ワード線の選
択信号（昇圧電圧）を、３．６Ｖにしてもよい。このと
き、ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／
２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも
０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０
Ｖにされる。上記外部端子から供給される電源電圧ＶＤ
Ｄは、第２の形態では２．５Ｖのような低電圧にし、内
部降圧電圧ＶＰＥＲＩを２Ｖまで低下させてもよい。

【００４５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 半導体集積回路装置に設けられる電圧出力回路
として、差動アンプの非反転入力端子に基準電圧を供給
し、その出力端子から得られる出力電圧を飽和領域で動
作するＭＯＳＦＥＴのゲートに供給し、このＭＯＳＦＥ
Ｔのソースと一方の動作電圧との間に１ないし複数個の
ダイオード接続のＭＯＳＦＥＴを設け、上記差動アンプ
の反転入力端子には、出力電圧をＭＯＳＦＥＴと上記１
ないし複数のダイオード接続のＭＯＳＦＥＴで形成され
た分圧電圧を供給することにより、小さな容量Ｃｃで安
定的に逓倍出力電圧を得ることができ、その占有面積を
小さくすることができるという効果が得られる。

【００４６】（２） 上記に加えて、上記差動アンプを
Ｎチャンネル型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳ
ＦＥＴの共通化されたソースに設けられた定電流源ＭＯ
ＳＦＥＴと、電流ミラー形態にされたＰチャンネル型の
負荷ＭＯＳＦＥＴを用いることにより、簡単な構成で大
きな利得を得ることができ、分圧回路への電流供給を負
担することがないから、負荷回路への必要な電流を得る
ことができるという効果が得られる。

【００４７】（３） 上記に加えて、上記分圧電圧を形
成するＭＯＳＦＥＴとダイオード接続のＭＯＳＦＥＴを
Ｎチャンネル型とし、上記一方の動作電圧を回路の接地
電位とし、上記ＭＯＳＦＥＴのドレインには他方の電圧
である電源電圧を印加して上記飽和領域で動作させるこ
とにより、回路の接地電位を基準にした定電圧を得るこ
とができるという効果が得られる。

【００４８】（４） 上記に加えて、上記分圧電圧を形
成するＭＯＳＦＥＴとダイオード接続のＭＯＳＦＥＴを
Ｐチャンネル型とし、上記一方の動作電圧を電源電圧と
し、上記ＭＯＳＦＥＴのドレインには他方の電圧である
回路の接地電位を印加して上記飽和領域で動作させるこ
とにより、電源電圧に追従した出力電圧を得ることがで
きるという効果が得られる。

【００４９】（５） 上記に加えて、上記分圧電圧を形
成するＭＯＳＦＥＴとダイオード接続のＭＯＳＦＥＴを
同じサイズで形成されたｎ個とし、電源電圧に対して上
記基準電圧のｎ倍にされて降圧電圧を得ることができる
という効果が得られる。

【００５０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、この
発明に係る電圧出力回路が設けられるダイナミック型Ｒ
ＡＭは、前記のような２交点方式のものの他、センスア
ンプを中心してビット線が両側に延長して設けれる１交
点方式のものであってもよい。この発明は、基準電圧を
基に所望の内部電圧を形成する電圧出力回路として各種
半導体集積回路装置に広く利用することができる。

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。半導体集積回路装置に設けられる電圧
出力回路として、差動アンプの非反転入力端子に基準電
圧を供給し、その出力端子から得られる出力電圧を飽和
領域で動作するＭＯＳＦＥＴのゲートに供給し、このＭ
ＯＳＦＥＴのソースと一方の動作電圧との間に１ないし
複数個のダイオード接続のＭＯＳＦＥＴを設け、上記差
動アンプの反転入力端子には、出力電圧をＭＯＳＦＥＴ
と上記１ないし複数のダイオード接続のＭＯＳＦＥＴで
形成された分圧電圧を供給することにより、小さな容量
Ｃｃで安定的に逓倍出力電圧を得ることができ、その占
有面積を小さくすることができる。

【図面の簡単な説明】

【図１】この発明に係る電圧出力回路の一実施例を示す
回路図である。

【図２】図１の差動アンプＤＡの一実施例を示す回路図
てある。

【図３】この発明を説明するためのループ利得の周波数
特性である。

【図４】この発明に係る電圧出力回路の他の一実施例を
示す回路図である。

【図５】この発明に係る電圧出力回路が搭載されるダイ
ナミック型ＲＡＭの一実施例を示す全体概略ブロック図
である。

【図６】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略回路図である。

【図７】従来の降圧電圧回路の一例を示す回路図であ
る。

【符号の説明】

ＭＡ１〜ＭＡ５，Ｍ０〜Ｍｎ…ＭＯＳＦＥＴ、Ｃｃ…位
相補償キャパシタ、ＤＡ…差動アンプ、ＤＶ…分圧回
路、１０１…アドレスバッファ、１０２…Ｘラッチプリ
デコーダ、１０３…Ｙラッチとプリデコーダ、１０４…
Ｙデコーダ、１０５…ワード線選択回路、１０６…メモ
リマット、１０７…センスアンプ、１０８…クロックバ
ッファ、１０９…クロックコントロール回路、１１０…
リードライト制御回路、１１１…データ出力回路、１１
２…データ入力回路、１１３…内部電圧発生回路、１１
４…増幅回路、ＤＲＡＭ…メモリチップ、１１…メイン
ロウデコーダ領域、１２…メインワードドライバ領域、
１３…カラムデコーダ領域、１４…周辺回路、ポンディ
ングパッド領域、１５…メセリセルアレイ（サブアレ
イ）、１６…センスアンプ領域、１７…サブワードドラ
イバ領域、１８…交差領域（クロスエリア）、５１…ア
ドレスバッファ、５２…プリデコーダ、５３…デコー
ダ、６１…メインアンプ、６２…出力バッファ、６３…
入力バッファ、ＳＢＡＲＹ…サブアレイ、ＳＷＤ…サブ
ワードドライバ、ＳＡ…センスアンプ、ＩＯＳＷ…ＩＯ
スイッチ回路、ＭＡ…メインアンプ、ＷＤ…ライトドラ
イバ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV06 BB08 BH03 BH07 CD02 DF01 EZ20 5J056 AA00 BB21 CC02 CC03 DD13 DD27 DD28 DD51 EE07 FF08 KK03 5J066 AA03 AA12 AA43 FA10 HA10 HA29 KA09 TA01 5M024 AA58 BB29 BB40 FF02 FF22 HH11 PP01 PP03 PP07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基準電圧が非反転入力端子に供給された
   差動アンプと、 上記差動アンプの出力端子がゲートに接続され、飽和領
   域で動作するＭＯＳＦＥＴと、 上記ＭＯＳＦＥＴのソースと一方の動作電圧との間に設
   けられた１ないし複数個のダイオード接続のＭＯＳＦＥ
   Ｔと、 上記差動アンプの出力端子に設けられたキャパシタとを
   備え、 上記差動アンプの反転入力端子には、上記１ないし複数
   のダイオード接続のＭＯＳＦＥＴで形成された出力端子
   から出力される出力電圧の分圧電圧が供給されてなる電
   圧出力回路を含むことを特徴とする半導体集積回路装
   置。
2. 【請求項２】 請求項１において、 上記差動アンプは、Ｎチャンネル型の差動ＭＯＳＦＥＴ
   と、上記差動ＭＯＳＦＥＴの共通化されたソースに設け
   られた定電流源ＭＯＳＦＥＴと、電流ミラー形態にされ
   たＰチャンネル型の負荷ＭＯＳＦＥＴとを含むことを特
   徴とする半導体集積回路装置。
3. 【請求項３】 請求項１又２において、 上記分圧電圧を形成するＭＯＳＦＥＴとダイオード接続
   のＭＯＳＦＥＴは、Ｎチャンネル型ＭＯＳＦＥＴからな
   り、 上記一方の動作電圧は回路の接地電位であり、上記ＭＯ
   ＳＦＥＴのドレインには他方の電圧である電源電圧が印
   加されて上記飽和領域で動作させるものであることを特
   徴とする半導体集積回路装置。
4. 【請求項４】 請求項１又は２において、 上記分圧電圧を形成するＭＯＳＦＥＴとダイオード接続
   のＭＯＳＦＥＴは、Ｐチャンネル型ＭＯＳＦＥＴからな
   り、 上記一方の動作電圧は電源電圧であり、上記ＭＯＳＦＥ
   Ｔのドレインには他方の電圧である回路の接地電位が印
   加されて上記飽和領域で動作させるものであることを特
   徴とする半導体集積回路装置。
5. 【請求項５】 請求項１ないし４のいずれかにおいて、 上記分圧電圧を形成するＭＯＳＦＥＴとダイオード接続
   のＭＯＳＦＥＴは、同じサイズで形成されたｎ個からな
   り、上記出力電圧は電源電圧に対して上記基準電圧のｎ
   倍にされて降圧電圧であることを特徴とする半導体集積
   回路装置。