JPH06334443A - 動的トリガ手段を備えた静電放電防護回路 - Google Patents

動的トリガ手段を備えた静電放電防護回路

Info

Publication number
JPH06334443A
JPH06334443A JP6117597A JP11759794A JPH06334443A JP H06334443 A JPH06334443 A JP H06334443A JP 6117597 A JP6117597 A JP 6117597A JP 11759794 A JP11759794 A JP 11759794A JP H06334443 A JPH06334443 A JP H06334443A
Authority
JP
Japan
Prior art keywords
bus
circuit
diode
voltage
trigger
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6117597A
Other languages
English (en)
Inventor
Thomas Dungan
トーマス・ダンガン
Eugene Coussens
ユーゲン・コウゼンス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPH06334443A publication Critical patent/JPH06334443A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】 【目的】 ＥＳＤ状態に応動して起動し、かつ通常状態
ではオフ状態に維持する集積回路と相互干渉しない防護
回路を提供する。 【構成】 ＩＣの信号パッド２１，２３等と正電圧の電
源に結合された形式のダイオード接続バス１７と、起動
時にはバス１７からＩＣのグランド・プレーン４１に電
流を流しトリガ電圧によって起動されるシャント要素４
７と、パッド−グランド間電圧がＥＳＤ現象の特性しき
い値を越えたときにはトリガ電圧を供給するトリガ手段
とから構成され、トリガ手段が、所定のＦＥＴ間にノ
ードを持ち、信号パッド−グランド・プレーン間に結合
されたダイオード接続ＦＥＴ５１ａ〜５１ｇの多連回路
５１と、バス−グランド・プレーン間に接続された抵
抗負荷インバータ（５７，５９）と、抵抗負荷インバ
ータの出力ノードに接続された入力とシャント要素に接
続された出力とを有するＣＭＯＳインバータ（６５，６
７）とを含んでなることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、静電放電（ＥＳＤ）に
よるチップの損傷を防止するため防護回路（好適にはオ
ンチップ防護回路）を使用した電気的安全システムに関
し、特にＥＳＤ状態に応動して、ＥＳＤ現象中に防護回
路を起動し、且つ通常状態では防護回路をオフ状態に維
持するための動的トリガ手段を備えたＥＳＤ防護回路に
関する。
【０００２】
【技術背景】２端子間にＥＳＤが生じると、該現象中、
大きい電流パルスが集積回路の一方の電気接続すなわち
信号パッドに注入され、別のパッドから出力される、他
の全てのパッドは浮動状態となる。このようなＥＳＤ現
象に起因する代表的な電流パルスは１アンペアを超える
ピーク注入電流である。集積回路が損傷することなくこ
のような現象に耐久するには、任意のパッドから別の任
意のパッドについて、頑丈で低インピーダンスの電流シ
ャント・パスが利用できなければならない。集積回路の
定常動作との干渉を回避するため、ＥＳＤ防護回路は一
般に起動状態（オン）と、休止状態（オフ）の双方の状
態を有している。防護回路は定常動作状態ではオフに留
まり、ＥＳＤ現象中は迅速にターンオンする必要があ
る。防護回路は起動状態では電流を対象とするシャント
回路に有効に導き、しかし、オフ状態の間は定常動作を
妨害しないようにする必要がある。特に、信号パッドと
結合された防護回路はパッドに対して過度な抵抗性、又
は容量性の負荷を加えてはならず、又は、信号パッドに
印加される信号のノイズ・レベルを過度に高めてはなら
ず、又は、実質的なオフ状態電流漏れを生じてはならな
い。
【０００３】集積回路の機能上の用途によっては、入力
又は出力（Ｉ／Ｏ）端子パッドを単数又は複数の外部バ
スと直接接続する必要があるものがある。これらの外部
バスは集積回路に電力が加えられていないときでも能動
信号を搬送することがある。ＥＳＤ防護回路はこれらの
条件下で前記バスの動作を干渉してはならない。直接接
続されたＩ／Ｏパッドはバス信号が高レベルに引上げら
れ、集積回路への電力がオフの場合に過剰電流を引き込
んではならない。バスに直接接続された単数又は複数の
Ｉ／Ｏパッドを有する集積回路への電力がオフである場
合でも、バスは能動信号を搬送することができるので、
防護回路は電力オフ状態でも高いトリガ電圧を保持しな
ければならない。従って、ＥＳＤ防護回路は供給電圧と
は別個のトリガ電圧を有していなければならない。シリ
コン制御整流素子（ＳＣＲ）及び電界効果形トンジスタ
（ＦＥＴ）のような従来のシャント・デバイスは電子な
だれ降伏、又はある定まった電圧しきい値以上の突き抜
け現象によってトリガされる。多くの集積回路プロセス
において確実に防護を行うためには、これらの素子では
シャント・デバイスとＩ／ＯパッドのｎＦＥＴドライバ
との間の直列抵抗が必要である。あるいは、過渡状態で
このようなシャント・デバイスのトリガ電圧を低下させ
るために容量性結合を利用することも可能であるが、容
量性結合を利用した場合は、信号が能動状態で電力オフ
時の電流漏れが低くなければならないという上記の要求
基準を満たすことは困難であろう。
【０００４】
【発明の目的】本発明の目的は、電流漏れが低く、直列
抵抗を必要としない要求を満たしつつ、信号−能動／電
力−オフの要求を満たすＥＳＤ防護が必要な状況に特に
適した、供給電圧とは別個のトリガ電圧を有する集積回
路のＩ／Ｏ端子パッド用のＥＳＤ防護回路を提供するこ
とにある。
【０００５】本発明の別の目的は信号−能動／電力−オ
フの要求を持たず、従って信号パッドから正の電力供給
バスへのダイオード接続が許容される信号で利用するの
にも適したＥＳＤ防護回路を提供することにある。
【０００６】
【発明の概要】上記の目的はバスとグランドとの間に接
続されたダイオード接続ＦＥＴの多連回路が、同一の又
は異なるバス及びグランドに接続されたシャント要素を
動的にトリガする、集積回路用のＥＳＤ防護回路によっ
て達成される。各々のバスは給電電圧パッドと、集積回
路の少なくとも一つの信号パッドとにダイオード接続さ
れ、ダイオードの陽極が電源に接続され、陰極が前記バ
スと接続されている。パッドからグランドへの信号、ひ
いてはバスからグランドへの電圧がＥＳＤ現象の特性し
きい値を超えると、ダイオード接続ＦＥＴの多連回路が
ターンオンし、そこでダイオード多連回路は抵抗負荷イ
ンバータの一部である、トリガＦＥＴと呼ばれるｎチャ
ネルＦＥＴをターンオンするのに充分な電圧まで、多連
回路内の２つのダイオード接続ＦＥＴ間のノード上の電
圧を高めるための分圧器ととて機能する。抵抗負荷イン
バータの出力、すなわち負荷抵抗とトリガＦＥＴとの間
のノードは別のインバータの入力に接続され、前記別の
インバータの出力はシャント要素にトリガ電圧を供給す
る。インバータ自体はＥＳＤバスにより給電される。シ
ャント要素、好ましくは大量の電流（代表的には少なく
とも１アンペア）を降下できる大型のｎチャネルＦＥＴ
が起動すると、バスからグランドへの電圧が、ひいては
信号パッドからグランドへの電圧が再びしきい値電圧未
満に引き下げられる。電圧が降下し、ダイオード接続Ｆ
ＥＴの多連回路がターンオフすると、電荷はトリガＦＥ
Ｔのゲート上で捕獲され、漸次的にしかトリガＦＥＴを
通して漏出しない。従って、シャント要素はオン状態に
留まり、シャント要素はＥＳＤによる電流を降下し続け
ることができる。
【０００７】本発明では、外部バス上の信号が能動的
で、かつ集積回路に供給される電力がオフである条件が
満たされる場合、あるいは満たされない場合でも好適な
ＥＳＤ防護を可能とできる。
【０００８】一実施例はＥＳＤ現象中のシャント要素の
ターンオン速度を高めるために、バスと、少なくとも一
つの介在ＦＥＴを有する第１ノードの上部（具体的に
は、第１ノードよりＥＳＤバスに近い側）のダイオード
接続ＦＥＴ多連回路の第２ノードとの間にブースト・コ
ンデンサを組入れている。トリガＦＥＴのゲートで電荷
を捕獲する必要なく、ＥＳＤ現象中にシャント要素をオ
ン状態に保持する再生回路を形成するため、シャント要
素をドライブするインバータ用のフィードバックＦＥＴ
を備えることができる。別の実施例はトリガ要素用及び
シャント要素用の分離したバスを使用し、又はバスとし
て給電端子に接続されたラインを使用している。この実
施例は信号−能動／電力−オフの場合には使用できな
い。
【０００９】
【実施例】図１を参照すると、集積回路は給電電圧線１
３に接続された給電パッド（ＶＤＤ）１１を有してお
り、一方、前記給電電圧線はｐｎｐトランジスタ１５の
ベース−エミッタ接合部を経てＥＳＤ防護バス１７にダ
イオード接続されている。トランジスタ１５のエミッタ
は給電電圧線１３に接続され、一方、トランジスタ１５
のベースはＥＳＤ防護バス１７に接続されている。トラ
ンジスタ１５のコレクタはグランド・プレーン４１（端
子をＧＮＤで示す）に接続されている。グランド・プレ
ーン４１は基板のグランド・プレーンを意味するだけで
はなく、任意のノードから全ての信号パッドへのダイオ
ード・パスを有する回路内の任意のノードをも意味す
る。これはＥＳＤ電流戻りパスである。代表的には、グ
ランド・プレーン４１はｐ形基板プロセスにおける基板
のグランド・プレーンである。集積回路は更に、それぞ
れの信号線２２，２４等を経て入力受信器３１，３３等
に接続された入力／出力信号パッド２１，２３等を有し
ている。ｎチャネルプルダウンＦＥＴ３５，３７等は信
号線２２，２４等を、集積回路のコア回路４３用に設け
られた「クリーンな」グランド・プレーン４１から絶縁
された「ダーティな」グランド線３９（端子をＤＧＮＤ
で示す）に結合する。ＦＥＴ３５，３７等はＥＳＤ防護
回路の一部ではなく、出力ドライバ励振回路の一部であ
ることに留意されたい。
【００１０】Ｉ／Ｏ信号パッド２１，２３（各々Ｉ／Ｏ
１，Ｉ／Ｏ２で示す）等はそれぞれのｐｎｐトランジス
タ２５，２７等のベース−エミッタ接合部を経てＥＳＤ
防護バス１７にダイオード接続されている。トランジス
タ２５，２７等のエミッタはそれぞれの信号線２５，２
７等に接続され、一方、トランジスタ２５，２７等のベ
ースはＥＳＤ防護バス１７に接続されている。トランジ
スタ２５，２７などコレクタはグランド・プレーン４１
に接続されている。この実施例では、信号パッド２１，
２３等は、電力がオフの時において、信号パッド２１，
２３等に接続された何れかの外部バスのロードを防止す
るために、電源端子１１へのダイオード接続を有してい
ないことに留意されたい。更に、ｐｎｐトランジスタ１
５，２５，２７等はパッド１１，２１，２３等からＥＳ
Ｄ防護バス１７への好適なダイオード接続であるが、こ
のダイオード接続は各ダイオードの陽極がそれぞれの信
号又は給電パッドに接続され、各ダイオードの陰極がバ
ス１７に接続された任意の大容量（バイポーラ）ダイオ
ードによっても可能であることに留意されたい。ｐｎｐ
トランジスタ１５，２５，２７等内のコレクタ電流はグ
ランド・プレーン４１に特別のシャント・パスをもたら
すが、簡単なダイオードにおいて、上記のような特別の
シャント・パスがない場合でも防護回路の動作には実質
的な障害にはならない。パッドは、これらのコレクタか
らグランドへのパス以外には局部的なシャント・デバイ
ス又は直列抵抗を必要としない。ＥＳＤ中の主要な電流
シャントはＥＳＤ防護バス１７とグランド・プレーン４
１との間に接続された遠隔シャント回路であるＥＳＤ防
護回路４５によって行われる。
【００１１】ＥＳＤ防護回路４５は図２に詳細に図示し
てある。大型のｎチャネルＭＯＳシャントＦＥＴ４７は
ＥＳＤ防護バス１７に接続されたドレンと、グランド・
プレーン４１に接続されたソースとを有している。シャ
ントＦＥＴ４７のゲート４９にはシャントＦＥＴ４７を
ドライブするトリガ手段によってトリガ電圧が供給され
るので、ＥＳＤ現象中に前記ゲートはグランドに実質的
な電流を導通する。シャントＦＥＴ４７は代表的には、
能動時には少なくとも１アンペアの電流を導通するよう
に設計される必要があろう。シャントＦＥＴ４７は多く
の従来のシャント要素とは異なり、接合部の降伏なしに
通常の導通モードで動作する。しかし、本発明にとって
防護回路で使用される特定の種類のシャント回路は、シ
ャント要素４７をドライブするトリガ手段ほど重要では
ない。
【００１２】ダイオード接続ｎＦＥＴ５１ａ〜５１ｇの
多連回路５１はバスとグランド４１との間に接続されて
いる。多連回路５１内の各ｎＦＥＴ５１ａ〜５１ｇのゲ
ートとドレンは共に次の高次のｎＦＥＴのソースに接続
されている。２つのｎＦＥＴ５１ｅ及び５１ｆの間のノ
ード５３はｎチャネル「トリガ」ＦＥＴ５７のゲート５
５に接続されている。このトリガＦＥＴ５７は負荷抵抗
５９をも含む抵抗負荷インバータの一部である。抵抗５
９はバス１７と、インバータの出力ノード６１との間に
接続されている。代表的には抵抗値は約１０ｋΩであ
る。トリガＦＥＴ５２は出力ノード６１とグランド４１
との間に接続されている。第２インバータは抵抗負荷イ
ンバータの出力ノード６１に接続された入力６３と、ｎ
ＦＥＴシャント要素４７のゲート４９にトリガ電圧を供
給する出力６９とを有している。インバータは好ましく
は、ＥＳＤ防護バス１７とグランド・プレーン４１との
間に直列接続されたｐチャネル及びｎチャネルＭＯＳト
ランジスタ６５及び６７を有するＣＭＯＳインバータで
ある。双方のインバータとも信号−能動／電力−オフの
用例ではＥＳＤ防護バス１７によって給電されなければ
ならない。
【００１３】給電線１３上の供給電圧ＶＤＤとは別個に
シャント要素４７をトリガすることは、導通を開始する
ために最小限の電圧を要する分圧器として機能するダイ
オード接続ｎＦＥＴ５１ａ〜５１ｇによって行われる。
ＥＳＤ防護バス１７とグランド・プレーン４１との間の
電圧が多連回路内のＦＥＴ５１ａ〜５１ｇの個々のしき
い値電圧の合計を超えるまでは、多連回路５１は実質的
には導通しない。多連回路５１は抵抗性分圧器として機
能するので、バスからグランドへの電圧、すなわちトリ
ガＦＥＴ５７を起動するのに必要な「しきい値」電圧
は、多連回路内のＦＥＴの総数と比較したノード５３の
グランド側のＦＥＴの数によって左右される。
【００１４】ＥＳＤ現象中は、急激に増量した電流が信
号パッドに送り込まれる。パッドはＥＳＤ防護回路４５
がターンオンするまでは低インピーダンス経路を有して
いない。従って、注入された電流はパッドのキャパシタ
ンスを急激に充電し、ＥＳＤ防護バス１７上の電圧以上
に上昇するパッド電圧を生成する。電流は充電してい
る、Ｉ／Ｏパッド２１，２３等に対応するｐｎｐトラン
ジスタ２５，２７等のエミッタ−ベース接合部を経てＥ
ＳＤ防護バス１７に流れ、ダイオード接続ＦＥＴ５１ａ
〜５１ｇの多連回路５１をターンオンするために、ＥＳ
Ｄ防護バス１７のグランド・プレーン４１に対する電圧
をしきい値電圧以上に上昇させる。トリガＦＥＴ５７の
ゲート５５に印加されるノード５３での上昇電圧が充分
に大きくなると、トリガＦＥＴ５７はターンオンし、シ
ャントＦＥＴ４７がターンオンするまでインバータ・ノ
ード６１上の電圧を引き下げる。インバータのターンオ
ン時間は限定されているので、上記パッド電圧は、シャ
ントＦＥＴ４７が全導通状態に到達する前にしきい値電
圧をある程度の量だけ超える。その後、注入された電流
がＥＳＤ防護バス１７からシャントＦＥＴ４７を経てグ
ランド・プレーン４１にシャントされると、電圧は再び
引き下げられる。バス−グランド間電圧が引き下げられ
ると、ダイオード接続ＦＥＴ５１ａ〜５１ｇ多連回路５
１は遮断され、ノード５３で電荷を捕獲する。トリガＦ
ＥＴ５７はオン状態に留められるので、捕獲された電荷
がトリガＦＥＴ５７を遮断するのに充分漏れるまで、シ
ャントＦＥＴ４７はバス１７からグランド４１まで電流
を引込み続ける。信号パッド電圧は再びＥＳＤ回路のし
きい値未満に引き下げられるまで行き過ぎる。ＥＳＤ防
護バス上の電圧はｐｎｐトランジスタ（２５，２７等）
のベース−エミッタ接合部での電圧降下分だけ信号パッ
ド電圧とは異なる。
【００１５】図１及び図２に示した実施例は幾つかのＩ
／Ｏパッド２１，２３等の間でＥＳＤ防護バス１７とシ
ャントＦＥＴ４７とを共用している。代わりに、各パッ
ド２１，２３等が独自のシャント要素を有することも可
能でる。
【００１６】別の変化形には図２に示すように、ターン
オン時間の速度を速め、影響を受けるパッドでの電圧の
行き過ぎを低減するためにＥＳＤ防護回路４５にブース
ト・コンデンサ７１をオプションで装備する形式があ
る。ブースト・コンデンサ７１はＥＳＤ防護バス１７
と、多連回路５１内の２つのダイオード接続ＦＥＴ５１
ｄ及び５１ｅの間のノード７３との間に接続されてい
る。この第２ノード７３はトリガＦＥＴ５７のゲート５
５に接続された第１ノード５３と、２つのノード５３と
７３の間の少なくとも一つのダイオード接続ＦＥＴ５１
ｅを有するバス１７との間になければならない。代表的
な１０ｆＦブースト・コンデンサは信号パッド上の電圧
の行き過ぎを低減するが、防護回路によって電力オフ時
のパッド上の低レベルから高レベルへの信号トランジス
タに引き込まれる電流を増大もする。
【００１７】別の変化形にはインバータ出力６９とイン
バータ入力６３との間に接続されたフィードバックＦＥ
Ｔ７５をオプションで装備することがある。ｎチャネル
のＦＥＴ素子７５はインバータ入力６３に接続されたド
レンと、グランド・プレーン４１に接続されたソース
と、インバータ出力６９に接続されたゲートとを有して
いる。それによって、インバータ用の再生回路が形成さ
れ、必然的にラッチを構成する。このラッチは、シャン
トＦＥＴ４７のゲート４９に印加されたインバータ出力
６９での電圧がシャントＦＥＴ４７をターンオンするの
に充分に高くなると即座に、インバータ入力６３を引き
下げるので、シャントＦＥＴ４７はより迅速にターンオ
ンすることができる。フィードバックＦＥＴ７５によっ
て備えられる再生回路によって、トガＦＥＴ５７のゲー
ト５５上で電荷を捕獲する必要なく、ＥＳＤ防護回路の
動的な動作が付加される。ダイオード接続ＦＥＴ５１ａ
〜５１ｇの多連回路は依然としてＥＳＤ防護回路４５内
のトリガ機構として使用されるが、シャント要素４７を
オン状態に保持しておく必要はなくなる。従って、更に
別のオプションとして、回路が浮動ノード５３を有さな
いように、トリガＦＥＴゲート５５からグランド面４１
への抵抗性経路を導入することができよう。例えば、回
路はノード５３とグランド・プレーン４１との間に単一
のダイオードＦＥＴ５１ｆ又は５１ｇを有するか、又は
ＦＥＴ５１ｆ及び５１ｇの双方のゲートをノードに接続
するか、又はＦＥＴ５１ｆ及び５１ｇの双方の代わりに
抵抗を備えることもできる。
【００１８】図３を参照すると、別の回路のバリエーシ
ョンは図２のＥＳＤ防護バス１７を、各々が信号パッド
２５等（図３では８５で示す）への別個のダイオード接
続８１及び８３を有する別個のトリガバス７７とシャン
トバス７９とに分割したものである。図３においては示
していないが、各バス７７と７９もバス１７のｐｎｐト
ランジスタ１５を経た図１の給電線１３への接続と同様
に給電線にダイオード接続されている。ダイオード接続
ＦＥＴ５１の多連回路はトリガバス７７とグランド４１
との間に接続され、一方、シャントＦＥＴ４７はシャン
トバス７９とグランド・プレーン４１との間に接続され
ている。インバータ素子５７，抵抗５９からなる回路、
及びインバータ回路（６５及び６７からなる回路）はバ
ス７７又は７９の何れかに接続することができる。図２
のようにＥＳＤバスを分割することによって、信号パッ
ド８５から２本のバス７７及び７９へのダイオード接続
８１及び８３を別個に最適化することが可能になる。例
えばシャント要素４７は、電流利得をできるだけエミッ
タ電流と同様に高いレベルに保持しつつ、大容量の低抵
抗ｐｎｐトランジスタ８３を経てＩ／Ｏパッド８５に結
合される。単一バスの場合（図２）は、この必要性はダ
イオード接続２５，２７等の選択を支配する。しかし、
漏れを最小限にするため、トリガ回路は、大幅に小容量
のｐｎｐトランジスタ８１又はダイオード接続ＦＥＴか
ら生じる低利得接続による利点が得られよう。
【００１９】図４を参照すると、別の実施例では、集積
回路への電力がオフの時に能動状態にある、外部バスに
接続されていない集積回路のＩ／Ｏ信号パッド２１は、
ｐｎｐトランジスタ２５のベース−エミッタ接合部を経
て給電線１３にダイオード接続できる。これは給電端子
１１をｐｎｐトランジスタ１５（図１参照）を経て間接
的に接続する代わりに、図２のＥＳＤ防護バス１７に直
接接続することと等しい。その場合は、防護回路４５の
トリガは給電端子１１によって供給される電圧ＶＤＤに
直接関連する。図２のダイオード接続ＦＥＴ多連回路５
１は、給電線がＥＳＤ現象中に再び引き下げられると、
電荷の捕獲、又はフィードバックＦＥＴ７５のラッチ動
作によってシャント要素の動的動作を提供し続ける。従
って電流の分流はＥＳＤ現象の間中、捕獲された電荷が
ＦＥＴ５１のダイオード接続多連回路から漏出するまで
継続される。この実施例はそれほど頑丈ではないコア回
路４３の標準的な防護用のコア・コンダクタンスの補助
として有用である。
【００２０】〔好適な実施態様〕本発明のＥＳＤ防護回
路は、以上述べたように（１）集積回路の少なくとも一
つの信号パッドに接続されたダイオード接続バスであっ
て、ダイオードの陽極が前記信号パッドに、陰極が前記
ダイオード接続バスにそれぞれ接続され、前記ダイオー
ド接続バスが更に正電圧の電源に結合された形式の前記
ダイオード接続バスと、起動時には前記バスから前記集
積回路のグランド・プレーンに電流を逃がすことが可能
であり、印加されたトリガ電圧によって起動されるシャ
ント要素と、前記信号パッドと前記グランド・プレーン
との間のパッド−グランド間電圧に応動して、前記パッ
ド−グランド間電圧が静電放電現象の特性しきい値を越
えたときには前記トリガ電圧を供給するトリガ手段と、
から構成され、前記トリガ手段が、ダイオード接続され
た複数の電界効果トランジスタからなり、前記複数の電
界効果トランジスタの隣接する２つの電界効果トランジ
スタ間にノードを持ち、前記信号パッドと前記グランド
・プレーンとの間に結合された前記ダイオード接続電界
効果トランジスタの多連回路と、前記バスと前記グラン
ド・プレーンとの間に直列接続された負荷抵抗とｎチャ
ネル・トリガ電界効果トランジスタとを有する抵抗負荷
インバータであって、前記トリガ電界効果トランジスタ
のゲートが前記ダイオード接続電界効果トランジスタの
前記多連回路の前記ノードに接続され、前記抵抗負荷イ
ンバータの出力ノードが負荷抵抗と前記トリガ電界効果
トランジスタとの間にある形式の、前記抵抗負荷インバ
ータと、前記抵抗負荷インバータの前記出力ノードに接
続された入力と前記シャント要素に接続された出力とを
有するＣＭＯＳインバータと、を含んでなることを特徴
とする。このＥＳＤ防護回路の好適な実施態様は以下の
通りである。
【００２１】（２）前記信号パッドがｐｎｐトランジス
タのベース−エミッタ接合部を経て前記バスにダイオー
ド接続され、該トランジスタのエミッタが前記信号パッ
ドに、ベースが前記バスにそれぞれ接続れてなることを
特徴とする（１）に記載のＥＳＤ防護回路。
【００２２】（３）前記バスが前記電源に直接接続され
たことを特徴とする（１）又は（２）に記載のＥＳＤ防
護回路。
【００２３】（４）前記バスが前記電源にダイオード接
続され、該ダイオードの陽極が電源に、陰極が前記バス
にそれぞれ接続されてなることを特徴とする（１）〜
（３）に記載のＥＳＤ防護回路。
【００２４】（５）前記バスが別のｐｎｐトランジスタ
のベース−エミッタ接合部を経て前記電源にダイオード
接続され、該トランジスタのエミッタが前記電源に、ベ
ースが前記バスにそれぞれ接続されてなることを特徴と
する（１）〜（４）に記載のＥＳＤ防護回路。
【００２５】（６）前記ダイオード接続ＦＥＴの前記多
連回路が、第２バスとグランドとに接続され、前記第２
バスが更に別のｐｎｐトランジスタのベース−エミッタ
接合部を経て前記信号パッドにダイオード接続されてお
り、該トランジスタのエミッタが前記信号パッドに、ベ
ースが前記第２バスにそれぞれ接続され、前記第２バス
が更に電源にダイオード接続され、該ダイオードの陽極
が前記電源に、陰極が前記第２バスにそれぞれ接続さ
れ、てなることを特徴とする（１）〜（５）に記載のＥ
ＳＤ防護回路。
【００２６】（７）前記第２バスが第３ｐｎｐトランジ
スタのベース−エミッタ接合部を経て前記電源にダイオ
ード接続され、前記トランジスタのエミッタが前記電源
に接続され、前記トランジスタのベースが前記第２バス
に接続されたことを特徴とする（６）に記載のＥＳＤ防
護回路。
【００２７】（８）前記トリガ手段が更に前記バスと、
前記多連回路の第２のノードとの間に接続されたブース
ト・コンデンサを含んでなることを特徴とする（１）〜
（７）に記載のＥＳＤ防護回路。
【００２８】（９）ゲートが前記ＣＭＯＳインバータの
前記出力に接続され、ドレンが前記ＣＭＯＳインバータ
の前記入力に接続され、ソースが前記グランド・プレー
ンに接続されたフィードバックＦＥＴを更に備えたこと
を特徴とする（１）〜（８）に記載のＥＳＤ防護回路。
【００２９】
【発明の効果】本発明のＥＳＤ防護回路は、基本的に電
流漏れが低く、直列抵抗負荷や容量性負荷を使用しない
ので、集積回路の入力又は出力パッドとの相互干渉が従
来に比べて格段に低減されたＥＳＤ防護回路が提供され
る。また、実質的にオフ状態の漏れ電流は生じないこと
から、精度の高いＥＳＤ防護動作が可能となる。
【図面の簡単な説明】
【図１】本発明のＥＳＤ防護回路へのパッド接続を示す
集積回路の概略回路図である。
【図２】図１の集積回路用の本発明のＥＳＤ防護回路の
概略回路図である。
【図３】本発明の別のＥＳＤ防護回路の概略回路図図で
ある。
【図４】本発明のＥＳＤ防護回路への別のパッド接続の
概略回路図である。
【符号の説明】
１１ 給電パッド １３ 給電電圧線 １５ ｐｎｐトランジスタ １７ ＥＳＤ防護バス ４１ グランド・プレーン ２１，２３ 入力／出力信号パッド ２２，２４ 信号線 ２５，２７ ｐｎｐトランジスタ ３１，３３ 入力受信器 ３５，３７ プルダウンＦＥＴ ４３ 集積回路のコア回路 ４５ ＥＳＤ防護回路 ４７ ＭＯＳシャントＦＥＴ ５１ ダイオード接続多連回路 ５１ａ〜５１ｇ ｎＦＥＴ ５３ 浮動ノード ５５ トリガＦＥＴゲート ５７ トリガＦＥＴ ５９ 負荷抵抗 ６５，６７ ｎチャネルＭＯＳＦＥＴ ６１ インバータ・ノード ６３ インバータ入力 ６９ インバータ出力 ７１ ブースト・コンデンサ ７３ 第２ノード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 集積回路の少なくとも一つの信号パッド
    に接続されたダイオード接続バスであって、ダイオード
    の陽極が前記信号パッドに、陰極が前記ダイオード接続
    バスにそれぞれ接続され、前記ダイオード接続バスが更
    に正電圧の電源に結合された形式の前記ダイオード接続
    バスと、 起動時には前記バスから前記集積回路のグランド・プレ
    ーンに電流を逃がすことが可能であり、印加されたトリ
    ガ電圧によって起動されるシャント要素と、 前記信号パッドと前記グランド・プレーンとの間のパッ
    ド−グランド間電圧に応動して、前記パッド−グランド
    間電圧が静電放電現象の特性しきい値を越えたときには
    前記トリガ電圧を供給するトリガ手段と、 から構成され、 前記トリガ手段が、 ダイオード接続された複数の電界効果トランジスタから
    なり、前記複数の電界効果トランジスタの隣接する２つ
    の電界効果トランジスタ間にノードを持ち、前記信号パ
    ッドと前記グランド・プレーンとの間に結合された前記
    ダイオード接続電界効果トランジスタの多連回路と、 前記バスと前記グランド・プレーンとの間に直列接続さ
    れた負荷抵抗とｎチャネル・トリガ電界効果トランジス
    タとを有する抵抗負荷インバータであって、前記トリガ
    電界効果トランジスタのゲートが前記ダイオード接続電
    界効果トランジスタの前記多連回路の前記ノードに接続
    され、前記抵抗負荷インバータの出力ノードが負荷抵抗
    と前記トリガ電界効果トランジスタとの間にある形式
    の、前記抵抗負荷インバータと、 前記抵抗負荷インバータの前記出力ノードに接続された
    入力と前記シャント要素に接続された出力とを有するＣ
    ＭＯＳインバータと、 を含んでなることを特徴とする動的トリガ手段を備えた
    静電放電防護回路。
JP6117597A 1993-05-04 1994-05-06 動的トリガ手段を備えた静電放電防護回路 Pending JPH06334443A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/057,277 US5311391A (en) 1993-05-04 1993-05-04 Electrostatic discharge protection circuit with dynamic triggering
US057277 1993-05-04

Publications (1)

Publication Number Publication Date
JPH06334443A true JPH06334443A (ja) 1994-12-02

Family

ID=22009608

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6117597A Pending JPH06334443A (ja) 1993-05-04 1994-05-06 動的トリガ手段を備えた静電放電防護回路

Country Status (4)

Country Link
US (1) US5311391A (ja)
JP (1) JPH06334443A (ja)
DE (1) DE4402095C2 (ja)
FR (1) FR2704991B1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002232243A (ja) * 2001-02-01 2002-08-16 Hitachi Ltd 半導体集積回路装置
US7113378B2 (en) 2003-10-08 2006-09-26 Oki Electric Industry Co., Ltd ESD breakdown prevention protection circuit
JP2007511898A (ja) * 2003-10-10 2007-05-10 フリースケール セミコンダクター インコーポレイテッド 静電気放電に対する保護回路及びその動作方法
JP2010050312A (ja) * 2008-08-22 2010-03-04 Kawasaki Microelectronics Inc Ｅｓｄ保護回路
JP2015173214A (ja) * 2014-03-12 2015-10-01 株式会社東芝 出力回路
US10069297B2 (en) 2015-03-09 2018-09-04 Kabushiki Kaisha Toshiba Electrostatic protection circuit

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530612A (en) * 1994-03-28 1996-06-25 Intel Corporation Electrostatic discharge protection circuits using biased and terminated PNP transistor chains
US5617283A (en) * 1994-07-01 1997-04-01 Digital Equipment Corporation Self-referencing modulation circuit for CMOS integrated circuit electrostatic discharge protection clamps
US5508649A (en) * 1994-07-21 1996-04-16 National Semiconductor Corporation Voltage level triggered ESD protection circuit
US5550699A (en) * 1994-08-15 1996-08-27 Hewlett-Packard Co. Hot plug tolerant ESD protection for an IC
US5598313A (en) * 1994-12-23 1997-01-28 International Business Machines Corporation Electrostatic discharge suppression circuit for integrated circuit chips
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
US5548135A (en) * 1995-05-12 1996-08-20 David Sarnoff Research Center, Inc. Electrostatic discharge protection for an array of macro cells
US5745323A (en) * 1995-06-30 1998-04-28 Analog Devices, Inc. Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes
US5751507A (en) * 1995-08-15 1998-05-12 Cypress Semiconductor Corporation KSD protection apparatus having floating EDS bus and semiconductor structure
US5751525A (en) * 1996-01-05 1998-05-12 Analog Devices, Inc. EOS/ESD Protection circuit for an integrated circuit with operating/test voltages exceeding power supply rail voltages
US5719737A (en) * 1996-03-21 1998-02-17 Intel Corporation Voltage-tolerant electrostatic discharge protection device for integrated circuit power supplies
US5917689A (en) * 1996-09-12 1999-06-29 Analog Devices, Inc. General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits
US5838146A (en) * 1996-11-12 1998-11-17 Analog Devices, Inc. Method and apparatus for providing ESD/EOS protection for IC power supply pins
EP0845847A1 (en) * 1996-11-29 1998-06-03 STMicroelectronics S.r.l. Device for the protection of MOS integrated circuit terminals against electrostatic discharges
US5822166A (en) * 1996-12-05 1998-10-13 Intel Corporation DC power bus voltage transient suppression circuit
US5825601A (en) * 1997-06-16 1998-10-20 Lsi Logic Corporation Power supply ESD protection circuit
US6046897A (en) * 1997-09-29 2000-04-04 Motorola, Inc. Segmented bus architecture (SBA) for electrostatic discharge (ESD) protection
US5903419A (en) * 1997-09-29 1999-05-11 Motorola, Inc. Circuit for electrostatic discharge (ESD) protection
US6369994B1 (en) 1998-07-31 2002-04-09 International Business Machines Corporation Method and apparatus for handling an ESD event on an SOI integrated circuit
US6069782A (en) * 1998-08-26 2000-05-30 Integrated Device Technology, Inc. ESD damage protection using a clamp circuit
US6144542A (en) * 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection
US6249410B1 (en) 1999-08-23 2001-06-19 Taiwan Semiconductor Manufacturing Company ESD protection circuit without overstress gate-driven effect
US6556398B1 (en) * 1999-10-05 2003-04-29 Winbond Electronics Corporation Voltage tolerance ESD protection circuit
US6385021B1 (en) 2000-04-10 2002-05-07 Motorola, Inc. Electrostatic discharge (ESD) protection circuit
US6522511B1 (en) * 2000-06-15 2003-02-18 Sigmatel, Inc. High speed electrostatic discharge protection circuit
US6912109B1 (en) 2000-06-26 2005-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Power-rail ESD clamp circuits with well-triggered PMOS
US6646840B1 (en) 2000-08-03 2003-11-11 Fairchild Semiconductor Corporation Internally triggered electrostatic device clamp with stand-off voltage
US6850397B2 (en) * 2000-11-06 2005-02-01 Sarnoff Corporation Silicon controlled rectifier electrostatic discharge protection device for power supply lines with powerdown mode of operation
WO2002037566A2 (en) * 2000-11-06 2002-05-10 Sarnoff Corporation Silicon controlled rectifier electrostatic discharge protection device with external on-chip triggering and compact internal dimensions for fast triggering
US6639771B2 (en) 2001-03-12 2003-10-28 Pericom Semiconductor Corp. Internet ESD-shunt diode protected by delayed external MOSFET switch
US7589944B2 (en) * 2001-03-16 2009-09-15 Sofics Bvba Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
US6724603B2 (en) * 2002-08-09 2004-04-20 Motorola, Inc. Electrostatic discharge protection circuitry and method of operation
US6867957B1 (en) 2002-10-09 2005-03-15 Pericom Semiconductor Corp. Stacked-NMOS-triggered SCR device for ESD-protection
DE10255130B4 (de) * 2002-11-26 2007-03-22 Infineon Technologies Ag Schaltungsanordnung zum Schutz integrierter Schaltungen vor elektrostatischen Entladungen mit parallelem Strompfad
US20040105201A1 (en) * 2002-12-02 2004-06-03 Taiwan Semiconductor Manufacturing Company Scheme for eliminating the channel unexpected turn-on during ESD zapping
US7583484B2 (en) * 2003-08-20 2009-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for ESD protection
US7193883B2 (en) * 2004-06-17 2007-03-20 Infineon Technologies Ag Input return path based on Vddq/Vssq
US7372679B1 (en) * 2004-06-18 2008-05-13 Xilinx, Inc. Method and apparatus for RC triggered electrostatic discharge power clamp with hysteresis
US7196890B2 (en) * 2004-11-12 2007-03-27 Texas Instruments Incorporated Electrostatic discharge protection power rail clamp with feedback-enhanced triggering and conditioning circuitry
US7242561B2 (en) * 2005-01-12 2007-07-10 Silicon Integrated System Corp. ESD protection unit with ability to enhance trigger-on speed of low voltage triggered PNP
US7446990B2 (en) * 2005-02-11 2008-11-04 Freescale Semiconductor, Inc. I/O cell ESD system
US7301741B2 (en) * 2005-05-17 2007-11-27 Freescale Semiconductor, Inc. Integrated circuit with multiple independent gate field effect transistor (MIGFET) rail clamp circuit
US20070047364A1 (en) * 2005-08-31 2007-03-01 International Business Machines Corporation Methods and apparatus for varying a supply voltage or reference voltage using independent control of diode voltage in asymmetrical double-gate devices
US7593202B2 (en) * 2005-11-01 2009-09-22 Freescale Semiconductor, Inc. Electrostatic discharge (ESD) protection circuit for multiple power domain integrated circuit
US8129788B1 (en) 2006-01-24 2012-03-06 Cypress Semiconductor Corporation Capacitor triggered silicon controlled rectifier
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
US7589945B2 (en) * 2006-08-31 2009-09-15 Freescale Semiconductor, Inc. Distributed electrostatic discharge protection circuit with varying clamp size
US7777998B2 (en) 2007-09-10 2010-08-17 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
US7817387B2 (en) * 2008-01-09 2010-10-19 Freescale Semiconductor, Inc. MIGFET circuit with ESD protection
US7787227B1 (en) * 2008-04-24 2010-08-31 Atheros Communications, Inc. Apparatus and method for electrostatic discharge protection of a transmit integrated circuit
GB2464538A (en) * 2008-10-17 2010-04-28 Cambridge Silicon Radio Ltd An ESD protection circuit for a transmitter output
US8072722B1 (en) 2009-06-16 2011-12-06 Qualcomm Atheros, Inc. Electrostatic discharge protection circuit
US8335064B2 (en) 2010-06-30 2012-12-18 Infineon Technologies Ag ESD clamp adjustment
TW201316007A (zh) * 2011-10-03 2013-04-16 Fitipower Integrated Tech Inc 靜電偵測電路
US9523720B2 (en) * 2013-03-15 2016-12-20 Infineon Technologies Ag Multiple current sensor device, a multiple current shunt device and a method for providing a sensor signal
US9831666B2 (en) 2015-05-15 2017-11-28 Analog Devices, Inc. Apparatus and methods for electrostatic discharge protection of radio frequency interfaces
US9800233B1 (en) * 2016-05-26 2017-10-24 Silicon Laboratories Inc. Voltage clamp circuits and related methods
US10067554B2 (en) 2016-05-26 2018-09-04 Silicon Laboratories Inc. VCONN pull-down circuits and related methods for USB type-C connections
CN107546729B (zh) * 2016-06-24 2022-01-14 恩智浦有限公司 浪涌保护电路
CN108075460B (zh) 2016-11-15 2021-10-29 恩智浦有限公司 具有反馈控制的浪涌保护电路
CN110402493B (zh) * 2016-12-26 2023-01-13 德州仪器公司 动态触发式静电放电单元
US10879232B2 (en) * 2017-10-13 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. Circuit, system and method for electrostatic discharge (ESD) protection
US11579645B2 (en) * 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS577969A (en) * 1980-06-18 1982-01-16 Toshiba Corp Semiconductor integrated circuit
US4573099A (en) * 1984-06-29 1986-02-25 At&T Bell Laboratories CMOS Circuit overvoltage protection
US4763184A (en) * 1985-04-30 1988-08-09 Waferscale Integration, Inc. Input circuit for protecting against damage caused by electrostatic discharge
US5012317A (en) * 1986-04-11 1991-04-30 Texas Instruments Incorporated Electrostatic discharge protection circuit
GB8621839D0 (en) * 1986-09-10 1986-10-15 British Aerospace Electrostatic discharge protection circuit
JPH0758734B2 (ja) * 1987-02-23 1995-06-21 株式会社東芝 絶縁ゲ−ト型セミカスタム集積回路
US5060037A (en) * 1987-04-03 1991-10-22 Texas Instruments Incorporated Output buffer with enhanced electrostatic discharge protection
US4870530A (en) * 1988-06-27 1989-09-26 Advanced Micro Devices, Inc. Electrostatic discharge protection circuitry for any two external pins of an I.C. package
US4996626A (en) * 1988-10-14 1991-02-26 National Semiconductor Corp. Resistorless electrostatic discharge protection device for high speed integrated circuits
JPH0766958B2 (ja) * 1989-03-20 1995-07-19 株式会社東芝 静電保護回路
US4930036A (en) * 1989-07-13 1990-05-29 Northern Telecom Limited Electrostatic discharge protection circuit for an integrated circuit
US5086365A (en) * 1990-05-08 1992-02-04 Integrated Device Technology, Inc. Electostatic discharge protection circuit
US5028819A (en) * 1990-06-08 1991-07-02 Zilog, Inc. High CMOS open-drain output buffer
US5237395A (en) * 1991-05-28 1993-08-17 Western Digital Corporation Power rail ESD protection circuit
US5345356A (en) * 1992-06-05 1994-09-06 At&T Bell Laboratories ESD protection of output buffers

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002232243A (ja) * 2001-02-01 2002-08-16 Hitachi Ltd 半導体集積回路装置
US7113378B2 (en) 2003-10-08 2006-09-26 Oki Electric Industry Co., Ltd ESD breakdown prevention protection circuit
JP2007511898A (ja) * 2003-10-10 2007-05-10 フリースケール セミコンダクター インコーポレイテッド 静電気放電に対する保護回路及びその動作方法
JP4727584B2 (ja) * 2003-10-10 2011-07-20 フリースケール セミコンダクター インコーポレイテッド 静電気放電に対する保護回路及びその動作方法
JP2010050312A (ja) * 2008-08-22 2010-03-04 Kawasaki Microelectronics Inc Ｅｓｄ保護回路
JP2015173214A (ja) * 2014-03-12 2015-10-01 株式会社東芝 出力回路
US9985433B2 (en) 2014-03-12 2018-05-29 Kabushiki Kaisha Toshiba Output circuit
US10069297B2 (en) 2015-03-09 2018-09-04 Kabushiki Kaisha Toshiba Electrostatic protection circuit

Also Published As

Publication number Publication date
DE4402095A1 (de) 1994-11-10
FR2704991B1 (fr) 1998-11-06
DE4402095C2 (de) 1996-02-29
US5311391A (en) 1994-05-10
FR2704991A1 (fr) 1994-11-10

Similar Documents

Publication Publication Date Title
JPH06334443A (ja) 動的トリガ手段を備えた静電放電防護回路
JP3174636B2 (ja) Ｃｍｏｓ集積回路用静電放電保護
US5978192A (en) Schmitt trigger-configured ESD protection circuit
US5345357A (en) ESD protection of output buffers
US5784242A (en) Apparatus for smart power supply ESD protection structure
US6327126B1 (en) Electrostatic discharge circuit
US5528188A (en) Electrostatic discharge suppression circuit employing low-voltage triggering silicon-controlled rectifier
US5237395A (en) Power rail ESD protection circuit
US5751507A (en) KSD protection apparatus having floating EDS bus and semiconductor structure
US6271999B1 (en) ESD protection circuit for different power supplies
US5708549A (en) Integrated circuit having enhanced transient voltage protection and associated methods
US7446991B2 (en) ESD protection circuits and related techniques
US5345356A (en) ESD protection of output buffers
US6442008B1 (en) Low leakage clamp for E.S.D. protection
EP0142258B1 (en) Method and apparatus for controlling latch-up in cmos circuits
TW201314861A (zh) 結合靜電放電保護電路及方法
JPH10313110A (ja) トリガー電圧が低く、保持電圧が調整可能な、ｅｓｄ保護のための積層ｓｃｒ
US6924963B2 (en) ESD protection network utilizing precharge bus lines
US20030076645A1 (en) ESD protection circuit for mixed-voltage I/O ports using substrated triggering
US10181721B2 (en) Area-efficient active-FET ESD protection circuit
US11594878B2 (en) System and method for ESD protection
US6989980B2 (en) Semiconductor device having a protection circuit
US10454269B2 (en) Dynamically triggered electrostatic discharge cell
US5663678A (en) ESD protection device
US7362554B2 (en) Electrostatic discharge (ESD) clamp using output driver

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees