JP2007511898A - 静電気放電に対する保護回路及びその動作方法 - Google Patents

Abstract

ＩＣの高電圧耐性Ｉ／Ｏ回路と共に使用する為のＥＳＤ保護回路（２０１）である。この回路は、Ｉ／Ｏパッドから相対的に小さいブースト電圧バス（ＢＯＯＳＴ：バス）への小型のＥＳＤダイオード（２１７）を設けることで実現できる。このブーストバスを使用して、トリガ回路（２０３）に電力を供給する。このトリガ回路の電流消費は最小なので、ＥＳＤの際にこの経路に流れる電流はほんのわずかである。ダイオードの電圧は降下するが、Ｉ／Ｏパッドからトリガ回路（２０３）へのＩＲ電圧降下はわずかで済む。トリガ回路（２０３）が相対的に大きいカスケード接続されたクランプ型ＮＭＯＳＦＥＴ（２０７、２０９）を制御する。最終的には、クランプ型ＮＭＯＳＦＥＴの両方のゲート‐ソース間電圧（ＶＧＳ）が高まるので、カスケード接続されたクランプ型ＮＭＯＳＦＥＴ（２０７、２０９）の導電性が高まる。これにより、ＮＭＯＳＦＥＴ（２０７、２０９）の各々のオン抵抗が小さくなり、よってＥＳＤ性能が改善し、強固なＥＳＤ保護回路の実装に要するレイアウト面積が小さくなる。

Description

本発明は、一般に、集積回路の静電気放電（ＥＳＤ）に対する保護に関し、特に高電圧に耐えるＥＳＤ保護回路に関する。

集積回路（ＩＣ）は製造工程での組み立てやテストの際、およびシステム使用の際に静電気放電（ＥＳＤ）の影響を受ける恐れがある。従来のＩＣ用ＥＳＤ保護方式では、多くの場合に、特別なクランプ型回路を用いて電源バス同士間のＥＳＤ電流を分流することで内部の部品を損傷から守る。しかしＩＣによっては、特定の製造技術の内部電源電圧よりも高い電圧がＩＣの基板に生じる。この高電圧ノードのＥＳＤ保護は、高電圧ノードと接地バスとの間の分流回路として動的なＭＯＳＦＥＴクランプ型構成を積層型に又は直列接続にすることで達成される。

図１が図示するのは、従来技術のＥＳＤ保護回路１０１の略図である。ＥＳＤ保護回路１０１には、「ＥＳＤバス」と表記されたＥＳＤバスと、「ＶＤＤバス」と表記された出力バッファの電源バスと、「ＶＳＳバス」と表記された接地バスと、トリガ回路１０３と、分流回路１０５と、入力／出力（Ｉ／Ｏ）パッド１１１と、ダイオード１１３と、ダイオード１１５とがある。ＩＣの通常動作中は、ＶＤＤバスへの電力の供給は特定の半導体製造技術の最大電源電圧までである。この制限は、この最大供給電圧より高い電圧は、通常動作ではどのＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）のゲート酸化膜にも印加されない、ことを意味する。代表的な高電圧耐性Ｉ／Ｏの応用では、Ｉ／Ｏパッドの電圧レベルを最大供給電圧の２倍まで外部から駆動する。従って、Ｉ／Ｏパッド１１１がダイオード１１３を介してＥＳＤバスに結合されているので、通常動作では、ＥＳＤバスがこの同一の高レベルの電圧に保たれると仮定できる。ＩＣ応用の一例では、ＶＤＤバスの電圧とＥＳＤバスの電圧とが、それぞれ、最大電圧２．７５ボルトと５．５ボルトとに達する。分流回路１０５には、カスケード接続されたＮＭＯＳＦＥＴレールクランプ型トランジスタ１０７と１０９とがある。トリガ回路１０３は、ＥＳＤバスと、ＶＤＤバスと、ＶＳＳバスとに結合されている。ＩＣの通常動作中、トリガ回路１０３が、トランジスタ１０７のゲートにＶＤＤバスの電圧と等しいバイアスをかけ、トランジスタ１０９のゲートにＶＳＳバスの電圧と等しいバイアスをかけ、これでトランジスタ１０７又はトランジスタ１０９のゲート酸化膜に最大供給電圧を超える電圧が印加されないことが確実となる。ＥＳＤ現象が発生すると、トリガ回路１０３がトランジスタ１０７及びトランジスタ１０９の両方のゲートに、これらのトランジスタにローカルなＥＳＤバスの電圧に等しいバイアスをかける。Ｉ／Ｏパッド１１１がＥＳＤバスとＶＳＳバスとに、それぞれ、大型のＥＳＤダイオード１１３と１１５とを介して結合されている。ダイオード１１５により、Ｉ／Ｏパッドに負のＥＳＤ現象が現れた場合にはＶＳＳバスからＩ／Ｏパッド１１１への大電流のＥＳＤ経路が提供される。ＶＳＳを基準にして正のＥＳＤ現象がＩ／Ｏパッド１１１に現れたときは、目的の大電流経路はパッド１１１からダイオード１１３を介してＥＳＤバスへと向かいそれから分流回路１０５を介してＶＳＳバスへと向かう。このＥＳＤ現象の間、Ｉ／Ｏパッド１１１からＥＳＤバスへのダイオード１１３のＩＲ電圧と、ダイオード１１３とトリガ回路１０３との間のＥＳＤバスに沿ってのＩＲ電圧とが、実質的に降下する。従って、トランジスタ１０７と１０９各々のゲートにかけられるバイアス電圧は、Ｉ／Ｏパッド１１１の電圧と比べて相対的に小さく、トランジスタ１０７とトランジスタ１０９の各々のオン抵抗を実際上大きくする。この大きいオン抵抗をオフセットする為に、大型のレールクランプ型トランジスタが一般的に用いられている。しかし、大型のレールクランプ型トランジスタは、実装に広いチップ面積を要するので、これらを用いるのは望ましくない。

従って、ＥＳＤの電流経路のオン抵抗を低減させ、しかもＥＳＤ回路のサイズを最小にするＥＳＤ保護回路が求められている。

一般に、本発明は、ＩＣの高電圧耐性Ｉ／Ｏ回路用のＥＳＤ保護回路を提供する。この回路は、目的の大電流のＥＳＤ経路とは別に、Ｉ／Ｏパッドからトリガ回路への経路を設けることで実現される。この別個の経路には、Ｉ／Ｏパッドから相対的に小さいブースト電圧バス（ＢＯＯＳＴバス）への小型のＥＳＤダイオードがある。このＢＯＯＳＴバスを使用して、ＥＳＤ現象の間にトリガ回路に電力を供給する。このトリガ回路の電流消費は最小なので、ＥＳＤ現象の間にこの経路に流れる電流はほんのわずかである。このトリガ回路は、相対的に大きい力スケード型又は積層型のクランプＮＭＯＳＦＥＴを持つ分流回路を制御する。この分流回路がＥＳＤバスからＶＳＳバスへの放電経路を提供する。トリガ回路の電流消費が最小なので、Ｉ／ＯパッドからＩ／ＯパッドにローカルなＢＯＯＳＴバスへのダイオード電圧降下の他のＩＲ電圧降下がわずかで済む。同様に、Ｉ／Ｏパッドからトリガ回路へのＢＯＯＳＴバスに沿ってのＩＲ電圧降下がわずかである。最終的には、カスケード接続されたクランプ型ＮＭＯＳＦＥＴの両方のゲート‐ソース間電圧（ＶＧＳ）が高まるので、各分流トランジスタのオン抵抗が小さくなる。これにより、ＥＳＤ性能が改善され、強固なＥＳＤ保護回路の実装に要するレイアウト面積が小さくなる。

本発明は、例として図示され、添付の図面に制限されてはおらず、これらの図面では同じ参照番号が同一の要素を示す。
当該の図の要素が簡単明瞭になるよう図示され、必ずしも一律の縮尺に従ってはいないことが、当業者には分かる。例えば、当該の図の幾つかの要素の寸法が、本発明の実施形態の理解の向上の助けとなるよう他の要素よりも誇張されている。

図２は、本発明に係るＥＳＤ保護回路２０１の略図である。ＥＳＤ保護回路２０１には、ダイオード２１３と、ダイオード２１５と、ダイオード２１７と、Ｉ／Ｏパッド２１１と、分流回路２０５と、トリガ回路２０３とがある。ダイオード２１３は、Ｉ／Ｏパッド２１１と、「ＥＳＤバス」と表記されたＥＳＤバスとの間に結合されている。ダイオード２１５は、Ｉ／Ｏパッド２１１と、「ＶＳＳバス」と表記された接地バスとの間に結合されている。ダイオード２１７は、Ｉ／Ｏパッド２１１と、「ＢＯＯＳＴバス」と表記されたブースト電圧バスとの間に結合されている。ある実施形態では、ダイオード２１３とダイオード２１７とが、例えば、ＮウェルダイオードのＰ＋で活性化し、ダイオード２１５がＰウェルダイオードのＮ＋で活性化する。ダイオード２１７は、ダイオード２１３及びダイオード２１５と比べると小型である。分流回路２０５には、カスコード接続されたレールクランプ型トランジスタ２０７と２０９とが含まれる。トランジスタ２０７には、ＥＳＤバスに結合されたドレインと、ゲートと、ソースとがある。トランジスタ２０９には、トランジスタ２０７のソースに結合されたドレインと、ゲートと、ＶＳＳバスに結合されたソースとがある。図示の実施形態では、トランジスタ２０７のソースとトランジスタ２０９のドレインとが、中間電流端子２２１を介して、「ＶＤＤバス」と表記された電源バスに結合されている。（ＶＳＳを基準にして）正のＥＳＤ現象がＶＤＤバスに起きている間、中間電流端子２２１によりこれらの２つのバスの間にＥＳＤ直流電流分流経路が提供される。ここで留意すべきは、他の実施形態では、中間電流端子２２１はなくてもよいことである。

このＥＳＤバスは、ＥＳＤ保護回路２０１のある実施形態においては、ＩＣ内部のフロ
ーティングバスで、ＩＣの外部のパッドに直接接続されていない。他の実施形態では、ＥＳＤバスが外部のパッドに直接接続され、この外部のパッドは、例えば、５．０ボルトの高圧電源（ＨＶＤＤ）パッドである。ＥＳＤ現象に関連した大電流を動かす為に、ＥＳＤバスと、ＶＤＤバスと、ＶＳＳバスの各々のサイズが、一般的に、実質上、抵抗と、その結果として発生する、それぞれの長さに沿ってのＩＲ電圧降下とを、最小にするサイズである。ＢＯＯＳＴバスのサイズは、ＥＳＤ現象の間にそのＢＯＯＳＴバスに結合される電流が一般的にずっと小さいので、ずっと小さい。ＶＳＳバスも、ＩＣのシリコン基板（図示せず）に結合されており、これで、その基板を金属のＶＳＳバスと並列に導通させることができる。

トリガ回路２０３には、ＢＯＯＳＴバスに結合された第１の入力と、ＥＳＤバスに結合された第２の入力と、ＶＤＤバスに結合された第３の入力と、ＶＳＳバスに結合された第４の入力とがある。トリガ回路２０３には、トランジスタ２０７のゲートに結合された第１の出力２０８と、トランジスタ２０９のゲートに結合された第２の出力２１０とがある。ＩＣの通常動作中、トリガ回路２０３が、トランジスタ２０７のゲートにＶＤＤバスの電圧と等しいバイアスをかけ、トランジスタ２０９のゲートにＶＳＳバスの電圧と等しいバイアスをかけ、これでトランジスタ２０７又はトランジスタ２０９のゲート酸化膜に最大供給電圧を超える電圧が印加されないことが確実となる。このようなバイアス状態では、トランジスタ２０７又はトランジスタ２０９のどちらかではＭＯＳＦＥＴの導電性がほとんどない又はまったくないはずである。ＥＳＤ現象が検出されると、トリガ回路２０３がトランジスタ２０７と２０９の各々のゲートにＢＯＯＳＴバスの電圧に等しいバイアスをかけ、分流回路２０５がＥＳＤバスとＶＳＳバスとの間に大電流経路を提供する。トリガ回路２０３は図３に関して以下に更に詳細に述べる。

目的の大電流ＥＳＤ経路は、ＶＳＳを基準にして正のＥＳＤ現象がＩ／Ｏパッド２１１に起きると、パッド２１１からダイオード２１３を介してパッド２１１にローカルなＥＳＤバスへと向かい、次にＥＳＤバスに沿って分流回路２０５へと向かい、それから分流回路２０５を介してＶＳＳバスへと向かう。典型的なＥＳＤ現象の間の、パッド２１１とＶＳＳバスとの間のピークＥＳＤ電流は１〜４アンペアである。この高レベルの電流により、一般的に、ダイオード２１３のＩＲ電圧とＥＳＤバスに沿っての分流回路２０５へのＩＲ電圧とが実質的に降下する。例えば、ＥＳＤバスと、ＶＳＳバスと、ダイオード２１３と、トランジスタ２０７と、トランジスタ２０９とが、ピーク電流４アンペアのＥＳＤ現象の間にＩ／Ｏパッド２１１の電圧がＶＳＳを基準にして７ボルトに達するようなサイズである場合、分流回路２０５にローカルなＥＳＤバスは、ＶＳＳを基準にして３．５ボルト即ちＩ／Ｏパッド２１１の電圧の半分に達する。図１の先行技術の回路では、トリガ回路がこの電圧（３．５ボルト）を分流回路２０５のトランジスタ２０７及びトランジスタ２０９の両方のゲートに印加していた。トリガ回路２０３に電力を供給する為にＢＯＯＳＴバスを付加し、更に図２のダイオード２１７を併用することにより、Ｉ／Ｏパッド２１１の電圧を更に高い割合でトランジスタ２０７と２０９の各々のゲートに印加することが可能である。

トリガ回路２０３がＥＳＤ現象の間に駆動するのはトランジスタ２０７と２０９の各々のゲートのみであり、図３に関し以下に更に詳細に記載されるように、トリガ回路２０３が消費する電流はほんの僅かである。ＥＳＤ現象の間にトリガ回路２０３に必要な電流が非常に小さい為、一般的にダイオード２１７のＩＲ電圧降下とＢＯＯＳＴバスに沿ってのトリガ回路２０３までのＩＲ電圧降下とが最小である。従って、前掲の例では、Ｉ／Ｏパッド２１１にＶＳＳを基準にして７ボルトの電圧がかかると、トリガ回路２０３にローカルなＢＯＯＳＴバスにはＶＳＳを基準にして約６ボルトの電圧がかかる。ＥＳＤ現象の間トリガ回路２０３がＢＯＯＳＴバスにより電力を供給されるので、トリガ回路からトランジスタ２０７と２０９の各々のゲートにも６ボルトが出力される。

クランプトランジスタ２０７及び２０９の各ゲートは、Ｉ／Ｏパッド２１１からトリガ回路２０３への、目的の大電流ＥＳＤ経路からは分離した経路を設けることで、ローカルなＥＳＤバスの電圧より高くブーストされる。このことは、図１のＥＳＤ保護回路に対してかなりの改善である。カスコード接続されたクランプ型トランジスタのサイズが固定されているので、図２のブーストされた分流回路がＥＳＤバスとＶＳＳバスとの間に呈示するオン抵抗は、クランプ型トランジスタの両方のＶＧＳ（ゲート・ソース間電圧）が高いので、図１の分流回路のオン抵抗よりも低い。これにより、ＥＳＤ現象の間のＩ／Ｏパッドの電圧ストレスが低減する。交互に、分流回路のオン抵抗を目標として設計が固定されていると仮定すると、目標のオン抵抗を満足する為に図２のブーストされた回路に必要なのは、図１の回路よりも小型のクランプ型トランジスタである。

図２のＥＳＤ保護回路２０１には、ＥＳＤ保護ダイオード２１３と２１５と２１７とを備えたＩ／Ｏパッド２１１を一つだけ示したが、一般的には、ＢＯＯＳＴバスと、ＶＤＤバスと、ＥＳＤバスと、ＶＳＳバスとに沿って、複数のＩ／Ｏパッドが分散している。Ｉ／Ｏパッドが多数ある場合は、その複数のＩ／Ｏパッドをトリガ回路２０３と分流回路２０５とが保護する。他の実施形態では、多数のトリガ回路２０３と多数の分流回路２０５とが４つのバスに沿って配置され、一つ以上のＩ／Ｏパッドを保護する。

図３が図示するのは、図２のトリガ回路２０３の実施形態の略図である。トリガ回路２０３には、スルーレート検出回路３０１と、プルアップ回路３０３と、電流源３０５と、プルダウン段３０７と、リセット段３０９と、出力段３１１と、平衡回路３１３とがある。過渡的なトリガ回路２０３を使用し、出力ノード２０８を介してＮＭＯＳＦＥＴ２０７のゲート電圧を制御し、出力ノード２１０を介してＮＭＯＳＦＥＴ２０９のゲート電圧を制御する。電源が投入されている通常のチップ動作中は、出力ノード２０８がＶＤＤバスに結合されており、ノード２１０がＶＳＳバスに結合されており、それによってレールクランプ型ＮＭＯＳＦＥＴ２０７と２０９とがオフに切り換わる。ノード２０８にＶＤＤバス電位のバイアスをかけノード２１０にＶＳＳバス電位のバイアスをかけることにより、確実に、ＮＭＯＳＦＥＴ２０７と２０９のどちらのゲート酸化膜にも過度に電圧がかからなくなる。即ち、積層型トランジスタ２０７と２０９とが、利用された特定のプロセスの技術の最大供給電圧より大きい電圧にさらされることはない。検出された過渡的なＥＳＤ現象の間、ノード２０８とノード２１０の両方がＢＯＯＳＴバスに結合されているので、レールクランプ型ＮＭＯＳＦＥＴ２０７と２０９とを作動させ、分流回路２０５がＥＳＤ電流をＥＳＤバスとＶＤＤバスとからＶＳＳバスへと伝導することが可能になる。

主にＢＯＯＳＴバスとＶＳＳバスとによってトリガ回路２０３が電力を供給されている。従って、トリガ回路２０３は、本明細書で掲示されたような耐高電圧性チップの応用例では通常動作の間にＢＯＯＳＴバスに発生する高レベルの電圧（最大供給電圧レベルより高圧）に耐えられなくてはならない。これに必要な回路設計は、通常のチップ動作の間、トリガ回路２０３で用いられたＭＯＳＦＥＴデバイスのどれにも、特にそれぞれのゲート酸化膜電圧を基準にして、それぞれの許容されている最大の動作電圧の範囲を超えたバイアスがかけられないことが保証される回路設計である。

トリガ回路２０３には、内部ノードＮ４と、内部ノードＮ４に接続されたスルーレート検出回路３０１とがある。スルーレート検出回路には、ＰＭＯＳ抵抗器３２５とＮＭＯＳキャパシタ３２６とを備えたＲＣ段と、ＰＭＯＳ抵抗器３２７とＰＭＯＳドライバトランジスタ３２８とＮＭＯＳ電流源３２９とを備えたインバータ段とがある。通常のチップ動作の間、内部ノードＮ４は平衡回路３１３のＰＭＯＳ３４６を介してＶＤＤバスに結合されている。内部ノードＮ４とＶＳＳバスとの間にスルーレート検出回路３０１が接続されているので、高い電圧ストレスはスルーレート検出回路３０１のデバイスのいずれにも発
生しない。検出されたＥＳＤ現象の間、内部ノードＮ４がプルアップ回路３０３によりＢＯＯＳＴバスの電圧まで引き上げられ、このプルアップ回路３０３は、ＰＭＯＳキャパシタ３２３を備えた容量性のプルアップデバイスと、ＰＭＯＳ３２１を備えた導電性のプルアップデバイスとから成る。導電性のプルアップデバイス３２１は、ＢＯＯＳＴバスの電圧ランプの間、ＰＭＯＳ３２３を介して静電容量結合を支持し、ＰＭＯＳ抵抗器３１９とＰＭＯＳキャパシタ３２２を備えたＲＣ回路の出力により制御される。他の実施形態では、この回路にＰＭＯＳキャパシタ３２３又は導電性のプルアップデバイス３２１のうち一方がない。

スルーレート検出回路３０１は、内部ノードＮ４の電圧を、ＥＳＤ現象を示す急上昇電圧ランプに関して監視する（従って間接的にＢＯＯＳＴバスの電圧も監視する）。ＥＳＤ現象が発生すると、ＲＣノードＮ０がＮＭＯＳキャパシタ３２６によりＶＳＳ近くに維持される。これにより、スルーレート検出回路の出力ノードＮ１がＰＭＯＳドライバ３２８によりＶＳＳより高くなる。その結果として、カスコード接続されたＮＭＯＳデバイス３３６と３３７とを備えたプルダウン段３０７が作動し、ノードＮ２とノードＮ３とがＶＳＳまで引き下げられる。これにより、出力段３１１の大型のＰＭＯＳトランジスタ３４１と３４２とを作動させ、出力ノード２０８の電圧と出力ノード２１０の電圧との両方がＢＯＯＳＴバスの電圧に高まる。トランジスタ３４１とトランジスタ３４２とが、ＢＯＯＳＴバスと出力２０８及び出力２１０それぞれとの間に電流経路を提供するスイッチとして機能する。

図３に示されているスルーレート検出回路３０１が供給するのは、ノードＮ１への約１０ナノ秒〜約２０ナノ秒の短い電圧パルスのみである。トリガ回路のオンの時間を適度に長く（１マイクロ秒又はＥＳＤ現象の最長持続時間に）する為に、ノードＮ１がＶＳＳに戻った後も出力段はオンに切り換えられたままである。これは、出力段３１１のＰＭＯＳデバイス３４１と３４２の両方の真性ゲート容量が大きいことにより実現され、このことにより、ＥＳＤ現象の検出後にノードＮ２とノードＮ３とにおける電圧上昇が遅延する。これらの真性ゲート容量に対する充電電流は電流源３０５から供給される。電流源３０５には、トランジスタ３３３とトランジスタ３３４とを備えたカスコード接続されたＮＭＯＳ段と、トランジスタ３３１とトランジスタ３３２とを備えたＰＭＯＳカレントミラーとがある。電流源３０５は、ゆっくりとＰＭＯＳ３４１とＰＭＯＳ３４２の各々の真性ゲート容量を充電する電流源であり、ＢＯＯＳＴバスからＶＳＳへのＤＣ漏れ電流を防止する為にＥＳＤ現象の間のみ作動する。ノードＮ２とノードＮ３の両方の電圧が、ＰＭＯＳトランジスタ３４２とＮＭＯＳトランジスタ３４３とを備えた出力段インバータの切り換え点を超え次第、トリガ回路の出力ノード２１０が元のＶＳＳに設定され、出力ノード２０８がＶＤＤに設定される。これによって更にリセット段３０９が作動する。リセット段３０９にはＰＭＯＳトランジスタ３３９とＰＭＯＳトランジスタ３４０とがあり、これらのトランジスタは、ノードＮ２の電圧をＢＯＯＳＴバスの電圧にリセットするよう、且つ、ノードＮ３の電圧をＶＤＤにリセットするよう機能し、これによって、確実に、出力段３１１のＰＭＯＳトランジスタ３４１とＰＭＯＳトランジスタ３４２の両方の作動が完全に止まる。

図３の平衡回路３１３には、ＰＭＯＳトランジスタ３１５と、ＰＭＯＳトランジスタ３４５と、ＰＭＯＳトランジスタ３４６とがあり、これら３つのＰＭＯＳトランジスタは、チップの通常動作の間、ＢＯＯＳＴバスと、出力ノード２０８と、内部ノードＮ４とに、それぞれ明確な電圧レベルを供給するよう機能する。

図４が図示するのは、本発明の別の実施形態に係る分散型ＥＳＤ保護回路４００の略図である。ＥＳＤ保護回路４００には、ＥＳＤパッドセル４２１とＥＳＤパッドセル４４１とで表されるようなＥＳＤパッドセルが複数ある。各ＥＳＤパッドセルはＩ／Ｏパッドセ
ルの一部であってよい。この複数のＥＳＤパッドセルは、必要に応じて、複数のＩ／Ｏパッドを適切にＥＳＤ保護するようＩＣに分散している。ＥＳＤパッドセル４２１には、分流回路４２３と、ダイオード４３１と、ダイオード４３３と、ダイオード４３５と、Ｉ／Ｏパッド４２９とがある。ＥＳＤパッドセル４４１には、分流回路４４３と、ダイオード４５１と、ダイオード４５３と、ダイオード４５５と、Ｉ／Ｏパッド４４９とがある。クランプ回路４０１にはトリガ回路４０３と分流回路４０５とがある。分流回路４０５にはカスコード接続されたクランプトランジスタ４０７と４０９とがあり、分流回路４２３にはカスコード接続されたクランプトランジスタ４２５と４２７とがあり、分流回路４４３にはカスコード接続されたクランプトランジスタ４４５と４４７とがある。ある実施形態では、このトリガ回路４０３は図３のトリガ回路２０３と同じであり、このトリガ回路４０３を用いて複数のＥＳＤパッドセルの各々の分流回路の動作を制御する。トリガ回路４０３の出力４０８がトランジスタ４０７のゲートに結合され、出力４１０がトランジスタ４０９のゲートに結合されている。トリガ回路４０３の出力４０８をトランジスタ４２５とトランジスタ４４５のゲートに結合する為に「ＴＲＩＧＧＥＲバスＡ」と表記されたトリガバスが備えられている。出力４１０をトランジスタ４２７と４４７の各々のゲートに結合する為に「ＴＲＩＧＧＥＲバスＢ」と表記されたトリガバスが備えられている。ここで留意すべきは、図４にはトリガ回路４０３が一つのみ図示されているが、他の実施形態では、トリガ回路４０３が２つ以上あってもよいことである。更にもう一つの別の実施形態では、クランプ回路４０５を備えず、トリガ回路４０３が単独で配置されてもよく、トリガ回路４０３の出力４０８と出力４１０とが、それぞれ、ＴＲＩＧＧＥＲバスＡとＴＲＩＧＧＥＲバスＢとに、単に接続しているだけでもよい。

目的の大電流のＥＳＤ経路は、ＶＳＳを基準にして正のＥＳＤ現象が、例えばＩ／Ｏパッド４２９に起きると、パッド４２９からダイオード４３３を介してパッド４２９にローカルなＥＳＤバスへと向かい、それからＥＳＤバスに沿って両方向に進み、最後に、多数の分流回路４４３、４２３、４０５を介してＶＳＳバスへと向かう。ＥＳＤ現象の間にトリガ回路４０３が使用可能なとき消費する電流はほんの僅かなので、ダイオード４３５のＩＲ電圧と、Ｉ／Ｏパッド４２９とトリガ回路４０３との間のＢＯＯＳＴバスに沿ってのＩＲ電圧とがほとんど降下しない。同様に、トリガ回路４０３と分流回路４２３との間と、トリガ回路４０３と分流回路４４３との間の、ＴＲＩＧＧＥＲバスＡ及びＴＲＩＧＧＥＲバスＢの各々に沿ってのＩＲ電圧もほとんど降下しない。従って、トリガ回路４０３は多数の分流デバイスの制御電極群を、一般にＥＳＤバスのピーク電圧レベルよりも大きい電圧レベルに駆動できる。

トリガ回路４０３は、ローカルな分流回路４０５のクランプ型トランジスタ群の各ゲートを直接的に駆動し、リモートの分流回路４２３と分流回路４４３のクランプ型トランジスタ群の各ゲートもＴＲＩＧＧＥＲバスＡとＴＲＩＧＧＥＲバスＢとを介して駆動する。分散型ＥＳＤ保護回路４００の利点は、単一のトリガ回路４０３が多数のリモートの分流回路を駆動できることである。各分流回路を独自に駆動する別個のトリガ回路を配置するには、ＥＳＤセル４２１とＥＳＤセル４４１とにかなりの余計なレイアウト面積が必要となる。更なる利点は、Ｉ／Ｏパッドとトリガ回路との間の、ＢＯＯＳＴバスと、ＴＲＩＧＧＥＲバスＡと、ＴＲＩＧＧＥＲバスＢとに沿ってのＩＲの降下が最小であるおかげで、ＥＳＤの間にトリガ回路が保護されるよう、トリガ回路をＩ／Ｏパッドからある距離離して配置できることである。（ＶＳＳを基準にして）正のＥＳＤ現象がＶＤＤバスに起きている間、中間電流端子４１６と、中間電流端子４２８と、中間電流端子４４８とによって、ＶＤＤバスとＶＳＳバスとの間にＥＳＤ直流電流分流経路が供給される。ここで留意すべきは、他の実施形態では、中間電流端子４１６と、中間電流端子４２８と、中間電流端子４４８とがなくてもよいことである。

ここまでで、当然のことながら、あらゆる回路のパッドセルの保護にも用いられるＥＳ
Ｄ保護回路及び方法が提供された。更に、本明細書に記載されたＥＳＤ保護回路の処理形状の大きさをもっと小さく変えられる。

本発明を実施する本装置が、大部分について、当業者に既知の電子部品と回路とで構成されているので、回路の詳細は、本発明の基礎をなす概念の理解及び評価の為に、且つ、本発明の教示を分かりにくくしないよう又は本発明の教示からそれないよう、以上に説明した必要と考えられるより多くは説明していない。

上述の明細書では、本発明が特定の実施形態に関して記載された。しかし、当業者には、以下の請求項に述べられた本発明の範囲から逸脱することなく種々の修正と変更とが可能であることが分かる。例えば、本明細書に記載されたトランジスタを任意の処理技術で実施してもよい。図示されたＭＯＳトランジスタについて、導電性のタイプとそれに関連した信号の論理とを変えることは、容易に分かる変更である。ある特定の状況では、個別のダイオードを実装するのではなく、必然的に存在する寄生ダイオードが用いられる。更に、この回路の機能性が影響を受けないのであれば、パッドセル内とパッドセル周囲のトリガ回路とプルアップ回路とダイオードとの物理的な位置決めは、図示されたものと異なってもよい。従って、本明細書及び図は限定的な意味ではなく説明的な意味で考えられるべきであり、全てのこのような修正が本発明の範囲内に包含されているよう意図されている。

利益と、他の利点と、問題の解決策とが、特定の実施形態について以上に述べられた。しかし、この利益と、利点と、問題の解決策と、発生する又はより顕著になってくるあらゆる利益と利点と解決法とをもたらすあらゆる要素（単数又は複数）とが、全ての請求項の、決定的又は必要又は本質的な、特質又は要素と解釈されるべきではない。本明細書で用いられているように、用語「ｃｏｍｐｒｉｓｅｓ（含む、備える、など）」と、「ｃｏｍｐｒｉｓｉｎｇ（含んでいる、備えている、など）」と、これらのその他の変形は、要素のリストを含む（ｃｏｍｐｒｉｓｅｓ）プロセスや、方法や、物品や、装置が、これらの要素のみを含んでいるのではなく、はっきりとはリストアップされていない要素、又は、そのようなプロセスや方法や物品や装置に固有の他の要素も含むように、非排他的な包含を範囲に含むよう意図されている。用語「ａ（所定の、など）」又は「ａｎ（所定の、など）」は、本明細書で用いられているように、１つ又は２つ以上と定義されている。用語「ｐｌｕｒａｌｉｔｙ（複数）」、本明細書で用いられているように、２つ以上と定義されている。用語「ａｎｏｔｈｅｒ（別の）」は、本明細書で用いられているように、少なくとも２番目以上の意味に定義されている。用語「ｉｎｃｌｕｄｉｎｇ（具備している、など）」及び／又は「ｈａｖｉｎｇ（有している、など）」は、本明細書で用いられているように、「ｃｏｍｐｒｉｓｉｎｇ（含んでいる、備えている、など）」（即ち、オープンランゲージ）と定義されている。用語「ｃｏｕｐｌｅｄ（結合されている）」は、本明細書で用いられているように、接続されているという意味に定義されているが、必ずしも直接接続されているという意味ではなく、且つ必ずしも機械的に接続されているという意味ではない。

先行技術のＥＳＤ保護回路の略図。 本発明に係るＥＳＤ保護回路の略図。 図２のＥＳＤ保護回路と共に使用されるトリガ回路の実施形態の略図。 本発明の別の実施形態に係る分散型ＥＳＤ保護回路の略図。

Claims (10)

1. 集積回路であって、
   第１のバスと、
   第２のバスと、
   第３のバスと、
   積層構成の複数のトランジスタおよび複数の制御端子を具備し、第１の電流端子が前記第１のバスに結合されており、第２の電流端子が前記第２のバスに結合されており、静電気放電（ＥＳＤ）による電流のために前記第１のバスから前記第２のバスへの放電経路を形成すべく導通状態である、分流回路と、
   第１の制御信号を供給する為に前記分流回路の複数の制御端子のうち第１の制御端子に結合された第１の出力と、第２の制御信号を供給する為に前記分流回路の複数の制御端子のうち第２の制御端子に結合された第２の出力と、を有し、前記第３のバスに結合されている、トリガ回路と、
   前記第１のバス、第２のバス、および第３のバスに結合されたパッドと、
   を備えた集積回路。
2. プルアップデバイスを更に備え、前記パッドが前記プルアップデバイスを介して前記第３のバスに結合された請求項１に記載の集積回路。
3. 前記プルアップデバイスがダイオードを具備した請求項２に記載の集積回路。
4. ＥＳＤの検出の際に、同ＥＳＤによる電流を前記第１のバスから前記第２のバスへと放電すべく前記分流回路を導通状態にする為に、前記第１の出力及び前記第２の出力が実質的に前記第３のバスの電圧になる請求項１に記載の集積回路。
5. 請求項１に記載の集積回路であって、
   前記トリガ回路が内部ノードを具備し、
   通常動作の際、前記内部ノードが実質的に第４のバスの電圧になり、
   通常動作の際、前記第４のバスが電源電圧であり、
   ＥＳＤの際、前記内部ノードが実質的に前記第３のバスの電圧になる、集積回路。
6. 請求項１に記載の集積回路であって、更に、
   積層構成の複数のトランジスタを具備し、前記第１のバスに結合された第１の電流端子と前記第２のバスに結合された第２の電流端子とを有し、ＥＳＤによる電流のために前記第１のバスから前記第２のバスへの放電経路を供給すべく導通状態である、第２の分流回路であって、
   前記第１の制御信号を供給する為に前記第１の出力が前記第２の分流回路の第１の制御端子に結合され、前記第２の制御信号を供給する為に前記第２の出力が前記第２の分流回路の前記第２の制御端子に結合された、集積回路。
7. 単一のトリガ回路に結合された複数の分流回路を更に備えた請求項１に記載の集積回路。
8. 前記ＥＳＤの際、前記トリガ回路が、前記第１の出力でも前記第２の出力でも、第１の電圧を供給し、
   通常動作の際、前記トリガ回路が、前記第１の出力では第２の電圧を供給し、前記第２の出力では第３の電圧を供給し、前記第２の電圧と前記第１の電圧とは異なる請求項１に記載の集積回路。
9. ＥＳＤ（静電気放電）回路を動作する方法であって、前記方法が、
   ＥＳＤの検出に応答して、第１の制御信号と第２の制御信号とを、集積回路の第１のバスの電圧に実質的に等しい電圧で、それぞれ、分流デバイスの第１の制御端子と第２の制御端子とに供給する工程であって、前記ＥＳＤの電流を第２のバスから第３のバスへと放電すべく前記電圧の前記第１の制御信号と前記第２の制御信号とが前記分流回路を導通状態にする工程と、
   集積回路の通常動作の際に、前記第１の制御信号を第２の電圧で供給し、前記第２の制御信号を第３の電圧で供給する工程と、
   からなり、前記第２の電圧が第３の電圧を下回る、方法。
10. 前記第２の電圧と前記第３の電圧とが、前記分流回路を流れる漏れ電流を最小にするような電圧レベルである請求項９に記載の方法。

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