JPH08306873A - Ｅｓｄ保護ネットワーク - Google Patents
Ｅｓｄ保護ネットワークInfo
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- JPH08306873A JPH08306873A JP8100797A JP10079796A JPH08306873A JP H08306873 A JPH08306873 A JP H08306873A JP 8100797 A JP8100797 A JP 8100797A JP 10079796 A JP10079796 A JP 10079796A JP H08306873 A JPH08306873 A JP H08306873A
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- Japan
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- voltage
- transient
- coupled
- clamp
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/049—Circuit arrangements for limiting the number of protection devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数のＶdd電源を有するＩＣに対するＥＳＤ
保護を提供する。 【解決手段】 ＩＣのためのＥＳＤ保護ネットワーク
は、速い過渡電流にローインピーダンス経路を与えるた
めの過渡クランプ（１００）と、複数のダイオードと、
第１の端部が複数のダイオードのカソードに結合され、
第２の端部が過渡クランプ（１００）に結合されたバス
と、複数の電源パッドとを含む。
保護を提供する。 【解決手段】 ＩＣのためのＥＳＤ保護ネットワーク
は、速い過渡電流にローインピーダンス経路を与えるた
めの過渡クランプ（１００）と、複数のダイオードと、
第１の端部が複数のダイオードのカソードに結合され、
第２の端部が過渡クランプ（１００）に結合されたバス
と、複数の電源パッドとを含む。
Description
【０００１】
【関連出願】この発明は本願の共同発明者である、ユー
ジーン・アール・ウォーリー（Eugene R. Worley）らに
よる、「静電破壊保護回路」と題され、本願の譲受人に
譲渡された、１９９５年７月２５日に提出された特願平
７−１８９１２０に関連する。この関連出願の開示はこ
こに引用により援用される。
ジーン・アール・ウォーリー（Eugene R. Worley）らに
よる、「静電破壊保護回路」と題され、本願の譲受人に
譲渡された、１９９５年７月２５日に提出された特願平
７−１８９１２０に関連する。この関連出願の開示はこ
こに引用により援用される。
【０００２】
【発明の分野】この発明は集積回路（「ＩＣ」）用の静
電放電（「ＥＳＤ」）保護回路に関し、より特定的に
は、混合信号印加のためのＩＣ用のＥＳＤデバイスに関
する。
電放電（「ＥＳＤ」）保護回路に関し、より特定的に
は、混合信号印加のためのＩＣ用のＥＳＤデバイスに関
する。
【０００３】
【背景技術】ＶＬＳＩ技術の昨今の進歩により、ますま
す小さいジオメトリを有するＩＣが現実のものとなっ
た。しかしながら、デバイスがより微細化されるにつ
れ、静電放電（ＥＳＤ）損傷の影響をより受けやすくも
なる。もし適切に拡散されなければ、ＥＳＤはデバイス
を破壊し、信頼性を下げ、結果として電子デバイス製造
者のボトムラインに影響を及ぼす可能性がある。
す小さいジオメトリを有するＩＣが現実のものとなっ
た。しかしながら、デバイスがより微細化されるにつ
れ、静電放電（ＥＳＤ）損傷の影響をより受けやすくも
なる。もし適切に拡散されなければ、ＥＳＤはデバイス
を破壊し、信頼性を下げ、結果として電子デバイス製造
者のボトムラインに影響を及ぼす可能性がある。
【０００４】ＥＳＤの結果からデバイスを保護しようと
当業者は多くの努力を払ってきた。今日の集積回路は熱
酸化物、誘電層、多結晶シリコンおよび金属膜などの多
層の薄膜材料で製作される。各層を重ねることによりＥ
ＳＤ問題が複雑になる。
当業者は多くの努力を払ってきた。今日の集積回路は熱
酸化物、誘電層、多結晶シリコンおよび金属膜などの多
層の薄膜材料で製作される。各層を重ねることによりＥ
ＳＤ問題が複雑になる。
【０００５】集積回路に対するＥＳＤの影響を最小限に
するために、ＥＳＤの突然のサージを吸収することを目
的とした、デバイスの入力および出力パッド用の保護デ
バイスが構成されてきた。しかしながら、従来のＥＳＤ
保護構造は主にデジタル信号用の単一のＶdd電源を有す
るデバイスにおいて効果的である。
するために、ＥＳＤの突然のサージを吸収することを目
的とした、デバイスの入力および出力パッド用の保護デ
バイスが構成されてきた。しかしながら、従来のＥＳＤ
保護構造は主にデジタル信号用の単一のＶdd電源を有す
るデバイスにおいて効果的である。
【０００６】混合信号、つまりデジタル信号およびアナ
ログ信号を有するＩＣに対しては、さまざまな回路機能
間の分離要求に合わせるために複数の独立したＶdd電源
バスが必要とされる。適切なＥＳＤ保護を与えるため
に、コアクランプ回路を使用して、正のＥＳＤサージの
ため、パッドからＰ+ ／ウェルダイオードおよび各Ｖdd
からのクランプを介して、基板接地までの強固な放電経
路を与えることが必要である。
ログ信号を有するＩＣに対しては、さまざまな回路機能
間の分離要求に合わせるために複数の独立したＶdd電源
バスが必要とされる。適切なＥＳＤ保護を与えるため
に、コアクランプ回路を使用して、正のＥＳＤサージの
ため、パッドからＰ+ ／ウェルダイオードおよび各Ｖdd
からのクランプを介して、基板接地までの強固な放電経
路を与えることが必要である。
【０００７】残念ながら、各バスクランプごとにＶddか
ら基板まで接続されるのに、６４００μの累積最小ＮＦ
ＥＴ（「ｎチャネル電界効果トランジスタ」）幅が一般
に必要とされるとすれば、クランプ回路はかなりの広さ
の面積を必要とする。いくつかのＶddバスを有するチッ
プにとっては、各Ｖddバスごとにクランプが設けられる
場合にはこの面積は法外に大きくなる。
ら基板まで接続されるのに、６４００μの累積最小ＮＦ
ＥＴ（「ｎチャネル電界効果トランジスタ」）幅が一般
に必要とされるとすれば、クランプ回路はかなりの広さ
の面積を必要とする。いくつかのＶddバスを有するチッ
プにとっては、各Ｖddバスごとにクランプが設けられる
場合にはこの面積は法外に大きくなる。
【０００８】
【発明の概要】したがって、この発明の目的は、複数の
Ｖdd電源を有するＩＣにＥＳＤ保護を与えることであ
る。
Ｖdd電源を有するＩＣにＥＳＤ保護を与えることであ
る。
【０００９】この発明の別の目的は、混合信号印加用の
複数のＶdd電源を有するＩＣにＥＳＤ保護を与えること
である。
複数のＶdd電源を有するＩＣにＥＳＤ保護を与えること
である。
【００１０】この発明のさらなる目的は、シリコン面積
効率を最大限にしながら、混合信号印加用の複数のＶdd
電源を有するＩＣにＥＳＤ保護を与えることである。
効率を最大限にしながら、混合信号印加用の複数のＶdd
電源を有するＩＣにＥＳＤ保護を与えることである。
【００１１】この発明のさらなる目的は、電源電圧およ
び／またはトランジスタのプロセス限界を超えることが
可能なパッド電圧を有するＩＣにＥＳＤ保護を与えるこ
とである。
び／またはトランジスタのプロセス限界を超えることが
可能なパッド電圧を有するＩＣにＥＳＤ保護を与えるこ
とである。
【００１２】さまざまなＶddバスをダイオードを介して
ＥＳＤによりクランプされたＶddバスまたは擬似Ｖddバ
スに結合することにより、複数のＶddクランプを有する
ＩＣに対して単一のクランプ回路を使用することが提案
される。これらのダイオードは正のＥＳＤ過渡の間いず
れかのＶddバスからクランプ回路への結合を与える。各
Ｖddバスごとに１つのダイオードと単一のクランプ回路
（上述の関連出願でのＢＩＧＦＥＴ）を設ければ、各Ｖ
ddバスごとに単一のＢＩＧＦＥＴクランプ回路を設ける
よりはるかに面積効率がよくなり得る。
ＥＳＤによりクランプされたＶddバスまたは擬似Ｖddバ
スに結合することにより、複数のＶddクランプを有する
ＩＣに対して単一のクランプ回路を使用することが提案
される。これらのダイオードは正のＥＳＤ過渡の間いず
れかのＶddバスからクランプ回路への結合を与える。各
Ｖddバスごとに１つのダイオードと単一のクランプ回路
（上述の関連出願でのＢＩＧＦＥＴ）を設ければ、各Ｖ
ddバスごとに単一のＢＩＧＦＥＴクランプ回路を設ける
よりはるかに面積効率がよくなり得る。
【００１３】通常動作の間、ダイオードはクランプ回路
の漏れ電流のために弱く順方向バイアスになる。小さな
信号ノイズはダイオードのインピーダンスが高いため
に、一方のバスから他方のバスへと結合されないであろ
う。一方のバス上に大きな正のノイズ過渡があれば、他
方のバスダイオードはバイアスを逆にし、それにより他
のバスから信号の結合を外すであろう。一方のバス上の
大きな負のノイズ過渡により、そのダイオードはバイア
スを逆にし、したがって他のバスからの結合を外すであ
ろう。小さな信号ノイズをフィルタリングするのを助
け、付加的な充電デバイスモデル（「ＣＤＭ」）放電経
路を与えるために、擬似またはＥＳＤ Ｖddから基板接
地にキャパシタが加えられる。
の漏れ電流のために弱く順方向バイアスになる。小さな
信号ノイズはダイオードのインピーダンスが高いため
に、一方のバスから他方のバスへと結合されないであろ
う。一方のバス上に大きな正のノイズ過渡があれば、他
方のバスダイオードはバイアスを逆にし、それにより他
のバスから信号の結合を外すであろう。一方のバス上の
大きな負のノイズ過渡により、そのダイオードはバイア
スを逆にし、したがって他のバスからの結合を外すであ
ろう。小さな信号ノイズをフィルタリングするのを助
け、付加的な充電デバイスモデル（「ＣＤＭ」）放電経
路を与えるために、擬似またはＥＳＤ Ｖddから基板接
地にキャパシタが加えられる。
【００１４】この発明の他の目的、特徴および利点は以
下の説明から当業者に明らかになるであろう。
下の説明から当業者に明らかになるであろう。
【００１５】
１．複数の電源を有する集積回路のためのＥＳＤ保護ネ
ットワーク 図１はこの発明に従う複数電源ＥＳＤ保護の基本的な回
路図である。複数の電源、つまり、Ｖdd１ １２０、Ｖ
dd２ １６０からＶddＮ １９０に対して、１つの過渡
クランプ（「ＢＩＧＦＥＴ」クランプ）１００が使用さ
れ、過渡電流経路を与える。さまざまな電源間の共通の
接続は「バス」、すなわち、Ｖesd １４０であり、これ
は結合ダイオード１１０、１５０、１９１を介して各電
源に接続される。なお、ダイオード１３１、１７１は通
常のＰ+ ／ウェルパッドダイオードであり、ダイオード
１３２、１７２はＩ／Ｏパッド１３０、１７０に結合さ
れた通常のＮ+ ／基板パッドダイオードであるが、これ
は当業者によって理解されるであろう。当業者に理解さ
れるように、Ｉ／Ｏパッドは入力専用パッドでも、出力
専用パッドでも、または入出力パッドでもよい。いずれ
かのＩ／ＯパッドないしＶddパッド１２０、１６０また
は１９０から、その結合ダイオード１１０、１５０また
は１９１、Ｖesd １４０、および「ＢＩＧＦＥＴ」クラ
ンプ１００を介して、基板接地１０２まで過渡電流に対
する電流経路が形成される。
ットワーク 図１はこの発明に従う複数電源ＥＳＤ保護の基本的な回
路図である。複数の電源、つまり、Ｖdd１ １２０、Ｖ
dd２ １６０からＶddＮ １９０に対して、１つの過渡
クランプ（「ＢＩＧＦＥＴ」クランプ）１００が使用さ
れ、過渡電流経路を与える。さまざまな電源間の共通の
接続は「バス」、すなわち、Ｖesd １４０であり、これ
は結合ダイオード１１０、１５０、１９１を介して各電
源に接続される。なお、ダイオード１３１、１７１は通
常のＰ+ ／ウェルパッドダイオードであり、ダイオード
１３２、１７２はＩ／Ｏパッド１３０、１７０に結合さ
れた通常のＮ+ ／基板パッドダイオードであるが、これ
は当業者によって理解されるであろう。当業者に理解さ
れるように、Ｉ／Ｏパッドは入力専用パッドでも、出力
専用パッドでも、または入出力パッドでもよい。いずれ
かのＩ／ＯパッドないしＶddパッド１２０、１６０また
は１９０から、その結合ダイオード１１０、１５０また
は１９１、Ｖesd １４０、および「ＢＩＧＦＥＴ」クラ
ンプ１００を介して、基板接地１０２まで過渡電流に対
する電流経路が形成される。
【００１６】図２はこの発明に従う単一の共用「ＢＩＧ
ＦＥＴ」クランプ２００を有する複数電源保護ネットワ
ークの別の実施例を示す。なお、「ＢＩＧＦＥＴ」クラ
ンプは過渡クランプであり、前述の関連の特許出願に従
って構成され得る。過渡クランプの機能は電圧が非常に
急速に変化した場合にのみターンオンすることである。
しかしながら、当業者であれば、それぞれの応用および
方法に基づいて自身の過渡クランプを容易に構成し、こ
の発明の教示を利用することができるであろう。過渡ク
ランプの考えられる実現例の１つは、１９９３年に開催
された「電気／過剰応力静電放電シンポジウム（ELECTR
ICAL/OVERSTRESS ELECTROSTATIC DISCHARGE SYMPOSIUM
）」の「ＥＳＤ設計方法論（ESD Design Methodolog
y）」と題された出版物の２３３頁に見られる。
ＦＥＴ」クランプ２００を有する複数電源保護ネットワ
ークの別の実施例を示す。なお、「ＢＩＧＦＥＴ」クラ
ンプは過渡クランプであり、前述の関連の特許出願に従
って構成され得る。過渡クランプの機能は電圧が非常に
急速に変化した場合にのみターンオンすることである。
しかしながら、当業者であれば、それぞれの応用および
方法に基づいて自身の過渡クランプを容易に構成し、こ
の発明の教示を利用することができるであろう。過渡ク
ランプの考えられる実現例の１つは、１９９３年に開催
された「電気／過剰応力静電放電シンポジウム（ELECTR
ICAL/OVERSTRESS ELECTROSTATIC DISCHARGE SYMPOSIUM
）」の「ＥＳＤ設計方法論（ESD Design Methodolog
y）」と題された出版物の２３３頁に見られる。
【００１７】過渡クランプ、つまり、「ＢＩＧＦＥＴ」
クランプは、図３の３００で示されるように、ＭＯＳＦ
ＥＴデバイスとともに構成されかつ実現されるとして説
明してきたしこれからもそのように説明するが、過渡ク
ランプがバイポーラ回路に与えられるように、このクラ
ンプはバイポーラデバイスとともに実現され得ることも
当業者には理解されるべきである。
クランプは、図３の３００で示されるように、ＭＯＳＦ
ＥＴデバイスとともに構成されかつ実現されるとして説
明してきたしこれからもそのように説明するが、過渡ク
ランプがバイポーラ回路に与えられるように、このクラ
ンプはバイポーラデバイスとともに実現され得ることも
当業者には理解されるべきである。
【００１８】なお、基板２０２はさまざまなＶss電源パ
ッド２８０、２８５から分離されている。Ｖdd２２０、
２６０、２９０と共通のクランプとの結合はそれぞれＰ
+ ／ウェルダイオード２１０、２５０、２９１を使用し
て達成される。この配列は電源シーケンシングまたはＶ
ddに現れる電源電圧の大きさに何ら制限を加えるもので
はない。Ｖesd ２４０は最高電源値より小さい１つのダ
イオード降下に等しい電圧に達する。クランプ２００は
Ｖesd ２４０から基板接地２０２までの過渡電流経路を
与えることが意図される。
ッド２８０、２８５から分離されている。Ｖdd２２０、
２６０、２９０と共通のクランプとの結合はそれぞれＰ
+ ／ウェルダイオード２１０、２５０、２９１を使用し
て達成される。この配列は電源シーケンシングまたはＶ
ddに現れる電源電圧の大きさに何ら制限を加えるもので
はない。Ｖesd ２４０は最高電源値より小さい１つのダ
イオード降下に等しい電圧に達する。クランプ２００は
Ｖesd ２４０から基板接地２０２までの過渡電流経路を
与えることが意図される。
【００１９】他の回路素子は、保護対象のコア回路の固
有のＰＦＥＴウェルと集合的に関連するウェル−基板間
ダイオードを表わすダイオード２２１、２６１と、コア
回路ＮＦＥＴの固有のソースと集合的に関連するＮ+ −
基板間ダイオードを表わすダイオード２８２、２８３
と、当業者に認識される典型的なパッドダイオードであ
るダイオード２３２、２３１、２７２、２７１とを含
む。なお、ダイオード２７２、２７１、２５０およびク
ランプ２００と関連するような指向性電流ループが形成
される。ダイオード２８１はＶssパッド２８０、２８５
への正の放電のために必要とされ得るＶss−基板間結合
ダイオードである。これらのダイオードはＰ + ／ウェル
ダイオードを使用して作られる。ここに示される例で
は、３つの直列ダイオードグループ２８１がＶss２８０
とＶsub ２０５との間に約１．５Ｖの分離電圧を発生さ
せるために使用される。なお、Ｎ+ ／基板ダイオード
（２３２、２７２）の局所基板と「ＢＩＧＦＥＴ」クラ
ンプ（２００）との間の接続は基板を介するのではな
く、直接の金属接続によって行なわれる。バルクまたは
深く注入されたウェハが使用されれば、この接続は絶対
的に必要なものとなる。機械放電に関連する高速低エネ
ルギパルスを減衰するためにキャパシタ２５１が使用さ
れ、これは１００ｐｓを超えない固有の時定数を有す
る。
有のＰＦＥＴウェルと集合的に関連するウェル−基板間
ダイオードを表わすダイオード２２１、２６１と、コア
回路ＮＦＥＴの固有のソースと集合的に関連するＮ+ −
基板間ダイオードを表わすダイオード２８２、２８３
と、当業者に認識される典型的なパッドダイオードであ
るダイオード２３２、２３１、２７２、２７１とを含
む。なお、ダイオード２７２、２７１、２５０およびク
ランプ２００と関連するような指向性電流ループが形成
される。ダイオード２８１はＶssパッド２８０、２８５
への正の放電のために必要とされ得るＶss−基板間結合
ダイオードである。これらのダイオードはＰ + ／ウェル
ダイオードを使用して作られる。ここに示される例で
は、３つの直列ダイオードグループ２８１がＶss２８０
とＶsub ２０５との間に約１．５Ｖの分離電圧を発生さ
せるために使用される。なお、Ｎ+ ／基板ダイオード
（２３２、２７２）の局所基板と「ＢＩＧＦＥＴ」クラ
ンプ（２００）との間の接続は基板を介するのではな
く、直接の金属接続によって行なわれる。バルクまたは
深く注入されたウェハが使用されれば、この接続は絶対
的に必要なものとなる。機械放電に関連する高速低エネ
ルギパルスを減衰するためにキャパシタ２５１が使用さ
れ、これは１００ｐｓを超えない固有の時定数を有す
る。
【００２０】いずれかのパッド、Ｉ／ＯパッドまたはＶ
ddパッドからいずれかの他のパッドへの、または基板２
０２への強固な電流経路が存在することが図２からわか
る。したがって、この構成はデバイスのいかなるピンへ
の、またはいかなるピン間のいかなる極性の放電をも処
理する。
ddパッドからいずれかの他のパッドへの、または基板２
０２への強固な電流経路が存在することが図２からわか
る。したがって、この構成はデバイスのいかなるピンへ
の、またはいかなるピン間のいかなる極性の放電をも処
理する。
【００２１】ダイオード２９３、２９４と関連するＩ／
Ｏパッド２９２はその入力電圧がいかなるＶddを超えて
も上昇できるパッドであってもよい。この場合、Ｖesd
２４０はこのパッド上の最大電圧マイナスダイオード２
９３によって生じるダイオード降下によって設定され
る。なお、パッド源はＶesd ２４０のキャパシタンスに
少なくとも充電電流のいくらかを与えるはずである。当
業者によって理解されるように、この配列が満足のいく
ものでなければ、Ｖesd ２４０上にチャージポンプ電圧
源を置くことが可能である。このチャージポンプはクラ
ンプ２００回路に関連する漏れ電流を供給するのに十分
な大きさがありさえすればよい（数μＡ最悪）。このチ
ャージポンプについては以下のセクションで記載する。
Ｏパッド２９２はその入力電圧がいかなるＶddを超えて
も上昇できるパッドであってもよい。この場合、Ｖesd
２４０はこのパッド上の最大電圧マイナスダイオード２
９３によって生じるダイオード降下によって設定され
る。なお、パッド源はＶesd ２４０のキャパシタンスに
少なくとも充電電流のいくらかを与えるはずである。当
業者によって理解されるように、この配列が満足のいく
ものでなければ、Ｖesd ２４０上にチャージポンプ電圧
源を置くことが可能である。このチャージポンプはクラ
ンプ２００回路に関連する漏れ電流を供給するのに十分
な大きさがありさえすればよい（数μＡ最悪）。このチ
ャージポンプについては以下のセクションで記載する。
【００２２】当業者はまた、ＥＳＤ放電がそのピーク電
流がアンペアのオーダである電流源として見られること
を認識するであろう。放電時間は典型的には機械型の放
電に対する１ｎｓ未満から人間型の放電に対する１００
ｎｓ以上までの範囲にわたる。大電流のために、大きな
ダイオードおよび広い金属線が必要とされる。シャント
デバイスのサイズは、大きなＥＳＤ放電電流によって生
じる電圧降下により接合またはトランジスタが雪崩降伏
しないようなものである。典型的なサブミクロンプロセ
スに対しては、これはＮＦＥＴに対し約１２ｖである。
シリサイド化された接合の降伏はほとんど例外なく漏れ
を生じる。幸い、順方向に動作するダイオードは非常に
強固である。分離が重要な設計については、結合ダイオ
ードのキャパシタンスの効果によってその供給をシミュ
レートする必要があるかもしれない。
流がアンペアのオーダである電流源として見られること
を認識するであろう。放電時間は典型的には機械型の放
電に対する１ｎｓ未満から人間型の放電に対する１００
ｎｓ以上までの範囲にわたる。大電流のために、大きな
ダイオードおよび広い金属線が必要とされる。シャント
デバイスのサイズは、大きなＥＳＤ放電電流によって生
じる電圧降下により接合またはトランジスタが雪崩降伏
しないようなものである。典型的なサブミクロンプロセ
スに対しては、これはＮＦＥＴに対し約１２ｖである。
シリサイド化された接合の降伏はほとんど例外なく漏れ
を生じる。幸い、順方向に動作するダイオードは非常に
強固である。分離が重要な設計については、結合ダイオ
ードのキャパシタンスの効果によってその供給をシミュ
レートする必要があるかもしれない。
【００２３】２．電源を超える最大電圧を有するＥＳＤ
保護パッド ここで図３を参照する。図３はＩ／Ｏパッドを有する一
般化されたＥＳＤクランプを示す。点線の左側はＥＳＤ
保護ネットワークのパッド素子３０であり、反対側はク
ランプ回路素子３１である。図３はＩ／Ｏパッド３３０
電圧がＶdd３４１を上回ることが可能な応用に使用され
た「ＢＩＧＦＥＴ」電源クランプの一般的な図である。
この場合について、Ｖdd３４１は専用バスＶesd ３４０
を、Ｖddマイナスダイオード３４２にかかるダイオード
降下に充電する。示されたチャージポンプ３７０がなけ
れば、Ｉ／Ｏパッド３３０を駆動する外部回路が、Ｖ
esdバス３４０をこの（Ｖdd−Ｖdiode ）の電圧からＶ
I/O （Ｍａｘ）の電圧マイナスダイオード３３１にかか
るダイオード降下まで充電する必要があるかもしれな
い。一旦充電されると、ほんの少量の漏れ電流しか流れ
ないであろう（２、３μＡ最悪）。Ｉ／Ｏパッド３３０
を駆動する外部回路がＶesd バス３４０を（Ｖin（Ｍａ
ｘ）−Ｖdiode ）に充電する必要がない、または漏れ電
流のためにバス３４０をこの電圧に維持する必要がない
と思われる場合には、Ｖesd ３４０をこの電圧まで充電
するために、およびその電圧を維持するために小さなチ
ャージポンプ３７０が加えられてもよい。
保護パッド ここで図３を参照する。図３はＩ／Ｏパッドを有する一
般化されたＥＳＤクランプを示す。点線の左側はＥＳＤ
保護ネットワークのパッド素子３０であり、反対側はク
ランプ回路素子３１である。図３はＩ／Ｏパッド３３０
電圧がＶdd３４１を上回ることが可能な応用に使用され
た「ＢＩＧＦＥＴ」電源クランプの一般的な図である。
この場合について、Ｖdd３４１は専用バスＶesd ３４０
を、Ｖddマイナスダイオード３４２にかかるダイオード
降下に充電する。示されたチャージポンプ３７０がなけ
れば、Ｉ／Ｏパッド３３０を駆動する外部回路が、Ｖ
esdバス３４０をこの（Ｖdd−Ｖdiode ）の電圧からＶ
I/O （Ｍａｘ）の電圧マイナスダイオード３３１にかか
るダイオード降下まで充電する必要があるかもしれな
い。一旦充電されると、ほんの少量の漏れ電流しか流れ
ないであろう（２、３μＡ最悪）。Ｉ／Ｏパッド３３０
を駆動する外部回路がＶesd バス３４０を（Ｖin（Ｍａ
ｘ）−Ｖdiode ）に充電する必要がない、または漏れ電
流のためにバス３４０をこの電圧に維持する必要がない
と思われる場合には、Ｖesd ３４０をこの電圧まで充電
するために、およびその電圧を維持するために小さなチ
ャージポンプ３７０が加えられてもよい。
【００２４】ＢＩＧＦＥＴクランプ３００は、２つの検
出器３５０、３６０のいずれか一方によって能動化され
ると、Ｖesd ３４０から接地３０１へのローインピーダ
ンス経路を提供する。他の態様では、ＢＩＧＦＥＴクラ
ンプ３００はオフであり、Ｖ esd ノード３４０と接地ノ
ード３０１との間にハイインピーダンス経路を提供す
る。過渡検出器３５０は、電圧がＩ／Ｏパッド３３０お
よびダイオード３３１を介するＶesd ノード３４０への
ＥＳＤ放電によって急速に変化していれば、ＢＩＧＦＥ
Ｔクランプ３００を瞬間的に「オン」にする。典型的に
は、この過渡検出器３５０はＲＣ率検出器およびおそら
くはＢＩＧＦＥＴのゲートを駆動するインバータを使用
して実現され得る。「オン」の場合、ＢＩＧＦＥＴクラ
ンプ３００はアンペアのオーダの電流を接地に短絡し
て、チップ内の電圧降下が接合降伏電圧を超えないよう
にしなければならない。
出器３５０、３６０のいずれか一方によって能動化され
ると、Ｖesd ３４０から接地３０１へのローインピーダ
ンス経路を提供する。他の態様では、ＢＩＧＦＥＴクラ
ンプ３００はオフであり、Ｖ esd ノード３４０と接地ノ
ード３０１との間にハイインピーダンス経路を提供す
る。過渡検出器３５０は、電圧がＩ／Ｏパッド３３０お
よびダイオード３３１を介するＶesd ノード３４０への
ＥＳＤ放電によって急速に変化していれば、ＢＩＧＦＥ
Ｔクランプ３００を瞬間的に「オン」にする。典型的に
は、この過渡検出器３５０はＲＣ率検出器およびおそら
くはＢＩＧＦＥＴのゲートを駆動するインバータを使用
して実現され得る。「オン」の場合、ＢＩＧＦＥＴクラ
ンプ３００はアンペアのオーダの電流を接地に短絡し
て、チップ内の電圧降下が接合降伏電圧を超えないよう
にしなければならない。
【００２５】しきい値検出器３６０は任意であってもよ
く、Ｖesd バス３４０上の電圧を制限するために使用さ
れる。伝送線効果による波形オーバーシュートなどの過
渡はＩ／Ｏパッド３３０に現れることが可能である。こ
の過電圧はＶesd バス３４０上に現れることが可能であ
る。なお、ＢＩＧＦＥＴクランプ３００に関連するトラ
ンジスタは通常の最大パッド電圧マイナスダイオード降
下に確かに耐えることができるが、Ｖesd ３４０をはる
かに高いレベルのままにする、Ｉ／Ｏパッド３３０上の
大きな過渡オーバーシュートまたはスパイクには耐える
ことができないと仮定する。したがって、予め定められ
た電圧またはしきい値がＩ／Ｏパッド３３０上の過渡ス
パイクによってＶesd ３４０上で交差すると、しきい値
検出器３６０はＢＩＧＦＥＴクランプ３００を「オン」
にし、ひいてはＶesd バス３４０上の電圧をしきい値に
保つ。この検出器３６０の加えられた利点の１つは、信
号オーバーシュート状態の間、ＢＩＧＦＥＴクランプ３
００をオンすることの減衰効果のために、Ｉ／Ｏパッド
３３０における信号反射を低減することである。
く、Ｖesd バス３４０上の電圧を制限するために使用さ
れる。伝送線効果による波形オーバーシュートなどの過
渡はＩ／Ｏパッド３３０に現れることが可能である。こ
の過電圧はＶesd バス３４０上に現れることが可能であ
る。なお、ＢＩＧＦＥＴクランプ３００に関連するトラ
ンジスタは通常の最大パッド電圧マイナスダイオード降
下に確かに耐えることができるが、Ｖesd ３４０をはる
かに高いレベルのままにする、Ｉ／Ｏパッド３３０上の
大きな過渡オーバーシュートまたはスパイクには耐える
ことができないと仮定する。したがって、予め定められ
た電圧またはしきい値がＩ／Ｏパッド３３０上の過渡ス
パイクによってＶesd ３４０上で交差すると、しきい値
検出器３６０はＢＩＧＦＥＴクランプ３００を「オン」
にし、ひいてはＶesd バス３４０上の電圧をしきい値に
保つ。この検出器３６０の加えられた利点の１つは、信
号オーバーシュート状態の間、ＢＩＧＦＥＴクランプ３
００をオンすることの減衰効果のために、Ｉ／Ｏパッド
３３０における信号反射を低減することである。
【００２６】キャパシタ３７１はＣＤＭ（「帯電デバイ
スモデル」）ＥＳＤ過渡（前述の関連特許出願に記載）
を減衰するのを助けるために実現され得る。ＣＤＭ放電
の速い立上がり時間のために、このキャパシタおよび関
連の寄生抵抗の時定数は１００ｐｓ未満のはずである。
スモデル」）ＥＳＤ過渡（前述の関連特許出願に記載）
を減衰するのを助けるために実現され得る。ＣＤＭ放電
の速い立上がり時間のために、このキャパシタおよび関
連の寄生抵抗の時定数は１００ｐｓ未満のはずである。
【００２７】３．最大パッド電圧がプロセス最大電圧を
上回る場合のＥＳＤ保護回路 図４を参照する。図４には、通常のＶesd バス４４０電
圧がトランジスタのゲート酸化物に課せられたプロセス
電圧限界を超える応用のための一般化されたＶ esd バス
クランプデバイス４０１、４０２が示される。たとえ
ば、３．６ｖの最大電圧がゲート酸化物に現れることを
可能にするプロセスがあるが、チップ要件は５ｖの信号
にインタフェースすることを命じるかもしれない。この
場合については、前述のＢＩＧＦＥＴクランプが２つの
大きな直列ＭＯＳＦＥＴ４０１、４０２を使用して実現
され得る。通常チップ動作の間、３．６ｖまたはプロセ
ス限界が何であろうとそれより大きい電圧は、５．５ｖ
の振幅信号（５ｖシステムに対して最大）がＩ／Ｏパッ
ド（図示せず）に現れることが可能であるとしても、い
かなる酸化物にも現れないように、バイアスネットワー
ク４１０は設計される。このように、バイアスネットワ
ーク４１０は電圧を２つの大きなＭＯＳＦＥＴ４０１、
４０２に分配し、プロセス信頼性限界に適合しながら、
それらを「オフ」状態に保つ。このバイアスネットワー
クの考えられる実現例を以下の図５で説明する。
上回る場合のＥＳＤ保護回路 図４を参照する。図４には、通常のＶesd バス４４０電
圧がトランジスタのゲート酸化物に課せられたプロセス
電圧限界を超える応用のための一般化されたＶ esd バス
クランプデバイス４０１、４０２が示される。たとえ
ば、３．６ｖの最大電圧がゲート酸化物に現れることを
可能にするプロセスがあるが、チップ要件は５ｖの信号
にインタフェースすることを命じるかもしれない。この
場合については、前述のＢＩＧＦＥＴクランプが２つの
大きな直列ＭＯＳＦＥＴ４０１、４０２を使用して実現
され得る。通常チップ動作の間、３．６ｖまたはプロセ
ス限界が何であろうとそれより大きい電圧は、５．５ｖ
の振幅信号（５ｖシステムに対して最大）がＩ／Ｏパッ
ド（図示せず）に現れることが可能であるとしても、い
かなる酸化物にも現れないように、バイアスネットワー
ク４１０は設計される。このように、バイアスネットワ
ーク４１０は電圧を２つの大きなＭＯＳＦＥＴ４０１、
４０２に分配し、プロセス信頼性限界に適合しながら、
それらを「オフ」状態に保つ。このバイアスネットワー
クの考えられる実現例を以下の図５で説明する。
【００２８】前の場合のように、過渡検出器４５０およ
びしきい値検出器４６０がＭＯＳＦＥＴ４０１、４０２
をオンするために使用され得る。ダイオード４７０は前
述の関連特許出願に記載される大きな「強固なダイオー
ド」であり、ＣＤＭ減衰キャパシタとして使用され得
る。ゲート酸化物キャパシタは、Ｖesd ４４０上の電圧
がゲート酸化物の信頼性限界を超えると仮定されるため
に、使用できない。
びしきい値検出器４６０がＭＯＳＦＥＴ４０１、４０２
をオンするために使用され得る。ダイオード４７０は前
述の関連特許出願に記載される大きな「強固なダイオー
ド」であり、ＣＤＭ減衰キャパシタとして使用され得
る。ゲート酸化物キャパシタは、Ｖesd ４４０上の電圧
がゲート酸化物の信頼性限界を超えると仮定されるため
に、使用できない。
【００２９】４．他の好ましい実施例 図５を参照する。図５には、Ｖesd バスクランプ回路の
別の実施例が示される。２つの直列トランジスタ５０１
および５０２は「ＢＩＧＦＥＴ」クランプとして機能
し、Ｖesd ５４０とＶss５７２または接地との間に接続
される。Ｖesd ５４０を（Ｖdd−Ｖdiode ）の電圧レベ
ルに帯電するためにダイオード５２１が使用される。抵
抗器５５０およびＰＦＥＴ５５２は過渡検出器として機
能し、ＰＦＥＴ５６０および５６１はしきい値検出器と
して機能する。通常動作の間、ＰＦＥＴ５０２のゲート
はＶddに設定され、ＰＦＥＴ５０１のゲートはＶesd に
設定される。例示のために、Ｖddは３．３ｖであり、Ｖ
esd はパッド信号によって５．０ｖに設定されると仮定
する。また、ＰＦＥＴしきい値電圧（Ｖtp）は−１．０
ｖであると仮定する。ＰＦＥＴ５０１のドレイン（ノー
ド１）、ゲート（ノード３）、ソース（Ｖesd ）および
本体（ウェル）の休止電圧は、それぞれ（Ｖdd−Ｖtp）
すなわち４．３ｖ、５ｖ、５ｖおよび５ｖである。ＰＦ
ＥＴ５０２については、ドレイン、ゲート、ソースおよ
び本体電圧はそれぞれ０ｖ、３．３ｖ、４．３ｖすなわ
ち（Ｖdd−Ｖtp）および５ｖである。このように、ＰＦ
ＥＴ５０１については、ゲート−ドレイン間、ゲート−
ソース間およびゲート−本体間電圧はそれぞれ０．７
ｖ、０ｖおよび０ｖである。ＰＦＥＴ５０２について
は、それらは３．３ｖ、１．０ｖおよび１．０ｖであ
る。どちらのトランジスタも非導通状態であり、漏れ電
流のみがＶesd からＶssに流れる。なお、３．６ｖ（プ
ロセスに許容された最大値）より大きな電圧はクランプ
ＭＯＳＰＦＥＴ５０１、５０２のいずれのゲート酸化物
にも現れない。
別の実施例が示される。２つの直列トランジスタ５０１
および５０２は「ＢＩＧＦＥＴ」クランプとして機能
し、Ｖesd ５４０とＶss５７２または接地との間に接続
される。Ｖesd ５４０を（Ｖdd−Ｖdiode ）の電圧レベ
ルに帯電するためにダイオード５２１が使用される。抵
抗器５５０およびＰＦＥＴ５５２は過渡検出器として機
能し、ＰＦＥＴ５６０および５６１はしきい値検出器と
して機能する。通常動作の間、ＰＦＥＴ５０２のゲート
はＶddに設定され、ＰＦＥＴ５０１のゲートはＶesd に
設定される。例示のために、Ｖddは３．３ｖであり、Ｖ
esd はパッド信号によって５．０ｖに設定されると仮定
する。また、ＰＦＥＴしきい値電圧（Ｖtp）は−１．０
ｖであると仮定する。ＰＦＥＴ５０１のドレイン（ノー
ド１）、ゲート（ノード３）、ソース（Ｖesd ）および
本体（ウェル）の休止電圧は、それぞれ（Ｖdd−Ｖtp）
すなわち４．３ｖ、５ｖ、５ｖおよび５ｖである。ＰＦ
ＥＴ５０２については、ドレイン、ゲート、ソースおよ
び本体電圧はそれぞれ０ｖ、３．３ｖ、４．３ｖすなわ
ち（Ｖdd−Ｖtp）および５ｖである。このように、ＰＦ
ＥＴ５０１については、ゲート−ドレイン間、ゲート−
ソース間およびゲート−本体間電圧はそれぞれ０．７
ｖ、０ｖおよび０ｖである。ＰＦＥＴ５０２について
は、それらは３．３ｖ、１．０ｖおよび１．０ｖであ
る。どちらのトランジスタも非導通状態であり、漏れ電
流のみがＶesd からＶssに流れる。なお、３．６ｖ（プ
ロセスに許容された最大値）より大きな電圧はクランプ
ＭＯＳＰＦＥＴ５０１、５０２のいずれのゲート酸化物
にも現れない。
【００３０】図５の回路は以下のようにＥＳＤ放電を防
ぐ。チップに電源が投入されていないと仮定して、Ｖ
esd ５４０に結合された速い正の過渡は、ＶddとＶssと
の間の大きな回路キャパシタンスのために、ＶddをＶss
よりはるか上に上昇させることはない。キャパシタとし
て使用されるＭＯＳＦＥＴ５５２は、ＰＦＥＴ５０１の
ゲート電位を瞬間的にＶddの電位に保持する。したがっ
て、ＰＦＥＴ５０１および５０２はどちらも、そのゲー
ト電位がともにＶss５７２に近く、一方そのソースはＶ
esd ５４０によってプルアップされているために、「オ
ン」状態である。ＰＦＥＴ５０１および５０２が「オ
ン」である時間および度合は、抵抗器５５０およびＰＦ
ＥＴ５５２キャパシタのＲＣ時定数によって決定され得
る。
ぐ。チップに電源が投入されていないと仮定して、Ｖ
esd ５４０に結合された速い正の過渡は、ＶddとＶssと
の間の大きな回路キャパシタンスのために、ＶddをＶss
よりはるか上に上昇させることはない。キャパシタとし
て使用されるＭＯＳＦＥＴ５５２は、ＰＦＥＴ５０１の
ゲート電位を瞬間的にＶddの電位に保持する。したがっ
て、ＰＦＥＴ５０１および５０２はどちらも、そのゲー
ト電位がともにＶss５７２に近く、一方そのソースはＶ
esd ５４０によってプルアップされているために、「オ
ン」状態である。ＰＦＥＴ５０１および５０２が「オ
ン」である時間および度合は、抵抗器５５０およびＰＦ
ＥＴ５５２キャパシタのＲＣ時定数によって決定され得
る。
【００３１】しきい値クランプはＰＦＥＴ５６０および
５６１によって決定される。ＰＦＥＴ５０１は、Ｖesd
５４０が３つのＶtp降下だけＶddより大きくなる、また
は上の例については約６．３ｖを超えるとオンし始め
る。一旦ＰＦＥＴ５０１が「オン」すると、ＰＦＥＴ５
０２のソース電圧をＶesd ５４０近くに変化させ、それ
によってＰＦＥＴ５０２をオンする。ＰＦＥＴ５０１お
よび５０２はしたがって、Ｖesd ５４０が６．３ｖより
はるかに上昇し、それによってＶesd ５４０をクランプ
すると、Ｖesd ５４０とＶss５７２との間に強固な導電
経路を提供する。
５６１によって決定される。ＰＦＥＴ５０１は、Ｖesd
５４０が３つのＶtp降下だけＶddより大きくなる、また
は上の例については約６．３ｖを超えるとオンし始め
る。一旦ＰＦＥＴ５０１が「オン」すると、ＰＦＥＴ５
０２のソース電圧をＶesd ５４０近くに変化させ、それ
によってＰＦＥＴ５０２をオンする。ＰＦＥＴ５０１お
よび５０２はしたがって、Ｖesd ５４０が６．３ｖより
はるかに上昇し、それによってＶesd ５４０をクランプ
すると、Ｖesd ５４０とＶss５７２との間に強固な導電
経路を提供する。
【００３２】この発明のいくつかの典型的な実施例のみ
を上に詳細に説明したが、当業者はこの発明の新規の教
示および利点から実質的に逸脱することなく、多くの変
更が典型的な実施例に可能であることを容易に理解する
であろう。したがって、そのようなすべての変更は前掲
の特許請求の範囲に規定されたこの発明の範囲内に含ま
れることが意図される。特許請求の範囲では、ミーンズ
＋ファンクション節は記載された機能を実行するとここ
に記載された構造物をカバーすることが意図され、構造
上の等価物だけではなく等価の構造物をもカバーするこ
とが意図される。したがって、木製の部品を固定する状
況では、釘とねじとは釘が木製の部品を一体に固定する
ために円柱状の表面を使用するのに対して、ねじは螺旋
状の表面を使用するという点で構造上の等価物ではない
かもしれないが、釘とねじとは等価の構造物であるとい
える。
を上に詳細に説明したが、当業者はこの発明の新規の教
示および利点から実質的に逸脱することなく、多くの変
更が典型的な実施例に可能であることを容易に理解する
であろう。したがって、そのようなすべての変更は前掲
の特許請求の範囲に規定されたこの発明の範囲内に含ま
れることが意図される。特許請求の範囲では、ミーンズ
＋ファンクション節は記載された機能を実行するとここ
に記載された構造物をカバーすることが意図され、構造
上の等価物だけではなく等価の構造物をもカバーするこ
とが意図される。したがって、木製の部品を固定する状
況では、釘とねじとは釘が木製の部品を一体に固定する
ために円柱状の表面を使用するのに対して、ねじは螺旋
状の表面を使用するという点で構造上の等価物ではない
かもしれないが、釘とねじとは等価の構造物であるとい
える。
【図１】この発明に従う共用過渡クランプを有する複数
電源バス保護回路の単純化された回路図である。
電源バス保護回路の単純化された回路図である。
【図２】この発明に従う共用過渡クランプを有する複数
電源バス保護ネットワークの別の回路図である。
電源バス保護ネットワークの別の回路図である。
【図３】Ｉ／Ｏパッド電圧が電源電圧を上回る応用のた
めの「ＢＩＧＦＥＴ」過渡クランプの一般化された図で
ある。
めの「ＢＩＧＦＥＴ」過渡クランプの一般化された図で
ある。
【図４】Ｖesd バス電圧がプロセス限界電圧を上回る応
用のための過渡クランプの一般化された図である。
用のための過渡クランプの一般化された図である。
【図５】この発明に従う保護回路の別の好ましい実施例
の図である。
の図である。
１００ 過渡クランプ（「ＢＩＧＦＥＴ」クランプ） １０２ 基板接地 １１０ 結合ダイオード １３０ Ｉ／Ｏパッド １３１ ダイオード １４０ Ｖesd バス １５０ 結合ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チヤン・ティ・ニュイエン アメリカ合衆国、92633 カリフォルニア 州、フラートン、コベントリー・サーク ル、2482 (72)発明者 レイモンド・エイ・ジャール アメリカ合衆国、92626 カリフォルニア 州、コスタ・メサ、ゴールデンアイ・スト リート、2066 (72)発明者 マーク・アール・テニソン アメリカ合衆国、92714 カリフォルニア 州、アービン、ノルマンディー、15162
Claims (20)
- 【請求項１】 複数の電源と入力を受入れるための少な
くとも１つのパッドとを有するＩＣのためのＥＳＤ保護
ネットワークであって、前記入力は前記複数の電源の電
圧レベルを上回らず、 速い過渡電流にローインピーダンス経路を与えるための
過渡クランプと、 複数のダイオードと、 第１の端部が前記複数のダイオードのカソードに結合さ
れ、第２の端部が前記過渡クランプに結合されたバス
と、 複数の電源パッドとを含み、前記複数のパッドの各々は
前記複数のダイオードの１つのアノードに結合される、
ＥＳＤ保護ネットワーク。 - 【請求項２】 前記過渡クランプはオンに切換えられる
とローインピーダンスを与えるための少なくとも１つの
トランジスタと、 前記少なくとも１つのトランジスタに結合され、予め定
められたレベルを超える急速な電圧上昇が前記バス上で
トランジスタに発生したときにそれをオンに切換えるた
めの過渡検出器とを含む、請求項１に記載のネットワー
ク。 - 【請求項３】 前記少なくとも１つのトランジスタは前
記バスに直列接続される、請求項２に記載のネットワー
ク。 - 【請求項４】 前記過渡検出器は予め定められた時定数
を有するＲＣネットワークである、請求項２に記載のネ
ットワーク。 - 【請求項５】 前記バスに結合され、前記バスを前記複
数のパッドの１つ上の最高電圧に等しい予め定められた
電圧に維持するためのチャージャポンプをさらに含む、
請求項２に記載のネットワーク。 - 【請求項６】 前記複数のダイオードはＰ＋／ウェルダ
イオードである、請求項２に記載のネットワーク。 - 【請求項７】 前記過渡クランプはバイポーラデバイス
で構成される、請求項２に記載のネットワーク。 - 【請求項８】 前記過渡クランプはＭＯＳＦＥＴデバイ
スで構成される、請求項２に記載のネットワーク。 - 【請求項９】 予め定められた基板を有する集積回路
（「ＩＣ」）のためのＥＳＤ保護ネットワークであっ
て、前記ＩＣは予め定められた電圧レベルを有する少な
くとも１つの電源に結合され、前記ＩＣは入力を受取る
ための少なくとも１つの入力パッドを有し、 前記基板に結合され、前記入力の前記電圧レベルが前記
電源の前記予め定められた電圧レベルを上回った場合
に、前記基板にローインピーダンス経路を与えるための
過渡クランプと、 アノードが前記少なくとも１つの電源に結合する少なく
とも１つのダイオードと、 第１の端部が前記過渡クランプに結合され、第２の端部
が前記少なくとも１つのダイオードのカソードに結合す
るバスとを有する、ＥＳＤ保護ネットワーク。 - 【請求項１０】 前記少なくとも１つのダイオードはＰ
+ ／ウェルダイオードを含む、請求項９に記載のＥＳＤ
保護ネットワーク。 - 【請求項１１】 前記過渡クランプはバイポーラデバイ
スで構成される、請求項９に記載のネットワーク。 - 【請求項１２】 前記過渡クランプはＭＯＳＦＥＴデバ
イスで構成される、請求項９に記載のネットワーク。 - 【請求項１３】 予め定められた基板を有する集積回路
（「ＩＣ」）のためのＥＳＤ保護ネットワークであっ
て、前記ＩＣは予め定められた電圧レベルを有する少な
くとも１つの電源に結合され、前記ＩＣは入力を受取る
ための少なくとも１つの入力パッドを含み、前記入力は
入力電圧を有し、前記ＥＳＤ保護ネットワークは前記予
め定められた基板に結合され、前記入力電圧が予め定め
られた最大プロセス電圧を上回った場合に、前記基板に
ローインピーダンス経路を与えるための過渡クランプを
含み、前記過渡クランプは２つの直列接続されたトラン
ジスタを含み、 アノードが前記少なくとも１つの電源に結合された少な
くとも１つのダイオードと、 第１の端部が前記過渡クランプに結合され、第２の端部
が前記少なくとも１つのダイオードのカソードに結合す
るバスと、 前記直列接続されたトランジスタと前記入力パッドとに
結合され、前記入力電圧が予め定められた最大プロセス
電圧を上回ったかどうかに基づいて、第１のモードでは
オンに、第２のモードではオフにそれぞれ前記トランジ
スタをバイアスするためのバイアスネットワークとを含
む、ＥＳＤ保護ネットワーク。 - 【請求項１４】 前記バイアスネットワークは、前記Ｉ
Ｃが正常に動作している間、前記直列接続されたトラン
ジスタをオフにおよび前記予め定められた最大プロセス
電圧ほど大きくない電圧レベルに保持する、請求項１３
に記載のＥＳＤ保護ネットワーク。 - 【請求項１５】 前記バイアスネットワークに結合し、
前記入力電圧が前記予め定められた最大プロセス電圧を
上回ることによって生じる過渡を検出した場合に、前記
バイアスネットワークを活性化するための過渡検出器を
さらに含む、請求項１３に記載のＥＳＤ保護ネットワー
ク。 - 【請求項１６】 前記２つの直列接続されたトランジス
タはｐチャネル電界効果トランジスタである、請求項１
３に記載のＥＳＤ保護ネットワーク。 - 【請求項１７】 前記２つの直列接続されたトランジス
タはｎチャネル電界効果トランジスタである、請求項１
３に記載のＥＳＤ保護ネットワーク。 - 【請求項１８】 前記２つの直列接続されたトランジス
タは、前記バスが前記入力から第２の予め定められた電
圧を上回る電圧を経験したときに、前記２つのトランジ
スタをオンすることによって第３のモードをさらに動作
させる、請求項１３に記載のネットワーク。 - 【請求項１９】 前記過渡クランプはバイポーラトラン
ジスタで構成される、請求項１３に記載のネットワー
ク。 - 【請求項２０】 前記過渡クランプはＭＯＳＦＥＴデバ
イスで構成される、請求項１３に記載のネットワーク。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42701795A | 1995-04-24 | 1995-04-24 | |
| US08/427017 | 1995-04-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306873A true JPH08306873A (ja) | 1996-11-22 |
Family
ID=23693142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8100797A Withdrawn JPH08306873A (ja) | 1995-04-24 | 1996-04-23 | Ｅｓｄ保護ネットワーク |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5654862A (ja) |
| EP (1) | EP0740344B1 (ja) |
| JP (1) | JPH08306873A (ja) |
| DE (1) | DE69622465T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010535408A (ja) * | 2007-07-30 | 2010-11-18 | トーマズ・テクノロジー・リミテッド | 静電気放電保護回路 |
| WO2011163420A3 (en) * | 2010-06-24 | 2012-04-19 | Intel Corporation | A method, apparatus, and system for protecting supply nodes from electrostatic discharge |
Families Citing this family (77)
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |