CN100521439C - 静电放电保护电路及操作方法 - Google Patents

Abstract

ESD保护电路(201)用于IC中的耐高压I/O电路。这是通过提供从I/O焊盘至比较小的升压总线(BOOST BUS)的小ESD二极管(217)来实现的。BOOST BUS用于给触发电路(203)提供电力。由于该触发电路中的极小的电流消耗，这个路径在ESD事件期间有非常小的电流。从I/O焊盘到触发电路(203)除了非常小的IR电压降之外存在二极管压降。触发电路(203)控制比较大的串联箝位NMOSFET(207、209)。最终结果是两个串联箝位NMOSFET的栅极-源极电压(VGS)都增大了，从而增大了串联箝位NMOSFET(207、209)的导电性。这降低了每一个NMOSFET(207、209)的导通电阻，从而改善了ESD的性能，并降低了实现稳定ESD保护电路所要求的布图面积。

Description

静电放电保护电路及操作方法

技术领域

本发明一般地涉及集成电路的静电放电(ESD)保护，更具体地，涉及耐高压的ESD保护电路。

相关、共同未决的申请的交叉参考

相关、共同未决的申请题为“Electrostatic Discharge ProtectionCircuitry and Method of Operation”，是James W.Miller等人的，专利号为6,724,603，被转让给本申请的受让人，是在2004年4月20日出版的。

背景技术

集成电路(IC)多半易遭受制造过程中，组装和测试期间，或在系统应用中的静电放电(ESD)事件。在传统的IC的ESD保护方案中，专用的箝位电路常用来对电源总线之间的ESD电流进行分流，从而使内部元件不受损害。但是，一些IC允许用于特定加工工艺的比内部电源电压要高的电压被带到IC上。这种高压节点的ESD保护可以用当作高压节点和接地总线之间的分流电路的层叠式、或串联连接的有源MOSFET箝位配置来实现。

图1以示意图的形式说明了现有技术中的ESD保护电路101。ESD保护电路101包括标记为“ESD BUS”的ESD总线、标记为“VDD BUS”的输出缓冲器电源总线、标记为“VSS BUS”的接地总线、触发电路103、分流电路105、输入/输出(I/O)焊盘111，以及二极管113和115。假定在IC的正常操作期间，VDD BUS可以加电至用于特定半导体加工工艺的最大电源电压。这个限制意味着在正常操作中，没有任何高于这个最大电源电压的电压可以施加于任何MOSFET(金属氧化物半导体场效应晶体管)的栅氧化层的两端。在典型的耐高压的I/O应用中，I/O焊盘可以被外部地驱动至高达最大电源电压的两倍的电压电平。因此假定，在正常操作的情况下，ESD BUS可以维持在相同的高压电平，因为I/O焊盘111经由二极管113耦合在ESD BUS上。在作为实例的IC应用中，VDD BUS和ESD BUS上的电压分别可以达到最大电压2.75伏和5.5伏。分流电路105包括串联NMOSFET轨道箝位晶体管107和109。触发电路103耦合在ESD BUS、VDD BUS和VSS BUS上。在IC的正常操作期间，触发电路103在晶体管107的栅极上提供等于VDD BUS上的电压的偏压，并在晶体管109的栅极上提供等于VSSBUS上的电压的偏压，以确保没有任何超过最大电源电压的电压被施加于晶体管107或晶体管109的栅氧化层的两端。当ESD事件发生的时候，触发电路103向晶体管107和109二者的栅极提供偏压，该偏压等于在这些晶体管的本地的ESD BUS上的电压。I/O焊盘111经由大ESD二极管113和115分别耦合在ESD BUS和VSS BUS上。要是I/O焊盘上的负ESD事件的话，二极管115就提供从VSS BUS至I/O焊盘111的高电流ESD路径。在相对于VSS的正ESD事件被施加于I/O焊盘111的时候，预期的高电流路径是从焊盘111穿过二极管113到ESD BUS，然后穿过分流电路105到VSS总线。在这种ESD事件中，从I/O焊盘111到ESD BUS在二极管113两端，以及沿着二极管113和触发电路103之间的ESD BUS，可能存在相当大的IR电压降。因此，晶体管107和109的栅极接收与I/O焊盘111上的电压相比比较小的偏压，这有效地增大了晶体管107和109的导通电阻。为了抵消更高的导通电阻，典型的是使用大的轨道箝位晶体管。但是使用更大的轨道箝位晶体管是所不希望的，因为它们要求更多的芯片面积来实现。因此，需要一种这样的ESD保护电路，它在将ESD电路的尺寸降到最小的同时，降低了ESD电流路径的导通电阻。

发明内容

根据本发明的一方面，提供一种集成电路，包括：

第一总线；

第二总线；

第三总线；

第四总线；

分流电路，包括具有层叠式结构的多个晶体管，该分流电路具有多个控制端子，第一电流端子耦合在第一总线上，第二电流端子耦合在第二总线上，中间端子耦合至第四总线，其中该分流电路被制成导电的以为来自静电放电事件的电流提供从第一总线至第二总线的放电路径；

触发电路，具有耦合在分流电路的多个控制端子的第一控制端子上以提供第一控制信号的第一输出端，以及耦合在分流电路的多个控制端子的第二控制端子上以提供第二控制信号的第二输出端，该触发电路耦合在第三总线上；以及

焊盘，该焊盘耦合在第一总线、第二总线以及第三总线上。

根据本发明的另一方面，提供一种操作静电放电电路的方法，该方法包括：

响应检测到静电放电事件，将处在等于集成电路的升压总线电压的电压的第一控制信号和第二控制信号分别提供给分流电路的第一控制端子和第二控制端子，其中第一控制信号和第二控制信号处在使分流电路导电的电压上，以将静电放电事件的电流从静电放电总线放电至接地总线；以及

在集成电路的正常操作期间，提供处在正电源电压上的第一控制信号和处在地上的第二控制信号，其中在静电放电事件期间，升压总线的电压高于正电源电压。

附图说明

本发明是通过实例来加以说明的，并不受限于附图，其中相似的参考数字表示相似的元件。

图1以示意图的形式说明了现有技术中的ESD保护电路。

图2以示意图的形式说明了根据本发明的ESD保护电路。

图3以示意图的形式说明了一个供图2的ESD保护电路使用的触发电路的实施例。

图4以示意图的形式说明了根据本发明另一实施例的分布式ESD保护电路。

本领域的技术人员理解，图中的元件是出于简明清楚的目的而加以说明的，已不必按比例来绘制。例如，图中有些元件的大小可以相对于其它元件放大，以帮助增进对本发明的实施例的理解。

具体实施方式

一般地，本发明提供用于IC中耐高压I/O电路的ESD保护电路。这是通过提供与预期的高电流ESD路径分离的从I/O焊盘至触发电路的路径来实现的。这分离的路径包括从I/O焊盘至比较小的升压总线(BOOST BUS)的小ESD二极管。BOOST BUS用于在ESD事件期间给触发电路提供电力。由于触发电路中的极小的电流消耗，这个路径在ESD事件期间有非常小的电流。触发电路控制具有比较大的串联、或层叠式，箝位NMOSFET的分流电路。分流电路提供从ESD BUS至VSS BUS的放电路径。由于触发电路中的极小的电流消耗，除了从I/O焊盘到I/O焊盘的本地的BOOST BUS的二极管压降之外只有非常小的IR电压降。相似地，沿着从I/O焊盘到触发电路的BOOST BUS只有非常小的IR电压降。最终结果是两个串联箝位NMOSFET的栅极-源极电压(VGS)增大了，从而降低了每一个分流晶体管的导通电阻。这改善了ESD的性能，并降低了实现稳定ESD保护电路所要求的布图面积。

图2以示意图的方式说明了根据本发明的ESD保护电路201。ESD保护电路201包括二极管213、215和217，I/O焊盘211，分流电路205，以及触发电路203。二极管213耦合在I/O焊盘211和标记为“ESD BUS”的ESD总线之间。二极管215耦合在I/O焊盘211和标记为“VSS BUS”的接地总线之间。二极管217耦合在I/O焊盘211和标记为“BOOSTBUS”的升压总线之间。在一个实施例中，二极管213和217可以是，例如，NWELL二极管中的P+有源区，而二极管215可以是PWELL二极管中的N+有源区。二极管217与二极管213和215相比是比较小的。分流电路205包括串联轨道箝位晶体管207和209。晶体管207具有耦合在ESD BUS上的漏极、栅极以及源极。晶体管209具有耦合在晶体管207的源极上的漏极、栅极，以及耦合在VSS BUS上的源极。在所说明的实施例中，晶体管207的源极和晶体管209的漏极经由中间电流端子221耦合在标记为“VDD BUS”的电源总线上。在被施加于VDDBUS的正ESD事件(相对于VSS)期间，中间电流端子221在这两条总线之间提供直接ESD电流分流路径。注意，在其它实施例中，中间电流端子221可以没有。

在ESD保护电路201的一个实施例中，ESD BUS可以是浮动总线，在IC的内部，不直接连在IC上的任何一个外部焊盘上。在其它实施例中，ESD总线可以直接连在外部焊盘上，例如，5.0伏的高压电源(HVDD)焊盘。为了移动与ESD事件相关联的高电流，ESD BUS、VDD BUS以及VSS BUS通常有相当大的尺寸，以便降沿着它们长度的电阻和形成的IR电压降减到最小。BOOST BUS可以有小很多的尺寸，因为在ESD事件期间，通常是小很多的电流耦合在这条总线上。VSS BUS也可以耦合在IC的硅衬底(未示出)上，以允许衬底与金属VSS BUS并联地进行传导。

触发电路203具有耦合在BOOST BUS上的第一输入端、耦合在ESD BUS上的第二输入端、耦合在VDD BUS上的第三输入端，以及耦合在VSS BUS上的第四输入端。触发电路203具有耦合在晶体管207的栅极上的第一输出端208以及耦合在晶体管209的栅极上的第二输出端210。在IC的正常操作期间，触发电路203在晶体管207的栅极上提供等于VDD BUS上的电压的偏压，并在晶体管209的栅极上提供等于VSS BUS上的电压的偏压，以确保没有任何超过最大电源电压的电压被施加于晶体管207或晶体管209的栅氧化层的两端。在这些偏压条件下，应该存在小的或没有穿过晶体管207或209的MOSFET导通。当ESD事件被检测到的时候，触发电路203向晶体管207和209的栅极提供等于BOOST BUS上的电压的偏压，分流电路205在ESDBUS和VSS BUS之间提供高电流路径。下面将参考图3来更详细地讨论触发电路203。

当相对于VSS的正ESD事件被施加于I/O焊盘211的时候，预期的高电流ESD路径是从焊盘211穿过213到在焊盘211本地的ESDBUS，然后沿着ESD BUS到分流电路205，然后穿过分流电路205到VSS BUS。在典型的ESD事件期间，焊盘211和VSS BUS之间的峰值ESD电流可以是1至4安培。由于这高电流电平，典型的是在二极管213的两端及沿着ESD BUS至分流电路205有相当大的IR电压降。例如，如果ESD BUS、VSS BUS、二极管213、晶体管207和晶体管209有一定大小，以便I/O焊盘211的电压在4安培的峰值电流ESD事件期间到达相对于VSS的7伏，在分流电路205的本地的ESD总线可以到达相对于VSS的3.5伏，即I/O焊盘211的电压的一半。在图1的现有技术中的电路中，触发电路会已将这电压(3.5伏)施加于分流电路205中的晶体管207和209二者的栅极。由于添加BOOST BUS来向触发电路203提供电力，且由于图2中的二极管217，可以将I/O焊盘211上的电压的更大部分施加于晶体管207和209的栅极。

在ESD事件期间，触发电路203只驱动晶体管207和209的栅极，正如下参考图3更详细说明的那样，引起非常小的电流。由于在ESD事件期间触发电路203的非常低的电流要求，典型的是在二极管217的两端及沿着BOOST BUS至触发电路203有极小的IR电压降。因此，在上面所引用的实例中，由于I/O焊盘211上相对于VSS的7伏的电压，相对于VSS的约6伏的电压可以在触发电路203的本地的BOOSTBUS上看到。由于在ESD事件期间触发电路203是由BOOST BUS来提供电力的，6伏也会被触发电路输出到晶体管207和209的栅极上。

通过提供与预期的高电流ESD路径分离的从I/O焊盘211至触发电路203的路径，箝位晶体管207和209的栅极被升高到本地的ESDBUS电压之上。这是对图1的ESD保护电路的重大改进。由于串联箝位晶体管的固定尺寸，图2的升压分流电路会在ESD BUS和VSS BUS之间呈现比图1的分流电路要小的导通电阻，这是因为在两个箝位晶体管上的增大的VGS(栅极-源极电压)造成的。这会降低在ESD事件期间在I/O焊盘上的电压应力。另一方面，假设为分流电路的导通电阻采取固定设计目标，图2的升压电路与图1的电路相比，会要求更小的箝位晶体管尺寸来满足目标导通电阻。

尽管在图2的ESD保护电路201中仅示出了一个I/O焊盘211及其ESD保护二极管213、215和217，典型的是存在沿着BOOST BUS、VDD BUS、ESD BUS和VSS BUS分布的多个I/O焊盘。如果多个I/O焊盘存在，那么触发电路203和分流电路205就保护这多个I/O焊盘。在其它实施例中，多个触发电路203和分流电路205可以沿着所述四个总线来放置，以保护一个或更多的I/O焊盘。

图3以示意图的形式说明了图2的触发电路203的实施例。触发电路203包括转换速率检测器301、上拉电路303、电流源305、下拉级307、复位级309、输出级311以及平衡电路313。瞬变触发电路203用于通过输出节点208来控制NMOSFET 207的栅极电压，以及通过输出节点210来控制NMOSFET 209的栅极电压。在正常的加电芯片操作期间，输出节点208耦合在VDD BUS上，而节点210耦合在VSS BUS上，从而关断了轨道箝位NMOSFET 207和209。将节点208偏压至VDD BUS的电位，并将节点210偏压至VSS BUS的电位，确保了NMOSFET 207和209的栅氧化层没有一个受到过大的应力。也就是，层叠式晶体管207和209不易遭大于所使用的特定加工工艺的最大电源电压的电压。在所检测到的瞬变ESD事件期间，节点208和210都耦合在BOOST BUS上，从而接通了轨道箝位NMOSFET 207和209，并启动分流电路205以将ESD电流从ESD BUS和VDD BUS传导至VSS BUS。

触发电路203最初是由BOOST BUS和VSS BUS来提供电力的；因此触发电路203需要能够维持高的电压水平(高于最大电源电压电平)，在此所提出的耐高压芯片应用中这会在正常操作期间在BOOSTBUS上发生。这要求这样的电路设计，保证在正常芯片操作期间，在触发电路203中使用的MOSFET装置没有一个被偏压到它们所允许的最大操作电压范围之外，特别是就在它们的栅氧化层两端的电压而论。

触发电路203包括内部节点N4和连在内部节点N4上的转换速率检测器301。该转换速率检测器包括包含PMOS电阻器325和NMOS电容器326的RC级，以及包含PMOS电阻器327、PMOS驱动器晶体管328和NMOS电流源329的倒相级。在正常芯片操作期间，内部节点N4通过平衡电路313的PMOS346耦合在VDD BUS上。因为转换速率检测器301连在内部节点N4和VSS BUS之间，所以没有任何高压应力会在转换速率检测器301的任何一个器件上发生。在所检测到的ESD事件期间，内部节点N4由上拉电路303上拉至BOOST BUS电压，上拉电路303由包括PMOS电容器323的电容性上拉器件和包括PMOS 321的电导性上拉器件组成。电导性上拉器件321在BOOSTBUS上的电压斜升期间通过PMOS 323来支持电容性耦合，且由包括PMOS电阻器319和PMOS电容器322的RC电路的输出来控制。在其它实施例中，PMOS电容器323或电导性上拉器件321中的任何一个可以不在该电路中。

转换速率检测器301监视内部节点N4上(从而间接地监视BOOSTBUS上电压)的快速上升的电压斜升，快速上升的电压斜升表明ESD事件。当ESD事件发生的时候，RC节点N0由NMOS电容器326与VSS保持接近。这通过PMOS驱动器328而将转换速率检测器的输出节点N1提高到VSS之上。因此，包括串联NMOS器件336和337的下拉级307被激活，且节点N2和N3被下拉至VSS。这接通了输出级311中的大PMOS晶体管341和342，并将输出节点208和210二者上的电压提高到了BOOST BUS电压。晶体管341和342起开关的作用，以在BOOST BUS与输出端208和210之间分别提供电流路径。

图3中所示的转换速率检测器301在节点N1上只提供了10纳秒至20纳秒量级的短电压脉冲。为了获得适当长的触发电路的接通时间(多达1微秒或ESD事件的最大持续时间)，即使在节点N1降回VSS之后输出级还保持接通。这是通过输出级311中PMOS装置341和342二者的大的固有栅电容来实现的，这在ESD事件的检测之后延迟了在节点N2和N3上的电压上升。这些固有栅电容的充电电流由电流源305提供。电流源305包括包含晶体管333和334的串联NMOS级以及包括晶体管331和332的PMOS电流反射镜。缓慢地给PMOS 341和342的固有栅电容充电的电流源305仅在ESD事件期间被激活，以便避免从BOOST BUS至VSS的DC泄漏电流。一旦节点N2和N3上的电压都超过了包括PMOS晶体管342和NMOS晶体管343的输出级反相器的切换点，触发电路的输出节点210就倒退回VSS，且输出节点208被设置为VDD。这也激活了复位级309。复位级309包括PMOS晶体管339和340，它们运行以将节点N2上的电压复位为BOOS BUS电压，并将节点N3上的电压复位为VDD，以确保输出级311中的PMOS晶体管341和342都被完全关断。

图3的平衡电路313包括三个PMOS晶体管315、345和346，它们运行以在芯片的正常操作期间，分别在BOOST BUS、输出节点208，以及内部节点N4上，提供定义明确的电压电平。

图4以示意图的形式说明了根据本发明另一实施例的分布式ESD保护电路400。ESD保护电路400包括由ESD焊盘单元421和441代表的多个ESD焊盘单元。每一ESD焊盘单元可以是I/O焊盘单元的一部分。多个ESD单元分布在IC上，这是对多个I/O焊盘提供足够的ESD保护所必需的。ESD焊盘单元421包括分流电路423、二极管431、433和435，以及I/O焊盘429。ESD焊盘单元441包括分流电路443、二极管451、453和455，以及I/O焊盘449。箝位电路401包括触发电路403和分流电路405。分流电路405包括串联箝位晶体管407和409，分流电路423包括串联箝位晶体管425和427，而分流电路443包括串联箝位晶体管445和447。在一个实施例中，触发电路403与图3的触发电路203相似，用于控制多个ESD焊盘单元中每一个的分流电路的操作。触发电路403的输出端408耦合在晶体管407的栅极上，输出端410耦合在晶体管409的栅极上。提供了标记为“TRIGGER BUS A”的触发总线以将触发电路403的输出端408耦合在晶体管425和445的栅极上。提供了标记为“TRIGGER BUS B”的触发总线以将输出端410耦合在晶体管427和447的栅极上。注意，在图4中只举例说明了一个触发电路403，但是，在其它实施例中，可以存在一个以上的触发电路403。在又一个实施例中，触发电路403可以独立加以放置，没有箝位电路405，它的输出端408和410可以仅分别连在TRIGGER BUSA和TRIGGER BUS B上。

当相对于VSS的正ESD事件被施加的时候，例如被施加于I/O焊盘429，预期的高电流电路ESD路径是从焊盘429穿过二极管433到在焊盘429本地的ESD BUS，然后在两个方向上沿着ESD BUS，最后，穿过多个分流电路443、423和405到VSS BUS。由于触发电路403在ESD事件期间启动的时候引起非常小的电流，所以在二极管435的两端以及沿着I/O焊盘429和触发电路403之间的BOOST BUS几乎没有任何IR电压降。相似地，沿着触发电路403与分流电路423和443之间的TRIGGER BUS A和TRIGGER BUS B几乎没有任何IR电压降。因此，触发电路403能够将多个分流器件的控制电极驱动至一般大于ESD BUS上的峰值电压电平的电压电平。

触发电路403直接驱动在本地分流电路405中的箝位晶体管的栅极，并经由TRIGGER BUS A和TRIGGER BUS B驱动在远程分流电路423和443中的箝位晶体管的栅极。分布式ESD保护电路400的一个优点是单个触发电路403可以驱动多个远程分流电路。放置分离的触发电路以唯一地驱动每一分流电路会要求相当大的附加的ESD单元421和441中的布图面积。更进一步的优点是触发电路可以放置得与要在ESD期间加以保护的I/O焊盘有些距离，这是因为沿着在I/O焊盘和触发电路之间的BOOST BUS、TRIGGER BUS A和TRIGGER BUS B的极小IR电压降造成的。在被施加于VDD BUS的正ESD事件(相对于VSS)期间，中间电流端子416、428、448在VDD BUS和VSS BUS之间提供直接的ESD电流分流路径。注意，在其它实施例中，中间电流端子416、428和448可以没有。

至此，应该理解，已提供了可以用于所有类型的电路的焊盘单元保护的ESD保护电路和方法。而且，在此所说明的ESD保护电路可缩放至更小的处理几何结构。

因为在很大程度上，实现本发明的设备是由为本领域的技术人员所知的电子元件和电路组成的，所以如上所说明的，为了本发明的根本概念的理解和认识及为了不使本发明的教导模糊或分散对它的注意力，没有以任何大于被认为是必需的限度来解释电路细节。

在前面的说明书中，已参考具体实施例说明了该发明。但是，本领域的普通技术人员理解，可以在不偏离在下面的权利要求中阐述的本发明的范围的情况下，进行各种各样的修改和改变。例如，在此所说明的晶体管可以任何加工技术来实现。对于所说明的MOS晶体管来说，改变导电型和相关联的信令逻辑是显而易见的改变。在一定的情形下，可以使用自然存在的寄生二极管而是不是实现分立的二极管。而且，在焊盘单元之内或周围的触发电路、上拉电路和二极管的物理定位可以不同于所说明的，而不影响该电路的功能性。因此，该说明书和图要在说明性的意义上，而不是限制性的意义上加以对待，所有这样的修改都确定为包含在本发明的范围之内。

在上面好处、其它优点以及问题的解决方案已经就具体实施例加以说明了。但是，不要将好处、优点、问题的解决方案以及可以导致任何好处、优点或解决方案发生或变得更显著的任何组成部分理解为任何或所有权利要求的关键的、必须的或本质的特征或者组成部分。正如这里所使用的，术语“包括”或其任何其它变型，都确定为覆盖了非排它的包括，从而使得包括组成部分列表的过程、方法、物品或设备不仅包括那些组成部分，还包括没有明确列出或为这样的过程、方法、物品或装置所固有的其它组成部分。正如在这里所使用的，术语一)，被规定为一个或一个以上。正如在这里所使用的术语多个，被规定为两个或两个以上。正如在这里所使用的，术语另一个，被规定为最低限度是第二个或更多的。正如在这里所使用的，术语“包括”和/或“具有”，被规定为“包括”(即，开放式语言)。正如在此所使用的，术语“耦合”，被规定为连接，尽管不必是直接地连接，且不必是机械地连接。

Claims (10)

1.一种集成电路，包括：

第一总线；

第二总线；

第三总线；

第四总线；

分流电路，包括具有层叠式结构的多个晶体管，该分流电路具有多个控制端子，第一电流端子耦合在第一总线上，第二电流端子耦合在第二总线上，中间端子耦合至第四总线，其中该分流电路被制成导电的以为来自静电放电事件的电流提供从第一总线至第二总线的放电路径；

触发电路，具有耦合在分流电路的多个控制端子的第一控制端子上以提供第一控制信号的第一输出端，以及耦合在分流电路的多个控制端子的第二控制端子上以提供第二控制信号的第二输出端，该触发电路还包括分别耦合至第一总线、第二总线、第三总线和第四总线的第一输入端、第二输入端、第三输入端和第四输入端；以及

焊盘，该焊盘耦合在第一总线、第二总线以及第三总线上。

2.如权利要求1所述的集成电路，还包括：

上拉器件，焊盘经由该上拉器件而耦合在第三总线上。

3.如权利要求2所述的集成电路，其中上拉器件包括二极管。

4.如权利要求1所述的集成电路，其中在静电放电事件的检测期间，触发电路的第一输出端和第二输出端被拉至第三总线的电压，以使得分流电路导电，以将静电放电事件的电流从第一总线放电至第二总线。

5.如权利要求1所述的集成电路，其中：

触发电路包括内部节点；

在正常操作期间，内部节点被拉至第四总线的电压；

在正常操作期间，第四总线处在电源电压上；以及

在静电放电事件期间，内部节点被拉至第三总线的电压。

6.如权利要求1所述的集成电路，还包括：

第二分流电路，包括具有层叠式结构的多个晶体管，所述第二分流电路具有耦合在第一总线上的第一电流端子和耦合在第二总线上的第二电流端子，其中所述第二分流电路被制成导电的以为来自静电放电事件的电流提供从第一总线至第二总线的放电路径；

其中触发电路的第一输出端耦合在第二分流电路的第一控制端子上以提供第一控制信号，触发电路的第二输出端耦合在第二分流电路的第二控制端子上以提供第二控制信号。

7.如权利要求1所述的集成电路，还包括：

耦合在单个触发电路上的多个分流电路。

8.如权利要求1所述的集成电路，其中：

在静电放电事件期间，触发电路在第一输出端和第二输出端上，提供升高的电压；以及

其中在正常操作期间，触发电路在第一输出端上提供正电源电压，而第二输出端耦合至地。

9.一种操作静电放电电路的方法，该方法包括：

响应检测到静电放电事件，将处在等于集成电路的升压总线电压的电压的第一控制信号和第二控制信号分别提供给分流电路的第一控制端子和第二控制端子，其中第一控制信号和第二控制信号处在使分流电路导电的电压上，以将静电放电事件的电流从静电放电总线放电至接地总线；以及

在集成电路的正常操作期间，提供处在正电源电压上的第一控制信号和处在地上的第二控制信号，其中在静电放电事件期间，升压总线的电压高于正电源电压。

10.如权利要求9所述的方法，其中分流电路包括在静电放电总线和接地总线之间耦合的第一和第二串联晶体管。

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