JP2003530698A - 静電放電(esd)保護回路 - Google Patents
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Abstract
Description
SD保護機構に関する。
静電放電(ESD)事象を受けることがある。この過渡放電に伴うエネルギーは
、現行の集積回路(IC)内に存在する壊れやすい素子に容易に損傷を与える。
外部ピン又はパッドは、集積回路と外部との接続ポイントを形成し、ESD事象
の際の経路としての役割をする。パッドに加えられたESD事象は、電圧と結合
することにより、パッドと接続した回路に何千ボルト以上もの電圧を与え得る。
ルの間に特別なクランプ回路を使用することによって、内部素子を損傷から保護
していることが多い。活性金属酸化半導体電界効果トランジスタ(MOSFET
)クランプ回路として知られるタイプのESDクランプ回路は、通常、トリガ回
路、中間バッファ回路、及び巨大MOSFETトランジスタの、3つの機能的素
子から構成される。トリガ回路は、発生したESD事象に応答するよう設計され
ているが、ICの通常の動作中は不活性な状態を保つ。バッファ回路は、巨大M
OSFETトランジスタのゲート端子を操作するために、トリガ出力を増幅する
目的で使用される。巨大MOSFETトランジスタは、2つの電源レールの間に
接続され、クランプ回路内における主要なESD流放散デバイスとして働く。活
性MOSFETクランプ回路は、通常MOSFET動作にのみに依拠し、レール
の間のESD電流を分路する。ESD事象におけるピーク電流はアンペア単位で
あるため、非常に大きなサイズのMOSFETトランジスタが必要とされる。
図1のクランプ回路10は、接地されたVSS電源レール2を基準とする正のE
SD事象からVDD電源レール1を保護する。図1に示すように、クランプ回路
10は、トリガ回路8、バッファ回路3、巨大NチャンネルMOSFET(MN
OSFET)トランジスタ4から構成される。トリガ回路8は、抵抗6とコンデ
ンサ7を利用する抵抗−コンデンサ(RC)過渡検知器として設計されている。
VDDレール1の正電圧の素早い増加を引き起こすESD事象に応答して、トリ
ガ回路8は、最初にノード5をVDDのかなり下部に保つ。その後、ノード5と
接続した入力を有するバッファ回路3は、NMOSFET4のゲートをVDDへ
駆動させて、デバイスをオンの状態にする。一度オンになると、NMOSFET
4は、VDDレール1とVSSレール2との間の低抵抗の分路となる。NMOS
FET4は、トリガ回路8のRC時間定数により決定される時間中、導電性の状
態を保つ。その結果、このRC時間定数は、通常300〜500ナノ秒であるE
SD現象の予想される持続時間の最大値を超えるように十分長く、かつ通常のV
DD電源レールの立ち上がりにおけるクランプ回路の誤トリガを避けるように設
定しなければならない。この通常動作中のVDDの立ち上がりは、通常2〜5ミ
リ秒を必要とする。一度VDDが定量電源レベルに達すると、NMOSFET4
は通常の動作に必要な非導電性の状態にバイアスされることに注目されたい。
板面積を占有する事である。このようなクランプ回路が、ワイヤボンドパッドと
比較して面積を占有するのは通常のことである。図1におけるNMOSFET4
の多大面積は、活性MOSFETのESDクランプ回路の性能がチャンネル幅(
電流に垂直方向の寸法)に正比例するため避けられない。通常の実施では、図1
におけるNMOSFET4は、約2000ミクロンのチャンネル幅に寸法を合わ
せている。クランプ回路の他の部分、特にトリガ回路8もまた、クランプ領域全
体の内のかなりの面積を占有する。抵抗6とコンデンサ7を含むトリガ回路8に
使用される面積は普通、クランプ回路の全面積の50パーセントまでを占める。
トリガ回路8は、RC時間定数に必要な300〜500ナノ秒を達成するために
このような大きな面積を必要とする。
にしてIC内での設置場所が制限される。多数の周辺インプット/アウトプット
(I/O)と電源ワイヤボンドパッドを有するICを想定されたい。通常の配置
では、I/O回路(I/Oパッドとそれに接続した回路)の巨大なバンクが20
個まで設置される。オンチップ電源レールと接続する電源パッドは、通常、I/
O回路のバンク間に、かなり少ない頻度で、設置される。IC面積全体を最小化
するために、バンク内のI/O回路は通常隣接して設置され、I/Oバンク内は
ほとんどあるいは全く使用しない箇所がない状態になる。従って,ESDクラン
プ回路は通常、I/O回路のバンク内には設置することができない。それゆえ、
通常ESDクランプ回路は電源パッドの近接した位置、あるいはICの隅の領域
に設置されることが最も多い。
ESDクランプ回路19(図1に表示)の集積回路20における通常の設置を示
す。この回路図ではI/O回路が4個のみ表示されているが、通常の設置では、
遠隔ESDクランプ回路はより広域なI/O回路のバンクを保護することができ
る。
と負の電源レール(VSS)22との間に接続されている。図1に示すように、
このクランプ回路はトリガ回路、バッファ回路、そして巨大MOSFETトラン
ジスタを含む。
に接続されたI/Oパッド23を含む。NMOSFET24は、I/Oパッド2
3とVSSとの間に接続されている。PMOSFET25は、I/OパッドとV
DDパッドとの間に接続されている。NMOSFET24は出力プルダウンバッ
ファとして働き、PMOSFET25は出力プルアップバッファとして働く。N
MOSFET24とPMOSFET25の各ゲートは、出力プレドライバ回路(
図示されない)に接続されている。ダイオード27は、VSSに接続しているア
ノードと、I/Oパッドに接続しているカソードを有する。ダイオード26は、
I/Oパッドに接続しているアノードと、VDDに接続しているカソードを有す
る。図2において、I/O回路12と同一のI/O回路13〜15も示す。
各抵抗は、隣接した2個のI/O回路間のVDDレールの区分の分配寄生金属抵
抗を表す。同様の抵抗をVSSレール上に表示することができるが、回路図を明
確にするため図2には含まない。通常のICの適用においては、図2のI/O回
路14と15の間に、追加のI/O回路と抵抗が配置してもよいことに注意され
たい。
ドにカップルする間、最も損傷を受けやすい。図2において、このI/Oパッド
23に加えられる事象のために意図された主要なESD放散路は、以下のような
ものである。正のESD事象が加えられると、I/Oパッドの電圧が素早く上昇
する。ダイオード26は、順方向バイアスとなり、VDD電源レールの電圧をも
上昇させる。集中ESDクランプ回路19におけるトリガ回路はESD事象を検
知し、バッファ回路を経由して巨大NMOSFET分路デバイスをオンの状態に
する。これにより、過渡ESD電流はVDDとVSSの間を害を及ぼす事なく流
れ、IC回路内の壊れやすい素子は保護される。このESD事象の間、加えられ
たESD事象のピーク電流が意図された放散路を流れるとともに、I/Oパッド
23の電圧が、電圧降下の合計から設定されたピークレベルへ上昇する。代わり
に、もし同等のESD事象が図2の各I/Oパッドに与えられるとすると、集中
ESDクランプ回路に最も遠いI/Oパッドは、最も高いピーク電圧に達するこ
とに注意されたい。これは、ストレスのかかったI/Oパッドと集中ESDクラ
ンプ回路間のVDD電源レール上に、多数の直列抵抗が存在するためである。
た、集積回路内で最も壊れやすいデバイスであることが多い。ESD事象の間、
NMOSFET24は、各々がラテラルバイポーラコレクタ、エミッタ、ベース
領域を形成するNMOSFETドレイン放散、ソース放散、ローカルP型基板領
域を有する、ラテラル寄生NPNバイポーラトランジスタとして働く。この寄生
バイポーラトランジスタは、損傷の発生する前にピークESD電流の一部分を導
電することが可能である。しかしながら、もしI/Oパッドの電圧が限界電圧の
閾値を超えて上昇すると、デバイスは永続的な熱損傷を被る。この限界電圧の閾
値の大きさは、設計選択や半導体製造技術によってかなり差が出るため、損傷閾
値は通常7〜10ボルトの範囲にわたる。従って、I/O回路12をESD損傷
から保護するためには、ESD電流を集中ESDクランプ回路19を通して分流
し、I/Oパッド23の電圧を上に定義した限界損傷電圧より低い値に制限しな
ければならない。
クランプ回路とI/O回路12の間に追加されるI/O回路の数が増加するに伴
い、集中ESDクランプ回路19によるI/O回路12の保護が益々難しくなる
事である。これは、VDD電源レール内の直列抵抗(R1+R2+R3+…+R
n)が増加するためである。例えば、80ミクロンのボンドパッドピッチと22
ミクロンのVDDレール幅のICレイアウトを想定する。通常の0.07オーム
/平方ミクロンの金属抵抗に関しては、結果となるパッド(Rn)一個当たりの
抵抗は約0.25オームである。もし、VDDバスが10個のパッドを横切りE
SDクランプ回路に到達すると、ESD電流パスにおけるVDDバス抵抗の総量
は2.5オームとなる。工業基準の200Vマシンモデル(Machine M
odel)のESD事象においては、IC内を強制的に流れるピーク電流は、約
3.0アンペアとなる。このピーク電流によって、ESD電流放散パスにおいて
VDDバス抵抗1個で7.5ボルトの降下が生じる。これにより、ダイオード2
6と集中ESDクランプ回路19とによる追加の電圧降下を含む以前に、NMO
SFET出力バッファ24の損傷を引き起こす限界電圧閾値を超えることがある
。
り改良することができるが、その代償として集積回路のサイズを大きくしなけれ
ばならない。追加のESDクランプ回路を、クランプ回路19に並列してI/O
回路の間に設置することもできる。しかしながら、ぎっしり詰まった通常のI/
O回路のバンクには、これら巨大なクランプ回路の為のスペースは全くない。I
/O回路の間にこのスペースを設けるためには、やはり、ICのサイズを大きく
する必要がある。従って、ぎっしり詰まったI/O回路の巨大バンクを保護する
際に、従来よりも累積VDDレール抵抗の影響を受けにくい、改良された、より
空間効率のよいESDクランプ回路機構が必要である。また、図2に示す集中E
SDクランプ回路からの距離の様々な違いによる変動性がなくすべてのI/O回
路を同等に保護することのできる、ESDクランプ回路もまた必要である。最後
に、非常に融通性がありモジュール式のVDDレールの抵抗やI/Oバンク内の
I/O回路の数に関する懸念が最小限下の状況で同様のアプローチを複数のIC
設計に適用できる、ESDクランプ回路機構が必要である。
じ参照符号は同様な要素を示す。 当業者には、図面の中の要素が簡潔さと明瞭さを目的として示されているので
あって、必ずしも正しい縮尺で描かれているわけではないことが理解される。例
えば、図面のいくつかの要素の大きさは、本発明の実施例の理解をより良く促す
ために他の要素に比べて誇張され得る。
給バスとの間に並行に接続され、かつ保護されるべきI/O回路の各々の中に分
配されているESD保護ネットワークを提供する。ESD事象の間及び通常の回
路作動の間の両方において、個別ESD保護回路を制御するトリガが、保護され
るべきI/O回路から離れた場所に設置される。この遠隔トリガ回路は、I/O
パッドの任意の一つに接続された正のESD事象を感知し、それに応答して複数
の各ESD保護回路のアレイをイネーブルにする。一つの実施例において、遠隔
トリガ回路は、ESD事象の持続時間(通常数マイクロ秒)を超えるよう設定さ
れた特徴的なRC時間定数を有する抵抗−コンデンサ(RC)過渡検知器を使用
する。このRC時間定数を実現するためには巨大な基板面積が必要であり、それ
は、遠隔トリガ回路を用いて複数の分配ESD保護回路を制御するのに有効な面
積である。
部の電源に接続された、正の電源バスと接地された電源バスとの間に接続されて
いる。他の実施例において、正のバスは、外部の電源に直接連結されていない。
正のバスはVDDバス又はESDバスと称される。接地された電源バスは、同様
にVSSバスと称されシリコン基板と連結することにより、基板がVSSバス金
属と並列に導電することを許容する。本発明の一つの実施例において、VSS電
源バスとESDバスを有する集積回路は、ESDバスに接続された複数の入力/
出力(I/O)パッドと、複数の各トランジスタとを備え、各トランジスタの各
々は対応するI/Oパッドと接続している。複数の各トランジスタは、複数のI
/Oパッドの少なくとも1個におけるESD事象に応答して並列に作動し、複数
のI/OパッドのためのESD保護を供給する。本発明の他の実施例において、
VSS電源バスとESDバスを有する、ESD保護を目的とする分配トランジス
タ回路は、ESDバスとVSS電源バスに接続された複数のI/O回路と複数の
分配トランジスタとを備える。複数のI/O回路の各々は、複数の分配トランジ
スタのうち一個を有し、各トランジスタはESDバスに接続された第1の電流電
極と、VSSバスに接続された第2の電流電極と、制御電極とを含む。分配トラ
ンジスタ回路はさらに、複数の分配トランジスタに呼応するトリガ回路であって
、ESDバスに接続された第1の端子と、トリガバスを経由して分配トランジス
タの各制御電極に接続された第2の端子とを有するトリガ回路を含む。
Oパッドと、置く頻度の少ない数の集中ESDクランプ回路との間の、ESDバ
ス抵抗に依存する。しかしながら、保護されるべき全てのI/Oパッドの間に個
別ESD保護回路を配置することによって、ESD強度はパッドとパッドの間で
殆ど差がなくなる。いずれかのI/Oパッドが、接地されたVSSを基準として
正のESD事象を受けると、各I/O回路内に位置する複数の個別ESD保護回
路が並列してオンの状態になる。I/O回路の巨大バンクにおいては、ストレス
のかかったI/OパッドのESDバス抵抗のオームに密集している保護回路は、
ESD電流の大部分を分流する傾向がある。しかしながら、ストレスのかかった
I/Oパッドの位置に関らず、複数の個別ESD保護回路のアレイは一列に働き
、ESDバスとVSSバスの間で低抵抗の主要パスを提供する。複数の小デバイ
スは、個別保護デバイスの累積効果によって、非常に大きなESD電流に対処す
ることができる。
した個別ESD保護回路は、各々の占める基板面積が小さい事である。個別ES
D保護回路の占める面積は、通常、先行例による集中ESDクランプ回路が占め
る面積の10パーセント以下である。この面積は十分小さいため、個別ESD保
護回路はICの総面積に殆ど影響を与えることなく、簡単にI/O回路内に組み
込むことができる。
に設けられる。集積回路31はI/O回路30,32,36、遠隔トリガ回路3
7を含む多種の回路部分を含む。これら回路部分の各々は、正のESDバス48
と接地されたVSSバス43の間で連結している。直列抵抗R1,R2、及びR
nを、ESDバス48の各I/O回路間に表示する。各抵抗は、隣接した2個の
I/O回路間の、ESDバス部分の分配寄生金属抵抗を表す。図3に示すI/O
回路30,32,36、抵抗R1,R2,Rnに加えて、I/O回路32と36
の間に、いかなる数の追加のI/O回路及び追加VDDバス抵抗を設置してもよ
いことが想定される。他の実施例では、図3よりも少ない数のI/O回路を含む
こともできる。
力バッファPNOSFET49およびダイオード46と、I/Oパッド38とV
SSバス43との間に接続された出力バッファNMOSFET41およびダイオ
ード45とを含む。I/O回路30はさらに、ESDバス48とVSSバス43
の間に接続された個別ESD保護回路39を含む。この実施例において、個別E
SD保護回路39は、第1のバッファ回路42と、NMOSFET40とから構
成される。NMOSFET40のドレインはESDバス48に接続され、ソース
はVSSバス43に接続されている。他の実施例において、NMOSFET40
を他のタイプのトランジスタと置き換えてもよい。第1のバッファ回路42は、
トリガバス47に接続される入力と、NMOSFET40の制御端子に接続され
る出力とを備えるように構成されている。個別ESD保護回路39は、ESD事
象の間、ESDバス48とVSSバス43の間の直流電流経路を提供する。各I
/O回路内に含まれる個別ESD保護回路39は、どのI/OパッドがESD事
象を受けるに関らず、分配ESD保護を提供するため並列に連結されていること
に注目されたい。I/O回路32,36はI/O回路30と同様である。この実
施例では、図3に示すように、I/O回路32,36は各々I/O回路30内に
見られるのと同一の回路構成を含む。
回路39と同様、遠隔トリガ回路37の出力をESD保護回路39の入力と接続
するトリガバス47を経由して、遠隔トリガ回路37により制御される。本発明
の本実施例においては、遠隔ESDトリガ回路37は、抵抗素子54と容量素子
52を含むRC過渡検知器56と、第2バッファ回路50とから構成される。抵
抗素子54は、VSSバス43とアノード55の間に接続されている。容量素子
52は、アノード55とESDバス48の間に接続されている。
ス47の操作に十分な信号レベルに増幅する役割をする。これは例えば、一個以
上の反転バッファステージを利用する従来の回路装置を用いて達成することがで
きる。各個別ESD保護回路に設置された第1バッファ回路42と同様の第1バ
ッファ回路は、トリガバス47上の信号を、ESD事象の間NMOSFET40
を完全にイネーブルにする信号レベルまで増幅する役割をする。図3に示す様に
構成された抵抗素子54と容量素子52を用い、第1,第2のバッファ回路は一
緒に、例えば偶数の反転バッファステージを利用する。
続され、容量素子がVSSバス43に接続されるように、抵抗素子54と容量素
子52をノード55の周囲で反転させることが可能である。このように配列され
たRC過渡検出器56を用い、第1,第2のバッファ回路は一緒に、例えば奇数
の反転バッファステージを利用する。
回路は一つの有効バッファ回路に統合され、遠隔トリガ回路37内に配置される
。この実施例では、I/O回路30,32,36の個別ESD保護回路はNMO
SFETのみから構成され、第1バッファ回路は含まない。例えば、ESD保護
回路39は、MOSFET40のみにより構成され、トリガバス47はNMOS
FET40の制御端子に接続される。
集積回路内のESD事象により、ESD事象が単一の巨大ESDクランプ回路に
加えられるI/Oパッドから流れる電流が生じる。ESDクランプ回路とストレ
スを受けたI/Oパッドとの距離により、ESDバスの抵抗はかなりのものとな
り、耐えられない電圧の蓄積が起こる。それに対し本発明の実施例は、トリガ回
路を遠隔位置に保ちながら、単一の巨大なまたは集中したESDクランプ回路を
、各I/Oパッドに近接した、個別の、より小さな複数のESD保護回路に取り
替えたものである。個別の複数の保護回路を有するこのESD保護システムは、
単一の巨大保護ネットワークの様に効果的に働き、局在した個別の複数のESD
保護回路の累積効果により集積回路がさらに保護される結果となる。各I/Oパ
ッドに近接した位置に複数の個別ESD保護回路を備えることで、集中ESD保
護機構と比較してESDバス抵抗の制限が大いに緩和される。各I/O回路に対
する強力なESD保護を達成するために、集中ESD手法で使用される物よりも
非常に小さく(より強い抵抗を伴って)ESDバスを設計できる事は、本発明の
いくつかの実施例の利点である。
約300ミクロンであり、チャンネル長はせいぜい0.6ミクロンである。隣接
した2個のI/O回路間のトリガバス47の各区分における寄生金属抵抗(図3
には特に示さない)は、約5オームである。隣接した2個のI/O回路間のES
Dバスの各区分における寄生金属抵抗(Rn)は、約0.25オームである。従
って、累積NMOSFET40のチャンネル幅が2700ミクロンである総計9
個の個別ESD保護回路が、ストレスのかかったいずれかのI/OパッドのES
Dバス抵抗の1オーム内に含まれることになる。この総計は、ストレスのかかっ
たI/Oパッドから局在するESD保護回路と、ESDバスに沿った双方向の4
個のESD保護回路を含む。
ズは約250ミクロンであり、チャンネル長はせいぜい約0.5ミクロンである
。この実施例では、ESD事象を受けるパッドは、2250ミクロンの幅を有し
、かつ0.5ミクロンのチャンネル長を有するESDバスライン抵抗の、約1オ
ーム以内のESD保護を効果的に受けることができる。本発明の実施例は、従っ
て、抵抗ESDバスに沿って分配され得るより小さな保護回路のネットワークを
提供しながら、ESDを受けるいずれのI/Oパッドに対しても強力なESD保
護を提供することができる。
ド、I/O又は電源パッドの間に設置したセル内、あるいは十分なスペースのあ
る場所ならどこにでも設置することができる。一つの意図としては、これらES
D保護回路をESDバスに沿って広範に配置し、ストレスのかかったI/Oパッ
ドのいずれも、ESDバス金属のオーム内で、複数のESD保護回路による保護
を受けることができるようにする事である。図3に示す遠隔トリガ回路37は、
電源パッド、I/O又は電源パッドの間に設置したセル内、又は十分なスペース
のある場所ならどこにでも設置することができる。
セル設計方法において実施することができるようにするものである。個別ESD
保護回路39はESDバス48と共に形成され、従って集積回路のレイアウト面
積の増加を招かない。ESD保護回路39は、パッドの端に設置される時は、2
重層金属、あるいは3重層金属プロセスにおいて形成される。
64,66、及び遠隔トリガ回路68を含む多様な回路部分を含む。これら回路
部分は各々、正のESDバス70と接地されたVSSバス72の間で連結されて
いる。直列抵抗R1,R2,及びRnを各I/O回路の間のESDバス上に示す
。各抵抗は、隣接した2個のI/O回路の間のESDバスの区分の分配寄生金属
抵抗を表す。図4に示すI/O回路と抵抗に加えて、可変数の追加I/O回路及
び追加VDDバス抵抗器を、I/O回路64と66の間に設置することができる
と想定される。I/O回路62は、I/Oパッド74とESDバス70の間に接
続された出力バッファPMOSFET76およびダイオード80と、I/Oパッ
ド74とVSSバス72の間に接続された出力バッファNMOSFET78およ
びダイオード82とを含む。I/O回路62は、さらに、ESDバス70とVS
Sバス72の間に連結された個別ESD保護回路89を含む。この実施例におい
ては、個別ESD保護回路89は、バッファ回路86、NMOSFET88、容
量素子84から構成される。バッファ回路86は、トリガバス71に接続される
入力と、NMOSFET88の制御端子に接続される出力とを備えるように構成
されている。MNOSFET88のドレインは、ESDバス70と接続され、ソ
ースはVSSバス72と接続されている。その他の実施例では、NMOSFET
を他のタイプのトランジスタに置き換えたてもよい。容量素子84は、トリガバ
ス71とVSSバス72の間に接続されている。個別ESD保護回路89はES
D事象中、ESDバス70とVSSバス72の間の直流電流パスを提供する。I
/O回路64,66は双方ともI/O回路62と同様であり、図4に示すように
I/O回路62と同様の回路を含む。I/O回路62,64,66の各々に包含
された、ESD保護回路89のような個別ESD保護回路は、並列に連結され、
ESD事象を受けたI/Oパッドのどれかに関らず分配ESD保護を提供するこ
とに注意されたい。
回路68の出力を各ESD保護回路の入力に連結するトリガバス71を介して、
遠隔トリガ回路68により制御される。この実施例において、遠隔ESDトリガ
回路68は、抵抗素子92と容量素子90から成るRC過渡検知器から構成され
ている。抵抗素子92は、ESDバスとノード90の間に接続されている。容量
素子90はノード95とVSSバスの間に接続されている。ノード95は、トリ
ガバス71と接続している。
VSSバス72の間で容量素子90と並列に連結され、遠隔トリガ回路68内の
RC過渡検知器の有効RC時間定数を増加させる。コンデンサ90は、従って、
トリガバス71に沿って分配された追加の容量素子84,96,94及び抵抗9
2と直列に作用する容量素子90が要求されるRC時間定数を産出するようなサ
イズに任意に縮小させることができる。その他の実施例においては、抵抗92と
、トリガバスに沿って分配される容量素子84,96,94とから形成されるR
C過渡検知器によって、容量素子90は完全に除去される。
い信号をNMOSFET88の制御端子を駆動するに十分な信号レベルまで増幅
する役割をする。このバッファ回路は、例えば1個、3個、または5個の反転バ
ッファステージを利用する、従来の回路装置により達成することができる。
スとの間に並列に連結され、保護されるべき各I/O回路の間に分配される、E
SD保護ネットワークを提供する。ESD事象の間および通常の回路作動の間、
個別ESD保護回路を制御するためのトリガは、保護するべきI/O回路から離
れた場所に置かれる。従って、有効ESDバス抵抗は、ストレスのかかったいず
れかのI/Oパッドと、ESD流を害を及ぼす事なくVSSに分流させるよう要
求される累積ESD保護回路との間で、減少する。これにより、ICにおけるす
べてのI/O回路を等しく保護する、モジュール式で空間効率のよいESD保護
機構が達成される。
、請求の範囲に記述する本発明の範囲から逸脱せずに様々な改良および変更が可
能である。従って、明細書と図は限定というよりは例証であり、そのような改変
は本発明の範囲内に包含されるものとする。
。しかしながら、効果、利点、問題の解決法、及び効果、利点、解決法を生じま
たさらに顕著なものとするあらゆる要素は、請求の範囲のいくつか又は全部にお
ける、重大な、必要な、又は本質的な特徴あるいは要素として解釈されるべきで
はない。ここで使用される「含む(有する、備える、構成する)」やバリエーシ
ョンは、非限定的な包含を意味するものであり、列挙した要素を構成するプロセ
ス、方法、物品、又は装置は、これらのみを含むものではなく、明言的に列挙し
ていないかそのようなプロセス、方法、物品、又は装置に固有の他の要素も含み
得る。
Claims (2)
- 【請求項1】VSS電源バス(43又は72)と静電放電(ESD)バス(
48又は70)とを有する集積回路であって、 ESDバスとVSS電源バスとに接続された複数の入力/出力(I/O)パッ
ド(38又は74)と、 複数の個別トランジスタ(40又は88)とを備え、 各個別トランジスタが、対応するI/Oパッドに接続し、 前記複数の個別トランジスタが、複数のI/Oパッドの少なくとも一個における
ESD事象に応答して並列に作動することにより、複数のI/OパッドのESD
保護を提供することを特徴とする集積回路。 - 【請求項2】VSS電源(43又は72)と静電放電(ESD)バス(48
又は70)とを有する静電放電(ESD)のための分配トランジスタ回路であっ
て、 ESDバスとVSS電源バスとに接続された複数の入力/出力(I/O)回路
(30,32,36又は62,64,66)と、 前記複数のI /O 回路の各々は前記複数の分配トランジスタの一つを含み、各
分配トランジスタは、ESDバスに接続された第2の電流電極と、VSSバスに
接続された第2の電流電極と、制御電極とを有する、複数の分配トランジスタ(
40又は88)と、 ESDバスに接続された第1の端子と、トリガバス(47又は71)を介して
分配トランジスタの制御電極の各々に接続された第2の端子とを有し、前記複数
の分配トランジスタに対応するトリガ回路(37又は68)と、 を備えた回路。
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