JPH077406A - 集積回路用の静電放電保護 - Google Patents

集積回路用の静電放電保護

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JPH077406A
JPH077406A JP2417893A JP41789390A JPH077406A JP H077406 A JPH077406 A JP H077406A JP 2417893 A JP2417893 A JP 2417893A JP 41789390 A JP41789390 A JP 41789390A JP H077406 A JPH077406 A JP H077406A
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JP
Japan
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circuit
node
electrostatic discharge
trigger
protection circuit
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JP2417893A
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Richard B Merrill
ビイ． メリル リチャード
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract

(57)【要約】 （修正有） 【目的】１ミクロン以下の特徴部を有する電界効果トラ
ンジスタ回路に使用する静電放電保護回路を提供する。 【構成】保護回路３０は、トリガ回路２４とクランプ回
路２６とを有している。静電放電に応答して、トリガ回
路２４はクランプ回路２６をターンオンし、保護されて
いる回路１０のノードを上側及び下側電位の両方へクラ
ンプする。このことは、静電放電が、その極性に依存し
て、何れかの電位源へ問題なく散逸させることを可能と
する。好適には、トリガ回路２４は、パワーが保護され
ている回路へ供給されている度に所要の制御信号を発生
する抵抗−コンデンサ回路網から構成されており、一方
クランプ回路２６は入力ピンを高及び低電位源の両方へ
接続する一対のトランジスタから構成されている。典型
的に、一つの保護回路は保護されている集積回路１０の
各入出力ピンへ結合されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、静電放電保護回路に関
するものである。更に詳細には、本発明は、特に１ミク
ロン以下の特徴部を有する電界効果トランジスタ回路を
保護するために使用される静電放電保護回路に関するも
のである。
【０００２】
【従来の技術】電界効果装置を使用する集積回路は、通
常ＭＯＳ集積回路と呼ばれ、歴史的に静電放電によって
影響を受けるものである。処理技術が改善されるにつ
れ、回路特徴部の寸法が減少し、日常的な活動によって
発生される静電気であっても、多数のＭＯＳ回路を破壊
したり又は実質的な損傷を与えたりする場合がある。こ
の様な損傷を受け易い回路は、通常、パッケージされて
いるが、いまだに最終的な製品の形に組込まれていない
仕上げ済み回路である。組込まれると、他の手段がチッ
プを損傷から保護することが可能である。
【０００３】静電放電は、典型的に、組込む前に回路を
個別的に取扱うことによって回路に手が触れる場合、パ
ッケージした回路が別の表面に沿ってそのピン上を摺動
する場合に静電放電が発生する場合、又はより一般的に
は、回路が静電気に露呈される場合に、発生する。この
様な静電放電からの全体的な損傷は、顧客によって返却
される装置の半数を超えるものに対する原因である。
【０００４】電界効果トランジスタを使用する集積回路
装置を静電放電から保護する一つの従来技術方法は、ダ
イオードを使用することである。これらのダイオード
は、回路の入力経路と、電源が接続されるピンとの間に
結合される。一方の極性の静電放電が発生すると、該ダ
イオードは順方向バイアスされ、且つ反対極性の放電の
場合には、該ダイオードは逆バイアスされる。通常、該
ダイオードを逆バイアスさせる放電はより問題の大きな
ものである。なぜならば、内部論理回路によって見られ
る電圧及びパワーサージは、順方向バイアスの場合より
も一層大きいからである。ＭＯＳ回路を静電放電損傷か
ら保護するために使用される他の方法は、ほとんど、上
述したダイオードクランプシステムに関する変形例であ
る。
【０００５】上述した従来方法は、より大きな特徴部を
有する回路の場合には満足のゆく程度に機能する。しか
しながら、集積回路の特徴部が１ミクロン以下になる
と、より大きな特徴部を損傷する電圧よりも低い電圧で
あっても、該ダイオード及び回路を破壊する場合があ
る。二重ダイオードクランプに関するより深刻な問題
は、該クランプは、回路シミュレーションソフトウエア
による解析を容易に行なうことができないことである。
換言すると、それは、回路を静電放電から保護するため
に、二重ダイオードクランプの場合の「当り又ははず
れ」アプローチであった。この当り又ははずれのアプロ
ーチは、製品開発を阻止し且つ遅延させ、製品をレリー
ズするために試行錯誤的な設計サイクルを付加する。
【０００６】静電放電問題に関する別の複雑性は、装置
の信頼性及び性能における顧客のスタンダードが増々高
くなっていることである。特に、軍隊は、例えば軍隊用
スタンダード８８３Ｃなどのような基準を課すことによ
り、従来のスタンダードと比較して製品性能スタンダー
ドを著しく上昇させている。このことは、以前の静電放
電保護技術の許容性を有している。
【０００７】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、１ミクロン以下の特徴部を有する電界効果
トランジスタ回路に使用する静電放電保護回路を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、共通の方法を
使用して回路を製造し且つ解析することを可能とする静
電放電保護回路を提供している。特に、本発明技術は、
静電気を散逸させるが通常の回路動作に対しては透明、
即ち影響されることのない低インピーダンススイッチを
提供している。好適実施形態の回路は、軍事スタンダー
ドを満足するものであり、且ついままで可能でなかった
最も最新の実質的に減少した特徴部の寸法を有するＭＯ
Ｓ集積回路を保護することが可能である。本発明は、更
に、回路基板上に据付ける前に集積回路を保護すること
を可能としている。
【０００９】本発明は、静電放電イベント期間中におい
てのみターンオンされる典型的にはＶｃｃ及びＶｓｓで
ある集積回路を駆動する電源間にスイッチを与えてい
る。この技術を使用して、回路の入力ダイオードを通常
逆バイアスする極性の静電放電イベントが、順方向バイ
アスしたダイオード及びＶｓｓとＶｃｃとの間の短絡回
路とを介してシャントさせることが可能である。
【００１０】更に、入力ダイオードを逆バイアスする傾
向のあった極性の静電放電イベントは、Ｖｃｃ／Ｖｓｓ
へパワーを供給する傾向となる。本発明は、低インピー
ダンスＶｃｃ／Ｖｓｓスイッチを制御する論理へパワー
を供給する効果を利用している。取扱い中又はプリント
回路基板上に位置させていない場合の放電の場合には、
該放電は回路をパワーアップし、論理回路を動作させて
クランプをターンオンさせる。従って、該クランプは、
静電放電が、回路ピンに接触するものを介して散逸する
ことを可能とする。好適実施形態の静電放電保護回路
は、公知の製造プロセスを使用して、チップ上に容易に
製造することが可能である。本回路は、小型であり、従
って通常の回路と共に集積回路チップ上に容易に組込む
ことが可能である。重要なことであるが、本保護回路
は、保護されている回路の通常動作に対しては透明、即
ち影響することはない。
【００１１】
【実施例】図１は別の回路を保護するために使用された
静電放電保護回路の好適実施例を示したブロック図であ
る。図１に示した如く、保護回路１０は一連の入出力ノ
ード１２を有している。簡単化のために、単に三つのこ
の様なノードが図示されているに過ぎないが、典型的な
実施例においては、この様なノードは数百個設けること
が可能である。保護されるべき回路は任意の機能を有す
ることが可能であるが、典型的には、例えばゲートアレ
イなどのようなデジタル論理回路である。保護されてい
る回路に対してのデータ、アドレス及びその他の信号
は、典型的には、図１の回路の全てが形成されている集
積回路の周辺部に位置されているボンディングパッド１
８において受取られる。次いで、これらの信号は、保護
されている回路に到達する前に、入出力バッファ２０へ
供給され且つ入出力制御論理１５へ供給される。勿論、
同様の態様において、保護されている集積回路の外側の
回路へ供給すべきものであり保護されている回路におい
て発生する信号は、保護されている回路から、制御論理
１５及びバッファ２０を介してボンディングパッド１８
へ供給される。
【００１２】重要なことであるが、上述した従来の回路
に加えて、図１に示した回路は、静電放電保護回路２
４，３０を制御乃至は「トリガ」するための付加的な論
理２２を有している。この点について以下に詳細に説明
する。
【００１３】静電放電回路はスイッチ２６を与えてお
り、それは、適宜の手段によって、静電放電イベント期
間中ＶｃｃとＶｓｓとの間でターンオンされる。その結
果、静電放電イベントは、入力ダイオードを通常逆バイ
アスする方向（従来技術装置における最悪の場合）にお
いて放電される。従って、該イベントは、順方向バイア
スされたダイオードとＶｓｓ及びＶｃｃとの間の短絡回
路を介してシャントされる。従来技術の入力ダイオード
を逆バイアスする傾向のある方向における静電放電イベ
ントは、Ｖｃｃ／Ｖｓｓをパワーアップする傾向のある
極性であるので、本回路は、低インピーダンススイッチ
を制御する論理２２へパワーを供給することに貢献す
る。
【００１４】基本的に、図１に示したトリガ回路２４
は、クランプ２６を制御して、回路１０が位置されてい
るチップがターンオンされる毎に、ＶｃｃをＶｓｓへ短
絡させ、即ちパワーを接地へ短絡させる。該トリガの抵
抗及びコンデンサコンポーネントの値を調節することに
より、より短い期間又はより長い期間を使用することが
可能である。好適実施例においては、論理回路２２は、
バッファ３０を介して、抵抗−コンデンサ回路２４へ接
続されている。バッファ回路３０は、論理回路２２へ印
加される前に、電圧を、ＲＣ回路からステップアップさ
せる。トリガ回路のコンデンサ３６は、Ｖｓｓへ接続さ
れており、一方抵抗３４はＶｃｃへ接続されている。
【００１５】動作について説明すると、本保護回路は、
蓄積する静電気からの電圧の幾分かを使用して、論理２
２がクランプ２６をターンオンさせて過剰な電圧を散逸
させることを可能とする。静電放電イベントは１マイク
ロ秒よりもかなり速く発生するので、ＲＣバイパス回路
２４は、抵抗３４及び抵抗３６の回路時定数が、低イン
ピーダンススイッチが静電放電イベントを超える期間の
間オンであるように設定される。好適な時定数は約１マ
イクロ秒である。なぜならば、それは、放電が論理回路
をパワーし且つ低インピーダンススイッチ内の相補的ト
ランジスタをイネーブルさせるのに十分に遅いものであ
るからである。
【００１６】ＲＣバイパス回路２４は、通常の電源ラン
プアップの期間中にトリガすることがないように構成さ
れている。これは、ＲＣ時定数をＥＳＤ時定数よりも大
きく且つ回路基板の通常の電源上昇時間よりも小さいよ
うに設定することによって達成される。クランプ２６を
Ｉ／Ｏバッファ２０内に配置し、一方インバータを論理
出力端に配置することにより、論理回路は実効的に静電
気損傷からシールドされ、且つ論理回路１５は通常の機
能を行なうことが可能である。
【００１７】図２は、静電放電保護を与えるために図１
のブロック２２内に付加したエキストラな論理を示した
概略図である。図２に示した回路は、３個の入力信号、
即ち回路２４からのリセット信号反転Ｒ、データ信号Ｄ
及び信号反転Ｔを受取る。尚、Ｒ及びＴの前の「反転」
という用語は、それぞれの記号の上にオーバーラインが
付されることを示している。通常の保護回路条件下にお
いては、Ｄ及びＴのみがアクティブである。静電放電の
場合には、反転Ｒが低電圧となり、回路の右側における
低インピーダンススイッチ２６をターンオンさせる。こ
の低インピーダンススイッチはＶｃｃをＶｓｓへ接続
し、該静電イベントを放電させる。
【００１８】図３は、幾つかの異なった静電条件に対す
る放電経路を示した概略図である。図３の回路は、Ｖ
ｃｃレール及びＶｓｓレールを有している。図１に関し
て説明したクランプ回路２６は図３においてはスイッチ
２６として示してある。放電経路を説明するために、ス
イッチ２６は、静電イベントによってトリガ動作した後
にとるべき閉止位置において示してある。図３に示した
ダイオード４１及び４２は、各ボンディングパッドと関
連する入力ダイオードであり、一方大型のダイオード４
０は、典型的なＣＭＯＳ半導体構成体におけるＮ導電型
ウエルとＰ導電型基板とによって形成されるダイオード
を表わしている。経路Ａで示した如く、Ｖｃｃ又はＶ
ｓｓの何れかが他方に対して正に充電されると、放電は
該スイッチを介して他方のレールへ散逸される。一方、
静電放電がＶｃｃをボンディングパッド１８に関して正
にバイアスさせると、該放電はスイッチ２６を介して流
れ次いでダイオード４１を介してボンディングパッド１
８へ流れる。パッド１８がＶｓｓよりも一層正にバイア
スされると、該放電は、ボンディングパッドからの経路
を介してダイオード４２を介し、次いでスイッチ２６を
介してＶｓｓへ散逸される。更に、図３には、パッドか
らパッドへの放電経路も示してある。ボンディングパッ
ド１８が静電放電によってパッド１８′よりも一層正に
バイアスされていると、該放電は経路Ｂに沿って散逸さ
れる。パッド１８′がパッド１８と比較して正である場
合、その電荷は対応する態様で散逸される。
【００１９】図４は、制御論理１５が、上述したクラン
プの代わりに単一の大型トランジスタ３８を駆動するト
リガ回路３５によって保護される場合の別の実施例を示
している。該トランジスタのソース及びドレインは、Ｖ
ｃｃとＶｓｓとの間に結合されている。静電イベントの
期間中、該トリガは活性化され、放電の極性に拘らず、
トランジスタ３８を短期間の間ターンオンさせて過剰の
電荷を電源へ散逸させる。トリガ３５は、任意のスタン
ダードなトリガ技術を使用することが可能である。例え
ば、１実施例においては、それは、図１における回路網
２４のようなＲＣ回路網を使用することによって、該回
路がターンオンされる毎に活性化される。
【００２０】本発明の別の実施例を図５に示しており、
それは異なったトリガ回路を示している。図５に示した
如く、コンデンサ４０がＶｃｃと電界効果トランジスタ
４２との間に接続されている。電界効果トランジスタ４
２のゲートは、別の電界効果トランジスタ４３へ接続さ
れており、一方そのソース及びドレインはＶｃｃと接地
との間に接続されている。トランジスタ４３は、トラン
ジスタ４２のゲートと接地との間に接続されており、ト
ランジスタ４３のゲートは、抵抗４５とコンデンサ４７
とによって形成されるＲＣ回路網へ結合されている。動
作について説明すると、Ｖｃｃ上に電圧スパイク又は放
電が発生すると、コンデンサ４０を充電し、トランジス
タ４２をターンオンさせて、スパイクが発生する場合に
はＶｃｃを接地へ短絡させる。このＲＣ回路網は、約２
マイクロ秒の時定数を有しており、且つパワーアップ期
間中又はＶｃｃ上のパルス期間中を除いて、ＶｃｃがＶ
ｓｓへ接続されることを阻止する。好適実施例において
は、コンデンサ４０及び４７の各々は約２ｐＦであり、
且つ抵抗４５は約１メグΩである。
【００２１】図６Ａ乃至図６Ｆはマルチピンの場合にお
ける種々の極性の放電に対する電流経路を示している。
集積回路が軍隊基準に適合するためには、回路を駆動す
るために使用される複数個の電源の何れか一つへ印加さ
れる任意の極性の静電放電を散逸することが可能なもの
でなければならない。これらの状況における電荷の散逸
を図６に示してある。これら図６Ａ乃至図６Ｆの各々
は、入力ダイオード、基板Ｎウエルダイオード、及び前
の図面に関して先に説明したクランプ回路を図示してい
る。対応する構成要素には対応する参照番号を付してあ
る。これらの各図面は、更に、二つのピン、即ちピンＥ
及びピンＩの各々に対する回路を示しており、各ピンは
異なった電源によって駆動される。集積回路上の全ての
ピンは、実効的に、基板抵抗を介して一体的に接続され
ており、且つこの抵抗は、ピンＥに対する静電放電保護
回路とピンＩに対する回路との間に示した抵抗５０によ
って表わされる。
【００２２】図６Ａにおいては、二つの静電放電電流経
路が示されている。第一電流経路は、入力ピン１８Ｅが
ＶｓｓＩに関して正にバイアスされている場合に対する
電流の流れを示している。この場合、電流は上側のダイ
オード４２Ｅを介してＶｃｃＥへ流れ、次いでクランプ
２６Ｅ及び基板抵抗５０を介してＶｓｓＩへ流れる。図
６Ａに示した如く、入力ピン１８ＥがＶｓｓＩに関して
負にバイアスされている場合には、電流の流れは、抵抗
５０及び下側ダイオード４１Ｅを介してパッド１８Ｅへ
流れる。
【００２３】図６Ｂは、入力ピンが、回路上の別のピン
のＶｃｃＩに関して正及び負にバイアスされている場合
の状態に対する二つの電流経路を示している。入力ピン
１８ＥがＶｃｃＩに関して正にバイアスされている場合
には、電流は、上側ダイオード４２Ｅ、低インピーダン
ススイッチ２６Ｅ、基板抵抗５０及び最後にダイオード
４０Ｉを介してＶｃｃＩへ流れる。ＶｃｃＩが入力ピン
１８Ｅよりも一層正にバイアスされている場合には、電
流は、スイッチ２６Ｉ、基板抵抗５０及び下側ダイオー
ド４１Ｅを介してパッド１８Ｅへ流れる。
【００２４】図６Ｃは、ＶｃｃＥがＶｓｓＩに関して正
及び負にバイアスされている場合の状態を示している。
ＶｃｃがＶｓｓＩよりも一層正である場合には、電流
は、スイッチ２６Ｅ及び基板抵抗５０を介してＶｓｓＩ
へ流れる。他の場合には、電流は、ＶｓｓＩからダイオ
ード４０Ｅを介してＶｃｃＥへ流れる。図６Ｄは、Ｖ
ｃｃＥ及びＶｃｃＩが静電イベント反対極性によってバ
イアスされている状態を示している。図示した如く、電
流経路は対称的である。ＶｃｃＩがＶｃｃＥよりも一層
正にバイアスされている場合には、電流はスイッチ２６
Ｉを介し、基板抵抗５０を介し、且つダイオード４０Ｅ
を介してＶｃｃＥへ流れる。ＶｃｃＥがＶｃｃＩよりも
一層正である場合には、電流は、スイッチ２６Ｅ及びダ
イオード４０Ｉを介して反対の方向に流れる。図６Ｅ
は、ＶｓｓＥ及びＶｓｓＩが互いに静電イベントによっ
てバイアスされている簡単な場合を示している。図示し
た如く、電流は、単に、一層正にバイアスされている部
分から、基板抵抗５０を介してより低い正の状態にバイ
アスされている部分へ流れる。図６Ｆは、ＶｃｃＩ及び
ＶｓｓＥが互いにバイアスされている状態を示してい
る。この場合、ＶｃｃＩから流れる電流はスイッチ２６
Ｉ及び抵抗５０を介して流れる。反対の方向に流れる電
流は、抵抗５０及びダイオード４０Ｉを介して流れる。
【００２５】本明細書に記載した技術は、それが軍隊ス
タンダード８８３Ｃに適合するものであることを確認す
るためにテストを行なった。一つのテストにおいては、
本明細書に記載した静電放電技術を選択的にイネーブル
及びディスエーブルすることを可能とする態様で種々の
コンポーネントを製造した。各部品は、ＩＭＣＳ ３０
００ ＥＳＤテスタ上で軍隊スタンダードに従って３Ｋ
ｅＶを印加した。全ての部品は、保護回路をイネーブル
させた場合にはテストをパスしたが、保護回路をディス
エーブルした場合には全てがテストをパスしなかった。
【００２６】上述した全ての実施例の重要な利点は、従
来の回路シミュレーション技術を使用してシミュレート
することが可能な能力を有することである。静電放電か
ら回路を保護する従来技術は、シミュレートすることが
困難であり、従って保護回路を使用する回路は、その様
な保護回路を使用する集積回路を製造した後に修正を必
要とすることが多々あった。勿論、一度製造した後に集
積回路へ重要なる変更を行なうことは極めて高価であり
且つ時間がかかり、保護回路を設けた製品を顧客へ送り
届けるのにかなりの期間遅れを発生することとなる。こ
の様な遅れは極めて不利益なものである。更に、本明細
書に記載した保護技術を使用する回路は軍隊スタンダー
ドをも満足するものである。軍隊スタンダードの一つに
よれば、何れか一つ又は全てのピンに対してパワー及び
接地の各々が印加される場合、及び他のピンに関して印
加される場合に回路に対して損傷が発生してはならない
というものである。
【００２７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明はこれら具体例にのみ限定さ
れるべきものではなく、本発明の技術的範囲を逸脱する
ことなしに種々の変形が可能であることは勿論である。
例えば、上述した好適実施例においては、静電保護を実
現する論理回路及びクランプ回路は全て電界効果トラン
ジスタを使用するものとして記載してあるが、その代わ
りにバイポーラトランジスタを使用することも可能であ
る。
【図面の簡単な説明】
【図１】 保護されている回路との関係を示した静電放
電保護回路の好適実施例を示したブロック図である。
【図２】 静電放電保護回路を活性化するために使用さ
れる典型的な回路を示した概略図である。
【図３】 一つのピン又は複数個のピンと電源との間の
種々の放電極性に対する電流経路を示した概略図であ
る。
【図４】 静電放電保護回路の別の実施例を示した概略
図である。
【図５】 静電放電保護回路の別の実施例を示した概略
図である。
【図６Ａ】 複数個の電源条件における放電極性に対す
る電流経路を示した概略図である。
【図６Ｂ】 図６Ａと同様の概略図。
【図６Ｃ】 図６Ａと同様の概略図。
【図６Ｄ】 図６Ａと同様の概略図。
【図６Ｅ】 図６Ａと同様の概略図。
【図６Ｆ】 図６Ａと同様の概略図である。
【符号の説明】
１０ 保護されている回路 １２ 入出力ノード １５ 制御論理 １８ ボンディングパッド ２０ バッファ ２２ 付加的な論理 ２４，３０ 静電放電保護回路 ２６ スイッチ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 機能回路を静電放電から保護する保護回
    路において、第一高電位源へ接続される第一ノード、第
    二低電位源へ接続される第二ノード、制御信号に応答し
    て前記第一ノードを前記第二ノードへ切換え可能に接続
    するスイッチ手段、前記スイッチ手段へ接続されており
    静電放電に応答して前記制御信号を発生するトリガ手
    段、を有することを特徴とする保護回路。
  2. 【請求項２】 請求項１において、前記スイッチ手段
    が、前記機能回路の入力ノードと前記第一ノードとの間
    に接続されている第一トランジスタと、前記入力ノード
    と前記第二ノードとの間に接続されている第二トランジ
    スタとを有することを特徴とする保護回路。
  3. 【請求項３】 請求項２において、前記第一及び第二ト
    ランジスタの各々が、前記制御信号を受取るべく接続さ
    れており且つ対応する第一及び第二ノードへの入力ノー
    ドへ接続していることを特徴とする保護回路。
  4. 【請求項４】 請求項３において、前記第一及び第二ト
    ランジスタの各々が電界効果トランジスタを有すること
    を特徴とする保護回路。
  5. 【請求項５】 請求項１において、前記トリガ手段が、
    前記機能回路へパワーが印加された場合に、前記スイッ
    チ手段をトリガするために抵抗−コンデンサ回路網を有
    することを特徴とする保護回路。
  6. 【請求項６】 請求項５において、前記抵抗−コンデン
    サ回路網が、前記第一ノードと第二ノードとの間におい
    て、直列接続した抵抗及びコンデンサを有することを特
    徴とする保護回路。
  7. 【請求項７】 請求項６において、前記抵抗−コンデン
    サ回路網が、前記静電放電の期間よりも大きな時定数を
    有するべく選択されていることを特徴とする保護回路。
  8. 【請求項８】 請求項１において、前記スイッチ手段
    が、前記第一ノード及び第二ノードへ接続されている単
    一のトランジスタを有することを特徴とする保護回路。
  9. 【請求項９】 請求項８において、前記単一のトランジ
    スタが、前記トリガ回路へ接続されている制御電極を持
    った電界効果トランジスタを有することを特徴とする保
    護回路。
  10. 【請求項１０】 請求項１において、前記トリガ回路
    が、前記第一ノードと前記第二ノードとの間に接続した
    トランジスタを有しており、その場合に前記第一ノード
    上の静電放電が前記トランジスタをターンオンさせて前
    記第一ノードを接地へ接続させることを特徴とする保護
    回路。
  11. 【請求項１１】 静電放電から保護した集積回路におい
    て、接続ノードへ供給される信号に応答して動作を実行
    する複数個の接続ノードを持った機能回路が設けられて
    おり、前記機能回路は電位源を横断して接続するために
    少なくとも第一及び第二接続ノードを有しており、各々
    が前記複数個の接続ノードの対応する一つへ接続されて
    いる複数個のスイッチ手段が設けられており、前記各ス
    イッチ手段は制御信号に応答してその接続ノードを前記
    第一及び第二接続ノードの両方へ接続させ、静電放電に
    応答して前記制御信号を発生するトリガ回路が設けられ
    ていることを特徴とする集積回路。
  12. 【請求項１２】 請求項１１において、前記トリガ回路
    が、パワーが前記機能回路へ印加される毎に、短期間の
    間前記制御信号を発生することを特徴とする集積回路。
  13. 【請求項１３】 請求項１２において、前記トリガ回路
    が、前記第一及び第二接続ノードの間に接続されている
    ことを特徴とする集積回路。
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