CN1242478C - 静电放电(esd)保护电路 - Google Patents

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Abstract

在此公开一种ESD保护电路(39)，其连接到集成电路(31)的多个I/O电路(30、32、36)的每一个电路。该ESD保护电路包括MOSFET晶体管(40)，以在出现ESD事件时提供最初的ESD保护。在一个实施例中，MOSFET晶体管的控制电极连接到第一总线电路(42)。集成电路(31)包括通过触发器总线(47)连接到ESD保护电路的远处触发器电路(37)。该分立ESD保护电路并联地工作，以在出现ESD事件时对I/O电路(30、32和36)提供ESD保护。

Description

静电放电(ESD)保护电路
技术领域
本发明一般涉及提供静电放电(ESD)保护的半导体电路，特别涉及分布式ESD保护方案。
背景技术
在制造工艺和在最终系统应用中，集成电路可能出现静电放电(ESD)事件。与瞬间放电相关的能量容易破坏在当前集成电路(IC)中存在的脆弱器件。外部端子或焊盘形成用于集成电路与外界之间的连接点，因此作为用于ESD事件的通路。作用于一个焊盘的ESD事件可能把超过一千伏的电压耦合到与该焊盘连接的电路。
在常规的IC ESD保护方案中，通常使用特殊的箝位电路来旁路IC电源线之间的ESD电流，从而防止内部元件被破坏。一种ESD箝位电路，被称为活性金属氧化物半导体场效应晶体管(MOSFET)箝位电路，一般包括3个功能元件：触发器电路、中间缓冲器电路、以及大MOSFET晶体管。触发器电路被设计为响应所作用的ESD事件，但是在IC的正常工作过程中保持不动作。该缓冲器电路被用于放大触发器输出，以驱动大MOSFET晶体管的栅极端。连接在两个电源线之间的大MOSFET晶体管作为在箝位电路中的主要ESD电流分散器件。活性MOSFET晶体管箝位电路一般仅仅依赖于MOSFET作用来旁路通道之间的ESD电流。由于在ESD事件中的峰值电流可能具有安培的量级，因此需要非常大的MOSFET晶体管尺寸。
一种已知的瞬间触发活性MOSFET ESD箝位电路10在图1中示出。图1中所示的箝位电路10保护VDD电源线1不受到参照接地的VSS电源线2的正ESD事件的影响。如图1中所示，箝位电路10采用触发器电路8、缓冲器电路3和大N沟道MOSFET(NMOSFET)晶体管4。利用电阻器6和电容器7把触发器电路8设计为电阻器-电容器(RC)瞬时检测器。响应在VDD线1上产生快速的正电压升高的ESD事件，触发器电路8最终保持节点5远低于VDD。具有连接到节点5的输入端的缓冲器电路3然后驱动NMOSFET 4的栅极变为VDD，从而导通该器件。一旦导通之后，NMOSFET 4作为VDD线1与VSS线2之间的低电阻旁路。NMOSFET 4将在由触发器电路8的RC时间常数所决定的时间段内保持导通。结果，该RC时间常数将被设置为足够长，以超过ESD事件的最大期望时间段，一般为3至5百纳秒，并且足够短以足以避免在VDD电源线的正常脉冲升压过程中导致箝位电路的错误启动。在正常工作过程中该VDD升压一般需要2至5毫秒。请注意，一旦VDD到达恒定电压水平，NMOSFET 4被偏压在正常操作所需的不导通状态。
对于现有技术的图1的箝位电路的限制在于这种箝位电路占据大的基片面积。这种箝位电路一般占据与线路结合焊盘相当的面积。由于活性MOSFET ESD箝位电路与该器件的沟道宽度(与电流相垂直的尺寸)成正比，因此不可避免导致在图1中的大尺寸NMOSFET 4。在典型的应用中，图1中的NMOSFET 4可能具有大约2000微米的沟道宽度。该箝位电路的其它部分，特别是触发器电路8，还占据全部箝位面积的大部分。由触发器电路8所利用的面积包括电阻器6和电容器7，通常占据高达50％的总箝位电路面积。触发器电路8需要该较大面积以获得3至5百纳米的所需RC时间常数。
图1的大尺寸活性MOSFET ESD箝位电路一般会限制该电路可以置于IC中的位置。假设一个IC具有大量的外围输入/输出(I/O)和电源线接合焊盘。在一种典型结构中，设置多达20个I/O电路(I/O焊盘以及它们的相关电路)大电路组。连接到在片电源线的电源焊盘一般不置于I/O电路的电路组之间。为了使整个IC面积最小化，在一个电路组中的I/O电路一般相邻，导致在该I/O电路组中具有较小或没有未使用的面积。因此，ESD箝位电路一般不能够置于I/O电路的电路组中。因此，ESD箝位电路通常置于电源焊盘附近或者置于IC边角区域。
图2示出在集成电路20中的一种活性MOSFET ESD箝位电路19的典型应用(如图1中所示)，以保护多个I/O电路12-15。尽管在该示意图中仅仅示出4个I/O电路，但是在一种典型应用中，该远处的ESD箝位电路可以保护I/O电路的更大电路组。
在图2中的集中ESD箝位电路19连接在正电源线(VDD)21和负电源线(VSS)22之间。如图1中所示，该箝位电路包含一个触发器电路、缓冲器电路和大MOSFET晶体管。
在图2中的I/O电路包括连接在VDD线21和VSS线22之间的I/O焊盘23。NMOSFET 24连接在该I/O焊盘23和VSS之间。一个PMOSFET 25连接在该I/O焊盘和VDD之间。NMOSFET 24作为输出下拉缓冲器，而PMOSFET 25作为输出上拉缓冲器。NMOSFET 24和PMOSFET 25的栅极分别连接到输出前置驱动器电路(未示出)。二极管27具有连接到VSS的正极和连接到I/O焊盘的负极。二极管26具有连接到I/O焊盘的正极和连接到VDD的负极。I/O电路13-15，分别与I/O电路12相同，还在图2中示出。
串联电阻器R1-R3、Rn在每个I/O电路之间的VDD线上示出。每个电阻器表示对于两个相邻I/O电路之间的VDD线的片断的分布寄生金属电阻。类似的电阻器可以在VSS线上示出，但是不包含在图2中，以清楚地示出该示意图。请注意，在典型的IC应用中，另外的I/O电路和另外的电阻器可以置于图2中的I/O电路14和15之间。
集成电路通常最容易在相对于接地的VSS的正ESD事件耦合到I/O焊盘过程中被破坏。用于作用在图2中I/O焊盘23的事件的主要ESD分散路径如下。I/O焊盘电压随着正ESD事件的作用而快速升高。二极管26正向偏压，使VDD电源线电压也增加。在集中ESD箝位电路19中的触发器电路检测到ESD事件，并且通过缓冲器电路导通该大NMOSFET旁路器件。这使得过渡ESD电流无害地在VDD和VSS之间流过，保护在I/O电路中的脆弱元件。在该ESD事件过程中，随着所作用的ESD事件的峰值电流流过预定的分散路径，I/O焊盘23的电压升高到由电压降的总和所设置的峰值电平。请注意，如果相等的ESD事件依次作用在图2中的每个I/O焊盘上，最远离该集中ESD箝位电路的该I/O焊盘将到达最高峰值电压。这是由于在被作用的I/O焊盘和该集中ESD箝位电路之间的VDD电源线上的大量串联电阻所造成的。
NMOSFET 24提供用于上述ESD事件的另一条分散路径，并且通常是在该集成电路中的最脆弱的器件。在ESD事件过程中，利用NMOSFET漏极扩散、源极扩散、以及分别形成横向双极型集电极、发射极和基极区的本地P型基片区，NMOSFET 24可以作为一个横向寄生NPN双极型晶体管。该寄生双极型晶体管可以在发生故障之前导通部分的峰值ESD电流。但是，如果I/O焊盘电压升高到超过临界电压阈值，则该器件将受到永久的热损坏。尽管该临界电压阈值的幅度随着设计选择和半导体制造技术而具有相当大的变化，对于故障阈值的数值一般从7伏到10伏之间。因此，为了保护I/O电路12不受到ESD的破坏，ESD电流必须旁路通过该集中的ESD箝位电路19，以把I/O焊盘23处的电压限制在上述确定的临界故障电压之下。
对于图2中所示的远处ESD箝位电路方法的限制在于随着箝位电路之间的I/O电路数目的增加，越来越难以用集中ESD箝位电路19来保护I/O电路12。这是由于在VDD电源线中的串联电阻(R1+R2+R3+...+Rn)增加所造成的。例如，假设一个IC布局具有80微米的接合焊盘间距和22微米的VDD线宽。对于典型的0.07欧/平方微米的金属电阻率，每个焊盘的合成电阻(Rn)大约为0.25欧。如果VDD总线与10个焊盘相交叉，到达ESD箝位电路，则在该ESD电流路径中的净VDD总线电阻将为2.5欧。在工业标准200V机器典型ESD事件中，强制通过该IC的峰值电流大约为3.0A。对于该峰值电流，净VDD总线电阻单独在ESD电流分散路径上产生7.5伏的电压降。即使在包含由于二极管26和集中ESD箝位电路19的额外电压降之前，这可能超过NMOSFET输出缓冲器24发生故障的临界电压阈值。
可以通过增加VDD线21的宽度以减小累积电阻而提高ESD性能，但是这会导致增加集成电路的尺寸的代价。额外的ESD箝位电路还可以置于与箝位电路19相并联在I/O电路之间。但是，对于典型的I/O电路的紧密组合，不能够获得用于这些大的箝位电路的控件。为了在I/O电路之间提供该空间，需要进一步增加IC的尺寸。因此，需要一种改进的更加节约空间的ESD箝位电路方案，其在保护大的紧密压缩的I/O电路阻时不容易受到累积VDD线电阻的影响。还需要一种ESD箝位电路方案，其同等地保护所有I/O电路，而没有如图2中所示明显地改变与集中ESD箝位电路的距离。最后，需要一种ESD箝位电路方案，其非常灵活和模块化，使得相同的方案可以应用于多种IC设计，而仅仅需要对VDD线电阻或在I/O电路组中的I/O电路的数目给予最少限度的考虑。
发明内容
本发明提供一种集成电路，其具有VSS电源总线以及静电放电总线，其中包括：连接到静电放电总线和VSS电源总线的多个输入/输出焊盘；多个分立晶体管，其中：每个分立晶体管连接到相应的输入/输出焊盘；多个分立晶体管响应在多个输入/输出焊盘的至少一个焊盘上的静电放电事件而并行地工作，以对多个输入/输出焊盘提供静电放电保护；以及多个分立晶体管的每一个包括第一电流电极、第二电流电极、以及控制电极，其中第一电流电极连接到静电放电总线，以及第二电流电极连接到VSS电源总线；远程触发器电路，其具有连接到静电放电总线的第一端和通过触发器总线连接到多个分立晶体管的每个控制电极的第二端。
本发明提供一种用于静电放电保护的分布式晶体管电路，其具有VSS电源总线以及静电放电总线，其中包括：连接到静电放电总线和VSS电源总线的多个输入/输出电路；多个分布式晶体管，其中：多个输入/输出电路的每一个包括多个分布式晶体管中的一个，以及每个分布式晶体管具有连接到静电放电总线的第一电流电极、连接到VSS总线的第二电流电极、和控制电极；以及对应于多个分布式晶体管的远程触发器电路，其具有连接到静电放电总线的第一端，以及通过触发器总线连接到分布式晶体管的每个控制电极的第二端。
附图说明
本发明通过举例说明，并且不限于附图中所示，其中相同的标号表示类似的元件，其中：
图1示出现有ESD箝位电路的电路图；
图2示出现有ESD保护电路的电路图；
图3示出根据本发明一个实施例的分布式ESD保护电路的电路图；
图4示出根据本发明另一个实施例的分布ESD保护电路的电路图。
本领域的技术人员将认识到在图中的元件是用于简化和清楚地说明并且不一定按照比例。例如，在图中的一些元件的尺寸可能相对于其它元件被夸大，以有助于对本发明的实施例的理解。
具体实施方式
本发明的实施例提供一种ESD保护网络，其中一个分立ESD保护电路的阵列并联在正总线和接地电源总线之间，并且分布在要被保护的每个I/O电路中。用于在ESD事件过程中和在正常电路工作过程中控制该分立ESD保护电路的触发器被置于远离要被保护的I/O电路的位置处。该远处的触发器电路检测耦合到任何一个I/O焊盘的正ESD事件，并且在响应中启动该阵列中的分立ESD。在一个实施例中，该远处触发器电路采用一个电阻器-电容器(RC)瞬时检测器，其具有设置为超过一个ESD事件的持续时间的特征RC时间常数(一般为几微秒)。由于需要大的基片面积来获得该RC时间常数，因此这对于用一个远处触发器电路来控制多个分布式ESD保护电路是具有高面积效率的。
在一个实施例中，该分立ESD保护电路和远处触发器电路耦合在正电源总线和接地电源总线之间，它们分别连接到该IC外部的一个电源。在另一个实施例中，正总线可以不直接连接到外部电源总线。该正总线可以被称为VDD总线或者ESD总线。接地电源总线，也被称为VSS总线，可以连接到硅基片，以使得该基片与VSS总线金属相并联。
在本发明的一个实施例中，具有VSS电源总线和ESD总线的集成电路包括连接到ESD总线和VSS电源总线的多个输入/输出(I/O)焊盘，以及多个分立晶体管，其中每个分立晶体管连接到一个相应的I/O焊盘。该多个分立晶体管响应在多个I/O焊盘的至少一个焊盘上的ESD事件而并联地工作，以对多个I/O焊盘提供ESD保护。
在另一个实施例中，用于ESD保护具有VSS电源总线和ESD总线包括连接到ESD总线和VSS电源总线的多个I/O电路以及多个分布式晶体管。多个I/O电路中的每个电路包括多个分布式晶体管之一，以及每个晶体管具有连接到ESD总线的第一电流电极、连接到VSS总线的第二电流电极、以及控制电极。该分布式晶体管电路进一步包括对应于多个分布式晶体管的触发器电路，其具有连接到ESD总线的第一端和通过一个触发器总线连接到该分布式晶体管的每个控制电极的第二端。
在许多ESD保护方案中，该I/O电路ESD的稳定性取决于在测试中I/O焊盘与很少设置的集中ESD箝位电路之间的ESD总线电阻。但是，通过把该分立ESD保护电路分布在要被保护的所有I/O焊盘中，ESD的稳定性很少在焊盘与焊盘之间发生变化。当任何I/O焊盘经历相对于接地的VSS的正ESD事件时，位于多个I/O电路的每个电路处的分立ESD保护电路并联地导通。在I/O的大电路组中，聚集在被作用的I/O焊盘的1欧姆的ESD总线电阻中的ESD保护电流倾向于把大部分ESD电流旁路。但是，与被作用的I/O焊盘的位置无关，在该阵列中的多个分立ESD保护电路前后进行工作，以提供ESD总线和VSS总线之间低电阻的主要路径。分立保护器件的累积效果使得多个小的器件能够处理非常大的ESD电流。
本发明的一些实施例的优点在于利用分离的远处触发器电路的每个分立ESD保护电路占据较小的基片面积。分立ESD保护电流一般仅仅占据现有的集中ESD箝位电路的面积的10％或更少。该面积足够小，使得该分立ESD保护电路可以容易地配合到该I/O电路区域中，而仅仅对整个IC面积具有最小的影响。
图3示出本发明的一个实施例，其中在集成电路31中提供ESD保护。该集成电路31包括各种电路部分，包括I/O电路30、32和36以及远处触发器电路37。这些电路部分的每一个都连接在正ESD总线48和接地VSS总线43之间。串联电阻R1、R2和Rn在每个I/O电路的ESD总线48上示出。每个电阻器表示两个相邻I/O电路之间的ESD总线48的片段的分布式寄生金属电阻器。除了图3中所示的I/O电路30、32和36以及电阻器R1、R2和Rn之外，可变数目的额外I/O电路和VDD总线电阻器可以置于I/O电路32和36之间。其它实施例甚至可以包括比图3中所示更少的I/O电路。
I/O电路30包括连接在I/O焊盘38与ESD总线48之间的输出缓冲器PMOSFET 49和二极管46，以及连接在I/O焊盘38与VSS总线43之间的输出缓冲器NMOSFET 41和二极管45。I/O电路30进一步包括连接在ESD总线48和VSS总线43之间的分立ESD保护电路39。在该实施例中，分立ESD保护电路39包括第一缓冲器电路42和NMOSFET40。NMOSFET 40的漏极连接到ESD总线48，而源极连接到VSS总线43。另一个实施例可以用其它类型的晶体管来取代该NMOSFET 40。第一缓冲器电路42由连接到触发器总线47的输入和连接到NMOSFET 40的控制端的输出所构成。在ESD事件过程中，该分立ESD保护电路39提供ESD总线48和VSS总线43之间的直接路径。请注意，包含在每个I/O电路中的分立ESD保护电路39相并联，以提供与经受ESD事件的I/O焊盘无关的分布式ESD保护。I/O电路32和36类似于I/O电路30。在该实施例中，它们包括与I/O电路30中相同的电路结构，如图3中所示。
包含在I/O电路30、32和36中的每个ESD保护电路，例如ESD保护电路39，通过把远处触发器电路37的输出连接到ESD保护电路39的输入的触发器总线47由远处触发器电路37所控制。在本发明的实施例中，远处ESD触发器电路37包括RC瞬时检测器56，其中包括电阻元件54和电容元件52以及第二缓冲器电路50。电阻元件54连接在VSS总线43和节点55之间。电容元件52连接在节点55和ESD总线48之间。
第二缓冲器电路50用于把由RC瞬时检测器56所产生的微弱信号放大到足以驱动触发器总线47的信号电平。这可以通过例如用于一系列的一个或多个反向缓冲器级的普通电路装置来实现。位于分立ESD保护电路的每个电路中的第一缓冲器电路，例如第一缓冲器电路42，用于把在触发器总线47上的信号放大到足以在ESD事件过程中启动NMOSFET 40的信号电平。利用如图3中所示构造的电阻元件54和电容元件52，第一和第二缓冲器电路一同可以利用偶数的反相缓冲器级。
在图3中的集成电路31的另一个实施例中，电阻元件54和电容元件52可以相对于节点55倒置，从而电阻元件连接到ESD总线48，以及电容元件连接到VSS总线43。利用按照各种方式构造的RC瞬时检测器56，第一和第二缓冲器电路一同可以利用奇数的反相缓冲器。
在图3的集成电路的另一个实施例中，第一和第二缓冲器电路可以融合到单个有效缓冲器电路中，并且置于远处触发器电路37内。在该实施例中，I/O电路30、32和36的分立ESD保护电路将仅仅包括NMOSFET，并且不包括第一缓冲器电路。例如，ESD保护电路39将仅仅包括NMOSFET 40，并且触发器总线47连接到NMOSFET 40的控制端。
在许多ESD保护方案中(例如参照图1和2所述的方案)，在集成电路中的ESD事件导致电流从ESD事件所作用的I/O焊盘流到单个大ESD箝位电路。根据ESD箝位电路与所作用的I/O焊盘的接近程度，ESD总线的电阻可能实际导致不能接受的电压升高。相反，本发明的实施例用接近于每个I/O焊盘的分立的较小ESD保护电路来取代单个较大或集中的ESD箝位电路，并且保持该触发器电路在一个远处位置。具有分立保护电路的ESD保护系统类似于单个大保护网络和有效地发挥作用，其中局部的分立ESD保护电路的累积效果导致增加集成电路的保护。与集中ESD保护方案相比，使多个分立ESD保护电路接近于每个I/O焊盘，大大地减小了对ESD总线电阻的限制。本发明的一些实施例的优点在于该ESD总线可以被设计为比集中ESD方法更小(更加耐用)，以对每个I/O电路获得稳定的ESD保护。
在一个实施例中，在图3中的NMOSFET具有最多接近于300微米的沟道宽度，以及最多大约0.6微米的沟道长度。用于两个相邻I/O电路(没有在图3中具体示出)之间的触发器总线47的每个片段的寄生金属电阻大约为5欧。对于两个相邻I/O电路之间的每个ESD总线片段的寄生金属电阻(Rn)大约为0.25欧。因此，总共9个ESD保护电路，具有2700微米的累积NMOSFET 40沟道宽度，存在于任何被作用的I/O焊盘的1欧姆的ESD总线电阻中。该总数包括被作用的I/O焊盘附近的ESD保护电路加上沿着ESD总线的任何方向上的4个ESD保护电路。
在一个实施例中，ESD保护电路39的MOSFET 40具有大约250微米的栅极尺寸以及大约0.5微米的沟道长度。在该实施例中，被ESD事件作用的焊盘受到在大约1欧的ESD总线电阻内具有2250微米器件宽度以及具有0.5微米的沟道长度的有效ESD保护。因此，本发明的实施例提供较小的保护电路网络，其可以沿着电阻ESD总线分布，并且对经受ESD事件的任何I/O焊盘提供稳定的ESD保护。
除了如图3中所示在I/O电路中的设置之外，分立ESD保护电路39还可以置于电源焊盘上，在置于I/O或电源焊盘之间的单元中，或者在任何可以获得适当的空间的地方。一个目的是提供广泛地沿着ESD总线分布的ESD保护电路，从而任何被作用的I/O焊盘将受到在1欧的ESD总线金属内的多个ESD保护电路的保护。如图3中所示的远处触发器电路37可以置于电源焊盘处，在I/O或电源焊盘之间的单元中，或者在任何可以获得适当空间的地方。本发明的实施例使得ESD保护方案可以独立应用和设计，并且可以在标准的单元设计方法中实现。该分立ESD保护电路39可以由ESD总线48所形成，从而不会增加集成电路的面积。当置于焊盘的边缘处时，ESD保护电路39可以形成在双层金属中，甚至在3层金属中。
在图4中示出本发明的另一个实施例。该集成电路60包括各种电路部分，包括I/O电路62、64和66以及远处触发器电路68。这些电路部分的每一个都连接在正ESD总线70和接地VSS总线72之间。串联电阻R1、R2和Rn在每个I/O电路的ESD总线上示出。每个电阻器表示两个相邻I/O电路之间的ESD总线的片段的分布式寄生金属电阻器。除了图4中所示的I/O电路和电阻器之外，可变数目的额外I/O电路和VDD总线电阻器可以置于I/O电路64和66之间。I/O电路62包括连接在I/O焊盘74与ESD总线70之间的输出缓冲器PMOSFET 76和二极管80，以及连接在I/O焊盘74与VSS总线72之间的输出缓冲器NMOSFET 78和二极管82。I/O电路62进一步包括连接在ESD总线70和VSS总线72之间的分立ESD保护电路89。在该实施例中，分立ESD保护电路89包括第一缓冲器电路86、NMOSFET 88以及一个电容元件84。缓冲器电路85由连接到触发器总线71的输入和连接到NMOSFET 88的控制端的输出所构成。NMOSFET 88的漏极连接到ESD总线70，而源极连接到VSS总线72。在另一个实施例中，可以用其它类型的晶体管来取代该NMOSFET。电容元件84连接在触发器总线71和VSS总线72之间。在ESD事件过程中，分立ESD保护电路89提供ESD总线70与VSS总线72之间的直接电流路径。I/O电路64和66类似于I/O电路62，保括与I/O电路62相同的电路结构，如图4中所示。请注意，包含在每个I/O电路62、64和66中的例如ESD保护电路89这样的分立ESD保护电路相并联，以提供与被作用ESD事件的I/O焊盘无关的分布式ESD保护。
包含在I/O电路62、64和66中的每个ESD保护电路被远处触发器电路68通过把远处触发器电路68的输出连接到每个ESD保护电路的输入的触发器总线71进行控制。在本实施例中，远处ESD触发器电路68包括一个RC瞬时检测器，其由电阻元件92和电容元件90所构成。电阻元件92连接在ESD总线和节点95之间。电容连接90连接在节点95和VSS总线之间。节点95连接到触发器总线71。
在每个分立ESD保护电路中的电容元件84、96和94分别连接在触发器总线71和VSS总线72之间，与电容元件90相并联，并且用于增加在远处触发器电路68中的RC瞬时检测器的有效RC时间常数。电容器90因此可以随意减小尺寸，从而与沿着触发器总线71分布的其它电容元件84、96和94前后工作的电容元件90和电阻器92产生所需的RC时间常数。在另一个实施例中，可以完全取消电容元件90，由沿着触发器总线分布的电阻器92和电容元件84、96和94形成RC瞬时检测器。
该缓冲器电路86用于把通过触发器总线71由RC瞬时检测器所产生的微弱信号放大到足以驱动NMOSFET 88的控制端的信号电平。该缓冲器电路可以用普通的电路装置来实现，例如采用串联的一个、三个或五个反相缓冲器级。
本发明的实施例提供一种ESD保护网络，其中一个分立ESD保护电路的阵列并联在正总线和接地电源总线之间，并且沿着要被保护的每个I/O电路而分布。用于在ESD时间过程中和正常电路工作过程中控制该分立ESD保护电路的触发器被置于远离要被保护的I/O电路的位置处。因此在任何被作用的I/O焊盘和把ESD电流无害地旁路到VSS所需的累积ESD保护电路之间的有效ESD总线电阻被减小。这获得同样保护在一个IC中的所有I/O电路的一个模块空间效率的ESD保护方案。
在上述说明书中，本发明已经参照具体实施例进行描述。但是本领域的普通技术人员将认识到可以做出任何改变和变化而不脱离在下文的权利要求中给出的本发明的范围。相应地，说明书和附图被认为是说明性而非限制性的，并且所有这种改变被包含在本发明的范围内。
在下文已经参照具体实施例描述效果、优点和对问题的解决方案。但是，这些效果、优点、解决方案以及可以产生该效果、优点或解决方案的任何元件不是任何或所有权利要求的关键、必要或本质特征或元件。如下文中所用，术语“包括”、“包含”或者任何其变型是非排它性的包含，例如包含一系列要素的工艺、方法、产品或装置不仅仅是包含这些要素，而且还可以包含其它没有明确列出的或者这种工艺、方法、产品或装置所固有的其它要素。

Claims (9)

1.一种集成电路，其具有VSS电源总线(43或72)以及静电放电总线(48或70)，其中包括：
连接到静电放电总线和VSS电源总线的多个输入/输出焊盘(38或74)；
多个分立晶体管(40或88)，其中：
每个分立晶体管连接到相应的输入/输出焊盘；
多个分立晶体管响应在多个输入/输出焊盘的至少一个焊盘上
的静电放电事件而并行地工作，以对多个输入/输出焊盘提供静电放电保护；以及
多个分立晶体管的每一个包括第一电流电极、第二电流电极、以及控制电极，其中第一电流电极连接到静电放电总线，以及第二电流电极连接到VSS电源总线；
远处触发器电路(37或68)，其具有连接到静电放电总线的第一端和通过触发器总线连接到多个分立晶体管的每个控制电极的第二端。
2.根据权利要求1所述的集成电路，其中该集成电路进一步包括连接在触发器总线(47)和远处触发器电路的第二端(55)之间的缓冲器电路(50)。
3.根据权利要求1所述的集成电路，其中进一步包括多个缓冲器电路(42或86)，其中多个缓冲器电路的每一个连接在触发器总线(47或71)与多个分立晶体管(40或88)的至少一个晶体管的控制电极之间。
4.根据权利要求1所述的集成电路，其中进一步包括多个电容元件(84)，其中多个电容元件中的每个电容元件具有连接到触发器总线的第一端以及连接到VSS电源总线的第二端。
5.根据权利要求1所述的集成电路，其中在出现静电放电事件时，多个分立晶体管提供主要放电路径。
6.一种用于静电放电保护的分布式晶体管电路，其具有VSS电源总线(43或72)以及静电放电总线(48或70)，其中包括：
连接到静电放电总线和VSS电源总线的多个输入/输出电路(30、32、36或62、64、66)；
多个分布式晶体管(40或88)，其中：
多个输入/输出电路的每一个包括多个分布式晶体管中的一个，以及
每个分布式晶体管具有连接到静电放电总线的第一电流电极、连接到VSS总线的第二电流电极、和控制电极；以及
对应于多个分布式晶体管的远处触发器电路(37或68)，其具有连接到静电放电总线的第一端，以及通过触发器总线(47或71)连接到分布式晶体管的每个控制电极的第二端。
7.根据权利要求6所述的分布式晶体管电路，其中进一步包括多个缓冲器电路(42或86)，其中每个缓冲器电路连接在相应的分布式晶体管(40或88)的控制电极与触发器总线(47或71)之间。
8.根据权利要求6所述的分布式晶体管电路，其中进一步包括多个电容元件(84)，其中多个电容元件的每个电容元件具有连接到触发器总线的第一端以及连接到VSS电源总线的第二端。
9.根据权利要求6所述的分布式晶体管电路，其中多个分布式晶体管并联地工作，并且在出现静电放电事件时提供主要放电路径进行静电放电保护。
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