JP5985851B2

JP5985851B2 - Ｅｓｄ保護回路及びｅｓｄ保護回路に係る半導体装置

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Publication number: JP5985851B2
Application number: JP2012071896A
Authority: JP
Inventors: 祐司金井
Original assignee: Asahi Kasei EMD Corp
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Filing date: 2012-03-27
Publication date: 2016-09-06
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Also published as: JP2013207388A

Description

本発明は、ＥＳＤ保護回路及びＥＳＤ保護回路に係る半導体装置に関し、より詳細には、出力パッドに接続されている、ＭＯＳ出力トランジスタのゲートを制御する、ＥＳＤ保護回路及びＥＳＤ保護回路に係る半導体装置に関する。

従来、ＬＳＩでは入出力パッドに加えられる静電気放電（ＥＳＤ）から保護するために、ＥＳＤ保護回路を内蔵するのが一般的となっている。

出力パッドの保護方法としては大きく分けると２つあり、各パッドにＥＳＤ保護回路を設けるＰａｄＢａｓｅｄ方式と、電源間のみにＥＳＤ保護回路を設けるＲａｉｌＢａｓｅｄ方式がある。一般的にＰａｄＢａｓｅｄ方式では各出力パッドにＥＳＤ保護回路を設けるため、レイアウト面積の効率性が低下するという問題点がある。その点ＲａｉｌＢａｓｅｄ方式では電源間にのみＥＳＤ保護回路を設ければよいため、レイアウト効率は良い。また、ＲａｉｌＢａｓｅｄ方式のなかでも、サージ電流を除去するためのＣＭＯＳ素子をブレークダウンさせ、バイポーラとしてサージ電流を流す場合と、飽和領域で動作させ通常のＭＯＳトランジスタとしてサージ電流を流す場合がある。ここでは前者をＲＢＢ（ＲａｉｌＢａｓｅｄＢｒｅａｋｄｏｗｎ）型、後者をＲＢＮＢ（ＲｅａｌＢａｓｅｄｎｏｎＢｒｅａｋｄｏｗｎ）型と定義する。レイアウト効率が高いため通常ＲＢＢ型を選択するが、使用するプロセスによってはＲＢＮＢ型を選択することもある。

図１は一般のＲＢＮＢ型ＥＳＤ保護回路の１つである（例えば、特許文献１参照）。

図１のＥＳＤ保護回路では、第１のＰＭＯＳトランジスタＭＰ１のゲートと第１のＮＭＯＳトランジスタＭＮ１のゲートとの接続点と、電源ＶＤＤとの間に、第１のキャパシタＣ１が接続されている。また、第１のＰＭＯＳトランジスタＭＰ１のゲートと第１のＮＭＯＳトランジスタＭＮ１のゲートとの接続点と、アースＶＳＳとの間に、第１の抵抗素子Ｒ１が接続されている。

第１のＰＭＯＳトランジスタＭＰ１のドレインと第１のＮＭＯＳトランジスタＭＮ１のドレインとの接続点に、第２のＰＭＯＳトランジスタＭＰ２のゲートが接続されている。第２のＰＭＯＳトランジスタＭＰ２のドレインとアースＶＳＳとの間に、第２の抵抗素子Ｒ２が接続され、第２のＰＭＯＳトランジスタＭＰ２のドレインと電源ＶＤＤとの間に、第２のキャパシタＣ２が接続されている。第２の抵抗素子Ｒ２と第２のキャパシタＣ２と第２のＰＭＯＳトランジスタＭＰ２のドレインとの接続点に、第２のＮＭＯＳトランジスタＭＮ２のゲートが接続されている。

図１のＥＳＤ保護回路は、ＶＤＤ−ＶＳＳ間にかかる電圧の立上りを検出するＥＳＤパルス検出部１０とＥＳＤパルス検出部１０の出力を受けて次段（電源クランプ部３０）を駆動する第２のＰＭＯＳトランジスタＭＰ２からなる駆動部２０と第２のＰＭＯＳトランジスタＭＰ２の出力を受けてＶＤＤ−ＶＳＳ間に電流を流す電源クランプ部３０を備える。

ＥＳＤパルス検出部１０は第１の抵抗素子Ｒ１と第１のキャパシタＣ１とがＶＤＤ−ＶＳＳ間に直列に接続されたＲＣフィルタと、ノードＮ１の電位を反転させて出力する第１のＰＭＯＳトランジスタＭＰ１，第１のＮＭＯＳトランジスタＭＮ１からなる、いわゆるＣＭＯＳインバータで構成されている。駆動部２０はノードＮ２の電位を反転させて出力する第２のＰＭＯＳトランジスタＭＰ２で構成されている。電源クランプ部３０は第２の抵抗素子Ｒ２と第２のキャパシタＣ２とがＶＤＤ−ＶＳＳ間に直列に接続されたＲＣフィルタと、ノードＮ３の電位を受けて動作する非常に大きなサイズの第２のＮＭＯＳトランジスタＭＮ２からなる。

以下にその動作を簡単に説明する。

まず、ＬＳＩが通常の動作状態の場合を説明する。通常動作時は、電源ＶＤＤ＝３．３Ｖ，アースＶＳＳ＝０Ｖの状態となり、ＶＤＤ−ＶＳＳ間には一定電位差がＤＣ的に印加される。その場合、ノードＮ１＝ローレベル，ノードＮ２＝ハイレベル，ノードＮ３＝ローレベルとなり、第２のＮＭＯＳトランジスタＭＮ２はオフ状態が保持されるため電流は流れない。

次に、ＥＳＤパルス印加時を説明する。電源ＶＤＤにプラスのＥＳＤパルスが印加された場合、ノードＮ１＝ハイレベル，ノードＮ２＝ローレベル、ノードＮ３＝ハイレベルとなり、非常に大きなサイズの第２のＮＭＯＳトランジスタＭＮ２がオンすることでサージ電流を電源ＶＤＤからアースＶＳＳに逃がすことができる。また、第１のキャパシタＣ１，第１の抵抗素子Ｒ１による時定数を大きくすることで、ＥＳＤパルスが印加されてから第２のＮＭＯＳトランジスタＭＮ２が飽和領域である時間を長く保つことができる。

次にＲＢＮＢ型のＥＳＤ保護回路を採用した場合の、出力パッドＰａｄにＥＳＤパルスが印加された場合の出力回路のＥＳＤ保護について説明する。

図２にＲＢＮＢ型ＥＳＤ保護回路と、ここでは出力パッドＰａｄに接続される出力回路の一例としてＬＥＤドライバ出力回路を示す。

図２はＥＳＤ保護回路１００、及びＬＥＤドライバ出力回路２００、配線抵抗素子２Ｒ３、クランプ回路３００、並びに出力パッドＰａｄからなる。ＥＳＤ保護回路１００は図１と等価なので説明は省略する。

電流出力回路４０の出力端子に、第３のＮＭＯＳトランジスタ２ＭＮ３のドレインとが接続され、第３のＮＭＯＳトランジスタ２ＭＮ３のゲートとＮＭＯＳ出力トランジスタ２ＭＮ_OUTのゲートとの接続点に第３のＮＭＯＳトランジスタ２ＭＮ３のドレインが接続されている。

第３のＮＭＯＳトランジスタ２ＭＮ３のソース及びＮＭＯＳ出力トランジスタ２ＭＮ_OUTのソースに、アースが接続されている。また、ＮＭＯＳ出力トランジスタ２ＭＮ_OUTのドレインに、出力パッドＰａｄが接続されている。

ＥＳＤ保護回路１００における電源と第１のダイオード２Ｄ１のカソードとの間に、配線抵抗素子２Ｒ３が接続され、第１のダイオード２Ｄ１のアノードが出力パッドＰａｄに接続されている。そして、第２のダイオード２Ｄ２が、出力パッドＰａｄとアースＶＳＳとの間に接続されている。

ＬＥＤドライバ出力回路２００は電流出力回路４０と、その電流を受けて出力パッドＰａｄに電流を流すためのカレントミラー回路（第３のＮＭＯＳトランジスタ２ＭＮ３、ＮＭＯＳ出力トランジスタ２ＭＮ_OUT）からなる。クランプ回路３００は、第１のダイオード２Ｄ１、第２のダイオード２Ｄ２からなる。出力パッドＰａｄにはＬＥＤドライバ出力回路２００が駆動するＬＥＤ（図示せず）が接続される。第１のダイオード２Ｄ１，第２のダイオード２Ｄ２はサージ電流を電源ＶＤＤまたはアースＶＳＳに流す。ここで抵抗素子である２Ｒ３は第１のダイオード２Ｄ１とＥＳＤ保護回路１００の電源ＶＤＤ間に存在する配線抵抗を表している。

以下に動作を説明する。

通常動作時は、電源ＶＤＤ＝３．３Ｖ，アースＶＳＳ＝０Ｖの状態となり、電流出力回路４０によって出力された電流を第３のＮＭＯＳトランジスタ２ＭＮ３，ＮＭＯＳ出力トランジスタ２ＭＮ_OUTによってミラー倍し出力パッドＰａｄに出力する。また出力パッドＰａｄの電位は通常、電源ＶＤＤ以下となるため、第１のダイオード２Ｄ１はＯＦＦ状態となり電流は流さない。ＶＤＤ−ＶＳＳ間には一定電位がＤＣ的に印加されるため、ノード２Ｎ１＝ローレベル，ノード２Ｎ２＝ハイレベル，ノード２Ｎ３＝ローレベルとなり、第２のＮＭＯＳトランジスタ２ＭＮ２はオフ状態が保持されるため電流は流れない。

次に、ＥＳＤパルス印加時を説明する。

出力パッドＰａｄにプラスのＥＳＤパルスが印加された場合、出力パッドＰａｄにかかる電圧が上昇し第１のダイオード２Ｄ１がオンする。第１のダイオード２Ｄ１がオンすると電源ＶＤＤの電圧が急上昇し、ノード２Ｎ１＝ハイレベル，ノード２Ｎ２＝ローレベル、ノード２Ｎ３＝ハイレベルとなり、非常に大きなサイズの第２のＮＭＯＳトランジスタ２ＭＮ２がオンすることでサージ電流を逃がすことができる。

ここで、ＭＯＳトランジスタのスナップバック動作について考察する。

ＭＯＳトランジスタがスナップバック動作に入るドレインソース間電圧をＶｔ１とする。

ＲＢＮＢ型の場合ＥＳＤパルス印加時に、すべてのＭＯＳトランジスタがスナップバック動作を起こさないようにするため、ＭＯＳトランジスタのドレインソース間電圧はＶｔ１より低くなるように設計しなければならない。

図２のＮＭＯＳ出力トランジスタ２ＭＮ_OUTがスナップバック動作に入るドレインソース間電圧をＶｔ２とする。

図２において、サージ電流が流れるパスは、Ｐａｄ→２Ｄ１→２Ｒ３→２ＭＮ２→ＶＳＳとなり、ＥＳＤパルス印加時は第２のＮＭＯＳトランジスタ２ＭＮ２のドレインソース間電圧に配線抵抗素子２Ｒ３と第１のダイオード２Ｄ１の電圧降下が加わり、出力パッドＰａｄの電圧が最も高くなる。よって本来保護されるべきＮＭＯＳ出力トランジスタ２ＭＮ_OUTが第２のＮＭＯＳトランジスタ２ＭＮ２よりも先にスナップバック動作を起こさないようにするために、第２のＮＭＯＳトランジスタ２ＭＮ２のサイズを大きくして第２のＮＭＯＳトランジスタ２ＭＮ２のドレインソース間電圧を小さくし、ＮＭＯＳ出力トランジスタ２ＭＮ_OUTのドレインソース間電圧がＶｔ２を超えないようにしなければならない。

特開２００７−１４２４２３号公報

しかしながら、ＲＢＮＢ型では出力パッドＰａｄに接続される出力回路の保護のために、図１で示す第２のＮＭＯＳトランジスタＭＮ２及び図２で示す第２のＮＭＯＳトランジスタ２ＭＮ２のサイズを大きくしなければならない傾向があり、レイアウト効率が悪いという問題があった。一方、ＥＳＤ保護回路の回路規模を小さくすると、ＥＳＤ保護回路を組み込む電子機器の小型化、効率化、電力消費の低減等の要求に応じることができる。

そこで本発明は、上述した従来技術の問題を解決するためのもので、その目的とするところは、ＥＳＤ保護回路のＭＯＳトランジスタのサイズの増加を極力抑え、レイアウト効率の良い出力パッドＰａｄに接続される出力回路のＥＳＤ保護回路を提供することにある。

本発明は、このような目的を達成するために、請求項１に記載の発明は、出力パッドと電源との間に接続されたダイオードを介して、前記出力パッドに印加されたＥＳＤパルスを検出し、及び検出信号を出力するＥＳＤパルス検出部と、前記検出信号から駆動信号を生成し、及び出力する駆動部と、前記駆動信号に基づき前記電源とアースとの間に電流を流し、前記ＥＳＤパルス印加時にサージ電流を流すＭＯＳトランジスタを含む電源クランプ部とを備えたＥＳＤ保護回路であって、前記検出信号が入力されるゲートと、前記ＥＳＤパルス印加時にサージ電流を流す前記ＭＯＳトランジスタのゲートに接続されているソースと、前記出力パッドと前記アースとの間に接続されている出力トランジスタの、制御端子に前記駆動信号を入力するドレインとを有するＰＭＯＳトランジスタスイッチをさらに備えたことを特徴とする。

請求項２に記載の発明は、出力パッドと電源との間に接続されたダイオードを介して、前記出力パッドに印加されたＥＳＤパルスを検出し、及び検出信号を出力するＥＳＤパルス検出部と、前記検出信号から駆動信号を生成し、及び出力する駆動部と、前記駆動信号に基づき前記電源とアースとの間に電流を流し、前記ＥＳＤパルス印加時にサージ電流を流すＭＯＳトランジスタを含む電源クランプ部とを備えたＥＳＤ保護回路であって、前記駆動信号が入力されるゲートと、前記ＥＳＤパルス印加時にサージ電流を流す前記ＭＯＳトランジスタのゲートに接続されているドレインと、前記出力パッドと前記アースとの間に接続されている出力トランジスタの、制御端子に前記駆動信号を入力するソースとを有するＮＭＯＳトランジスタスイッチをさらに備えたことを特徴とする。

請求項３に記載の発明は、ＥＳＤ保護回路と、前記ＥＳＤ保護回路の次段に接続された出力回路と、前記出力回路の次段に接続されたクランプ回路と、前記クランプ回路に接続された出力パッドとを備えた半導体装置であって、前記ＥＳＤ保護回路は、前記出力パッドに印加されたＥＳＤパルスを検出し、及び検出信号を出力するＥＳＤパルス検出部と、前記検出信号から駆動信号を生成し、及び出力する駆動部と、前記駆動信号に基づき前記電源と前記アースとの間に電流を流し、前記ＥＳＤパルス印加時にサージ電流を流すＭＯＳトランジスタを含む電源クランプ部とを備え、前記検出信号が入力されるゲートと、前記ＥＳＤパルス印加時にサージ電流を流す前記ＭＯＳトランジスタのゲートに接続されているソースと、前記駆動信号を前記出力回路のＮＭＯＳ出力トランジスタのゲートに入力するドレインを有するＰＭＯＳトランジスタスイッチをさらに備え、前記ＮＭＯＳ出力トランジスタは、前記ＰＭＯＳトランジスタスイッチのドレインに接続されたゲートと、前記出力パッドに接続されたドレインと、前記アースに接続されたソースとを備え、前記クランプ回路は、前記電源と前記出力パッドとの間に挿入され、前記出力パッドにアノードが接続された第１のダイオードと、前記アースと前記出力パッドとの間に挿入され、前記出力パッドにカソードが接続された第２のダイオードとを備えたことを特徴とする。

請求項４に記載の発明は、ＥＳＤ保護回路と、前記ＥＳＤ保護回路の次段に接続された出力回路と、前記出力回路の次段に接続されたクランプ回路と、前記クランプ回路に接続された出力パッドとを備えた半導体装置であって、前記ＥＳＤ保護回路は、電源とアースとの間に接続されたＲＣフィルタ、および前記ＲＣフィルタの出力ノードの電位を反転して検出信号を出力するＣＭＯＳインバータを有し、前記出力パッドに印加されたＥＳＤパルスを検出し、及び前記検出信号を出力するＥＳＤパルス検出部と、前記検出信号から駆動信号を生成し、及び出力する駆動部と、前記駆動信号に基づき前記電源と前記アースとの間に電流を流し、前記ＥＳＤパルス印加時にサージ電流を流すＭＯＳトランジスタを含む電源クランプ部とを備え、前記ＲＣフィルタの出力ノードの電位または前記駆動信号が入力されるゲートと、前記ＥＳＤパルス印加時にサージ電流を流す前記ＭＯＳトランジスタのゲートに接続されているドレインと、前記駆動信号を前記出力回路のＮＭＯＳ出力トランジスタのゲートに入力するソースを有するＰＭＯＳトランジスタスイッチをさらに備え、前記ＮＭＯＳ出力トランジスタは、前記ＮＭＯＳトランジスタスイッチのソースに接続されたゲートと、前記出力パッドに接続されたドレインと、前記アースに接続されたソースとを備え、前記クランプ回路は、前記電源と前記出力パッドとの間に挿入され、前記出力パッドにアノードが接続された第１のダイオードと、前記アースと前記出力パッドとの間に挿入され、前記出力パッドにカソードが接続された第２のダイオードとを備えたことを特徴とする。

請求項５に記載の発明は、請求項３又は請求項４に記載の半導体装置であって、前記出力回路は、ＬＥＤドライバ出力回路であって、前記ＬＥＤドライバ出力回路は、ゲートとドレインが接続されたＮＭＯＳトランジスタと、前記ＮＭＯＳ出力トランジスタとで構成されたカレントミラー回路と、前記ＮＭＯＳトランジスタのドレインに電流を出力する電流出力回路とを備えたことを特徴とする。

請求項６に記載の発明は、請求項３又は請求項４に記載の半導体装置であって、前記出力回路は、ＣＭＯＳ出力回路であって、前記ＣＭＯＳ出力回路は、ＰＭＯＳトランジスタと前記ＮＭＯＳ出力トランジスタとを備え、前記ＰＭＯＳトランジスタは、前記ＮＭＯＳ出力トランジスタと相補的に接続されたことを特徴とする。

請求項７に記載の発明は、請求項３又は請求項４に記載の半導体装置であって、前記出力回路は、アンプ出力回路であって、前記アンプ出力回路は、ＰＭＯＳトランジスタと前記ＮＭＯＳ出力トランジスタとを備えたことを特徴とする。

請求項８に記載の発明は、請求項３に記載の半導体装置であって、前記ＥＳＤ保護回路は、前記ＰＭＯＳトランジスタスイッチと、ＮＭＯＳトランジスタスイッチとを備え、前記ＰＭＯＳトランジスタスイッチは、前記ＮＭＯＳトランジスタスイッチと相補的に接続され、前記ＰＭＯＳトランジスタスイッチのソースは、前記ＥＳＤパルス印加時にサージ電流を流す前記ＭＯＳトランジスタのゲートに接続され、前記ＮＭＯＳトランジスタスイッチのソースは、ＮＭＯＳトランジスタのゲートに接続され、前記ＮＭＯＳ出力トランジスタのゲートは、前記ＰＭＯＳトランジスタスイッチのドレインと前記ＮＭＯＳトランジスタスイッチのドレインとの接続点に接続され、前記ＰＭＯＳトランジスタスイッチのゲート及び前記ＮＭＯＳトランジスタスイッチのゲートに、前記検出信号が入力され、前記出力回路は、ＬＥＤドライバ出力回路であって、前記ＬＥＤドライバ出力回路は、ゲートとドレインが接続された前記ＮＭＯＳトランジスタと、前記ＮＭＯＳ出力トランジスタとで構成されたカレントミラー回路と、前記ＮＭＯＳトランジスタのドレインに電流を出力する電流出力回路とを備えたことを特徴とする。

以上説明したように、本発明によれば、ＥＳＤパルス印加時に出力回路をＯＮし、ＥＳＤ保護回路に流れるサージ電流を減らすことで、ＥＳＤ保護回路のＭＯＳトランジスタのサイズの増加を抑え、ＥＳＤ保護回路のレイアウト面積の増加を抑えることが可能となる。

従来技術のＥＳＤ保護回路図である。従来技術のＥＳＤ保護回路を用いた、ＬＥＤドライバ出力回路の保護回路図である。本発明の第１の実施形態におけるＬＥＤドライバ出力回路のＥＳＤ保護回路図である。本発明の第２の実施形態におけるＣＭＯＳ出力回路のＥＳＤ保護回路図である。本発明の第３の実施形態におけるアンプ出力回路のＥＳＤ保護回路図である。本発明の第４の実施形態におけるＬＥＤドライバ出力回路のＥＳＤ保護回路図である。

以下、図面を参照しながら本発明の実施形態について詳細に説明する。

（第１の実施形態）
図３は本発明の第１の実施形態におけるＬＥＤドライバ出力回路の出力部を利用したＥＳＤ保護回路の一構成例である。

この回路は、従来の回路（図２）にＰＭＯＳトランジスタスイッチ３ＭＰ_Sを加えた回路であり、本発明の特徴である。図３は、ＥＳＤ保護回路１１０、及びＬＥＤドライバ出力回路２１０、配線抵抗素子３Ｒ３、クランプ回路３００、並びに出力パッドＰａｄで構成される。

第２のＰＭＯＳトランジスタ３ＭＰ２のドレインにＰＭＯＳトランジスタスイッチ３ＭＰ_Sのソースが接続され、第１のＰＭＯＳトランジスタ３ＭＰ１のドレインと第１のＮＭＯＳトランジスタ３ＭＰ１のドレインと第２のＰＭＯＳトランジスタ３ＭＰ２のゲートとの接続点に、ＰＭＯＳトランジスタスイッチ３ＭＰ_Sのゲートが接続されている。また、第３のＮＭＯＳトランジスタ３ＭＮ３のゲートとＮＭＯＳ出力トランジスタ３ＭＮ_OUTのゲートとの接続点に、ＰＭＯＳトランジスタスイッチ３ＭＰ_Sのドレインが接続されている。

抵抗素子である３Ｒ３はダイオードＤ１とＥＳＤ保護回路１１０の電源ＶＤＤ間に存在する配線抵抗を表している。ＰＭＯＳトランジスタスイッチ３ＭＰ_Sはノード３Ｎ３とノード３Ｎ４の間に接続されノード３Ｎ２の電位を受けてＰＭＯＳスイッチとして動作し、ＮＭＯＳ出力トランジスタ３ＭＮ_OUTを制御する。ＰＭＯＳトランジスタスイッチ３ＭＰ_S以外のＥＳＤ保護回路１１０の各部分とＬＥＤドライバ出力回路２１０とクランプ回路３００については説明済みのため詳細は省略する。

まず通常動作時を説明する。通常動作時は、電源ＶＤＤ＝３．３Ｖ，アースＶＳＳ＝０Ｖの状態となり、電流出力回路によって出力された電流を第３のＮＭＯＳトランジスタ３ＭＮ３，ＮＭＯＳ出力トランジスタ３ＭＮ_OUTによってミラー倍し出力パッドＰａｄに出力する。また出力パッドＰａｄの電位は通常、電源ＶＤＤ以下、アースＶＳＳ以上となるため、第１のダイオード３Ｄ１，第２のダイオード３Ｄ２はオフ状態となり電流は流さない。ＶＤＤ−ＶＳＳ間には一定電圧がＤＣ的に印加されるため、ノード３Ｎ１＝ローレベル，ノード３Ｎ２＝ハイレベル，ノード３Ｎ３＝ローレベルとなり、第２のＮＭＯＳトランジスタ３ＭＮ２はオフ状態が保持されるため電流は流れない。またＰＭＯＳトランジスタスイッチ３ＭＰ_Sはオフ状態となるためＬＥＤドライバ出力回路２１０に影響は与えない。

次に、ＥＳＤパルス印加時を説明する。出力パッドＰａｄにプラスのＥＳＤパルスが印加された場合、出力パッドＰａｄにかかる電圧が上昇し第１のダイオード３Ｄ１がオンする。第１のダイオード３Ｄ１がオンすると電源ＶＤＤの電圧が急上昇し、ノード３Ｎ１＝ハイレベル，ノード３Ｎ２＝ローレベル、ノード３Ｎ３＝ハイレベルとなり、第２ＮＭＯＳトランジスタ３ＭＮ２がまずオンすることでサージ電流を逃がすことができる。また、ノード３Ｎ２＝ローレベルとなることでＰＭＯＳトランジスタスイッチ３ＭＰ_Sがオンし、レベルがノード３Ｎ３＝ノード３Ｎ４となるため、ＮＭＯＳ出力トランジスタ３ＭＮ_OUTも続いてオンし飽和領域に入りサージ電流の一部が流れる。よって従来技術と比べると、Ｐａｄ→３Ｄ１→３Ｒ３→３ＭＮ２→ＶＳＳのパスを流れるサージ電流が少なくなり、第２のＮＭＯＳトランジスタ３ＭＮ２に許容されるドレインソース間電圧が緩和される。そのため、必要以上に第２のＮＭＯＳトランジスタ３ＭＮ２のサイズを大きくする必要がなくなり、レイアウト面積が小さくできる。

なお、ＰＭＯＳトランジスタスイッチ３ＭＰ_Sはノード３Ｎ３とノード３Ｎ４の間に接続されるが、ノード３Ｎ１とノード３Ｎ４の間に接続されてもよい。

また、図３ではＰＭＯＳスイッチスイッチ３ＭＰ_Sを用いてノード３Ｎ３とノード３Ｎ４を接続しているが、ＮＭＯＳスイッチを用いてノード３Ｎ３とノード３Ｎ４を接続することも可能である。但し、ＮＭＯＳスイッチを用いた場合は、ＮＭＯＳスイッチのゲートをノード３Ｎ３またはノード３Ｎ１に接続すればよい。

（第２の実施形態）
図４は、発明の第２の実施形態を示した図である。図３のようなＬＥＤドライバ出力回路ではなくＣＭＯＳ出力回路４００の場合も本発明は適用可能である。

図４の回路は、図３のＬＥＤドライバ出力回路２１０をＣＭＯＳ出力回路４００に構成を変えた回路である。図３で表したＥＳＤ保護回路１１０の各部分とクランプ回路３００については説明済みのため詳細は省略する。ＮＭＯＳ出力トランジスタ４ＭＮ_OUTのゲートと第３のＰＭＯＳトランジスタ４ＭＰ３のゲートとの接続点に、ＣＯＲＥ回路の出力端子が接続されている。

ＮＭＯＳ出力トランジスタ４ＭＮ_OUTのゲートに、ＰＭＯＳトランジスタスイッチ４ＭＰ_Sのドレインが接続されている。また、ＮＭＯＳ出力トランジスタ４ＭＮ_OUTのソースに、アースが接続されている。ＮＭＯＳ出力トランジスタ４ＭＮ_OUTのドレインと第３のＰＭＯＳトランジスタ４ＭＰ３のドレインとの接続点に、出力パッドＰａｄが接続されている。第３のＰＭＯＳトランジスタ４ＭＰ３のソースが、電源に接続された配線抵抗素子４Ｒ３に、接続されている。

図４の回路の通常動作時及びＥＳＤパルス印加時の動作は、図３の第１の実施形態と同様であるため省略する。従って、図３の第１の実施形態と同様に、第２のＮＭＯＳトランジスタ４ＭＮ２に許容されるドレインソース間電圧が緩和され、必要以上に第２のＮＭＯＳトランジスタ４ＭＮ２のサイズを大きくする必要がなくなり、レイアウト面積が小さくできる。

（第３の実施形態）
図５は、発明の第３の実施形態を示した図である。図３のようなＬＥＤドライバ出力回路ではなくアンプ出力回路５００の場合も本発明は適用可能である。

図５の回路は、図３のＬＥＤドライバ出力回路２１０をアンプ出力回路５００に構成を変えた回路である。図３で表したＥＳＤ保護回路１１０の各部分とクランプ回路３００については説明済みのため詳細は省略する。

ＮＭＯＳ出力トランジスタ５ＭＮ_OUTのゲートに、ＰＭＯＳトランジスタスイッチ５ＭＰ_Sのドレインが接続されている。また、ＮＭＯＳ出力トランジスタ５ＭＮ_OUTのドレインと第３のＰＭＯＳトランジスタ５ＭＰ３のドレインとの接続点に、出力パッドＰａｄが接続されている。

図５の回路の通常動作時及びＥＳＤパルス印加時の動作は、図３の第１の実施形態と同様であるため省略する。従って、図３の第１の実施形態と同様に、第２のＮＭＯＳトランジスタ５ＭＮ２に許容されるドレインソース間電圧が緩和され、必要以上に第２のＮＭＯＳトランジスタ５ＭＮ２のサイズを大きくする必要がなくなり、レイアウト面積が小さくできる。

（第４の実施形態）
図６は、発明の第４の実施形態を示した図である。

この回路は第１の実施形態である図３の回路にＮＭＯＳトランジスタスイッチ６ＭＮ_Sを加えた回路である。

ＮＭＯＳトランジスタスイッチ６ＭＮ_S以外のＥＳＤ保護回路１２０の各部分とＬＥＤドライバ出力回路２２０とクランプ回路３００については説明済みのため詳細は省略する。

第１のＰＭＯＳトランジスタＭＰ１のドレインと第１のＮＭＯＳトランジスタＭＮ１のドレインとの接続点に、ＰＭＯＳトランジスタスイッチ６ＭＰ_Sのゲート及びＮＭＯＳトランジスタスイッチ６ＭＮ_Sのゲートが接続されている。ＰＭＯＳトランジスタスイッチ６ＭＰ_SのドレインとＮＭＯＳトランジスタスイッチ６ＭＮ_Sのドレインとの接続点に、ＮＭＯＳ出力トランジスタ６ＭＮ_OUTのゲートが接続されている。

また、第３のＮＭＯＳトランジスタ６ＭＮ３のゲートと電流出力回路４０の出力端子との接続点に、ＮＭＯＳトランジスタスイッチ６ＭＮ_Sのソースが、接続されている。そして、ＰＭＯＳトランジスタスイッチ６ＭＰ_Sのソースに、第２のＰＭＯＳトランジスタ６ＭＰ２のドレインが接続されている。

ＥＳＤ保護回路１２０は、図３に示す回路と比べるとＥＳＤパルス印加時にオフとなるようなＮＭＯＳスイッチである、ＮＭＯＳトランジスタスイッチ６ＭＮ_Sが追加されている。ＮＭＯＳトランジスタ６ＭＮ_Sはノード６Ｎ４とノード６Ｎ５の間に接続されノード６Ｎ２の電位を受けてＮＭＯＳスイッチとして動作する。ＮＭＯＳトランジスタスイッチ６ＭＮ_SはＰＭＯＳトランジスタスイッチ６ＭＰ_Sに対して相補的に動作し、通常動作時には、ノード６Ｎ１＝ローレベル、ノード６Ｎ２＝ハイレベルとなることでＰＭＯＳトランジスタスイッチ６ＭＰ_Sがオフし、ＮＭＯＳトランジスタスイッチ６ＭＮ_Sがオンする。一方、ＥＳＤパルス印加時には、ノード６Ｎ１＝ハイレベル、ノード６Ｎ２＝ローレベルとなることでＰＭＯＳトランジスタスイッチ６ＭＰ_Sがオンし、ＮＭＯＳトランジスタスイッチ６ＭＮ_Sがオフする。

これによりＥＳＤパルス印加時に６Ｎ４のノードに見えていた負荷が見えなくなり、ＮＭＯＳ出力トランジスタ６ＭＮ_OUTはオンしやすくなる。従って、サージ電流の一部が流れやすくなり、第２のＮＭＯＳトランジスタ６ＭＮ２に許容されるドレインソース間電圧が緩和される。そして、必要以上に第２のＮＭＯＳトランジスタ６ＭＮ２のサイズを大きくする必要がなくなり、レイアウト面積を小さくできる。

１０ＥＳＤパルス検出部
２０駆動部
３０電源クランプ部
４０電流出力回路
５０ＣＯＲＥ回路
１００，１１０，１２０ＥＳＤ保護回路
２００，２１０，２２０ＬＥＤドライバ出力回路
３００クランプ回路
４００ＣＭＯＳ出力回路
５００アンプ出力回路
Ｃ１，２Ｃ１，３Ｃ１，４Ｃ１，５Ｃ１，６Ｃ１第１のキャパシタ
Ｃ２，２Ｃ２，３Ｃ２，４Ｃ２，５Ｃ２，６Ｃ２第２のキャパシタ
Ｒ１，２Ｒ１，３Ｒ１，４Ｒ１，５Ｒ１，６Ｒ１第１の抵抗素子
Ｒ２，２Ｒ２，３Ｒ２，４Ｒ２，５Ｒ２，６Ｒ２第２の抵抗素子
２Ｒ３，３Ｒ３，４Ｒ３，５Ｒ３，６Ｒ３配線抵抗素子
ＭＮ１，２ＭＮ１，３ＭＮ１，４ＭＮ１，５ＭＮ１，６ＭＮ１第１のＮＭＯＳトランジスタ
ＭＮ２，２ＭＮ２，３ＭＮ２，４ＭＮ２，５ＭＮ２，６ＭＮ２第２のＮＭＯＳトランジスタ
２ＭＮ３，３ＭＮ３，６ＭＮ３第３のＮＭＯＳトランジスタ
２ＭＮ_OUT，３ＭＮ_OUT，４ＭＮ_OUT，５ＭＮ_OUT，６ＭＮ_OUT ＮＭＯＳ出力トランジスタ
６ＭＮ_S ＮＭＯＳトランジスタスイッチ
ＭＰ１，２ＭＰ１，３ＭＰ１，４ＭＰ１，５ＭＰ１，６ＭＰ１第１のＰＭＯＳトランジスタ
ＭＰ２，２ＭＰ２，３ＭＰ２，４ＭＰ２，５ＭＰ２，６ＭＰ２第２のＰＭＯＳトランジスタ
４ＭＰ３，５ＭＰ３第３のＰＭＯＳトランジスタ
３ＭＰ_S，４ＭＰ_S，５ＭＰ_S，６ＭＰ_S ＰＭＯＳトランジスタスイッチ
２Ｄ１，３Ｄ１，４Ｄ１，５Ｄ１，６Ｄ１第１のダイオード
２Ｄ２，３Ｄ２，４Ｄ２，５Ｄ２，６Ｄ２第２のダイオード
Ｐａｄ出力パッド

Claims

出力パッドと電源との間に接続されたダイオードを介して、前記出力パッドに印加されたＥＳＤパルスを検出し、及び検出信号を出力するＥＳＤパルス検出部と、前記検出信号から駆動信号を生成し、及び出力する駆動部と、前記駆動信号に基づき前記電源とアースとの間に電流を流し、前記ＥＳＤパルス印加時にサージ電流を流すＭＯＳトランジスタを含む電源クランプ部とを備えたＥＳＤ保護回路であって、
前記検出信号が入力されるゲートと、
前記ＥＳＤパルス印加時にサージ電流を流す前記ＭＯＳトランジスタのゲートに接続されているソースと、
前記出力パッドと前記アースとの間に接続されている出力トランジスタの、制御端子に前記駆動信号を入力するドレインとを有するＰＭＯＳトランジスタスイッチをさらに備えたことを特徴とするＥＳＤ保護回路。
出力パッドと電源との間に接続されたダイオードを介して、前記出力パッドに印加されたＥＳＤパルスを検出し、及び検出信号を出力するＥＳＤパルス検出部と、前記検出信号から駆動信号を生成し、及び出力する駆動部と、前記駆動信号に基づき前記電源とアースとの間に電流を流し、前記ＥＳＤパルス印加時にサージ電流を流すＭＯＳトランジスタを含む電源クランプ部とを備えたＥＳＤ保護回路であって、
前記駆動信号が入力されるゲートと、
前記ＥＳＤパルス印加時にサージ電流を流す前記ＭＯＳトランジスタのゲートに接続されているドレインと、
前記出力パッドと前記アースとの間に接続されている出力トランジスタの、制御端子に前記駆動信号を入力するソースとを有するＮＭＯＳトランジスタスイッチをさらに備えたことを特徴とするＥＳＤ保護回路。
ＥＳＤ保護回路と、前記ＥＳＤ保護回路の次段に接続された出力回路と、前記出力回路の次段に接続されたクランプ回路と、前記クランプ回路に接続された出力パッドとを備えた半導体装置であって、
前記ＥＳＤ保護回路は、
前記出力パッドに印加されたＥＳＤパルスを検出し、及び検出信号を出力するＥＳＤパルス検出部と、
前記検出信号から駆動信号を生成し、及び出力する駆動部と、
前記駆動信号に基づき電源とアースとの間に電流を流し、前記ＥＳＤパルス印加時にサージ電流を流すＭＯＳトランジスタを含む電源クランプ部とを備え、
前記検出信号が入力されるゲートと、
前記ＥＳＤパルス印加時にサージ電流を流す前記ＭＯＳトランジスタのゲートに接続されているソースと、
前記駆動信号を前記出力回路のＮＭＯＳ出力トランジスタのゲートに入力するドレインを有するＰＭＯＳトランジスタスイッチをさらに備え、
前記ＮＭＯＳ出力トランジスタは、
前記ＰＭＯＳトランジスタスイッチのドレインに接続されたゲートと、
前記出力パッドに接続されたドレインと、
前記アースに接続されたソースとを備え、
前記クランプ回路は、
前記電源と前記出力パッドとの間に挿入され、前記出力パッドにアノードが接続された第１のダイオードと、
前記アースと前記出力パッドとの間に挿入され、前記出力パッドにカソードが接続された第２のダイオードとを備えたことを特徴とする半導体装置。
ＥＳＤ保護回路と、前記ＥＳＤ保護回路の次段に接続された出力回路と、前記出力回路の次段に接続されたクランプ回路と、前記クランプ回路に接続された出力パッドとを備えた半導体装置であって、
前記ＥＳＤ保護回路は、
電源とアースとの間に接続されたＲＣフィルタ、および前記ＲＣフィルタの出力ノードの電位を反転して検出信号を出力するＣＭＯＳインバータを有し、前記出力パッドに印加されたＥＳＤパルスを検出し、及び前記検出信号を出力するＥＳＤパルス検出部と、
前記検出信号から駆動信号を生成し、及び出力する駆動部と、
前記駆動信号に基づき前記電源と前記アースとの間に電流を流し、前記ＥＳＤパルス印加時にサージ電流を流すＭＯＳトランジスタを含む電源クランプ部とを備え、
前記ＲＣフィルタの出力ノードの電位または前記駆動信号が入力されるゲートと、
前記ＥＳＤパルス印加時にサージ電流を流す前記ＭＯＳトランジスタのゲートに接続されているドレインと、
前記駆動信号を前記出力回路のＮＭＯＳ出力トランジスタのゲートに入力するソースを有するＮＭＯＳトランジスタスイッチをさらに備え、
前記ＮＭＯＳ出力トランジスタは、
前記ＮＭＯＳトランジスタスイッチのソースに接続されたゲートと、
前記出力パッドに接続されたドレインと、
前記アースに接続されたソースとを備え、
前記クランプ回路は、
前記電源と前記出力パッドとの間に挿入され、前記出力パッドにアノードが接続された第１のダイオードと、
前記アースと前記出力パッドとの間に挿入され、前記出力パッドにカソードが接続された第２のダイオードとを備えたことを特徴とする半導体装置。
前記出力回路は、ＬＥＤドライバ出力回路であって、
前記ＬＥＤドライバ出力回路は、
ゲートとドレインが接続されたＮＭＯＳトランジスタと、前記ＮＭＯＳ出力トランジスタとで構成されたカレントミラー回路と、
前記ＮＭＯＳトランジスタのドレインに電流を出力する電流出力回路とを備えたことを特徴とする請求項３又は請求項４に記載の半導体装置。
前記出力回路は、ＣＭＯＳ出力回路であって、
前記ＣＭＯＳ出力回路は、ＰＭＯＳトランジスタと前記ＮＭＯＳ出力トランジスタとを備え、
前記ＰＭＯＳトランジスタは、前記ＮＭＯＳ出力トランジスタと相補的に接続されたことを特徴とする請求項３又は請求項４に記載の半導体装置。
前記出力回路は、アンプ出力回路であって、
前記アンプ出力回路は、
ＰＭＯＳトランジスタと前記ＮＭＯＳ出力トランジスタとを備えたことを特徴とする請求項３又は請求項４に記載の半導体装置。
前記ＥＳＤ保護回路は、前記ＰＭＯＳトランジスタスイッチと、ＮＭＯＳトランジスタスイッチとを備え、
前記ＰＭＯＳトランジスタスイッチは、前記ＮＭＯＳトランジスタスイッチと相補的に接続され、
前記ＰＭＯＳトランジスタスイッチのソースは、前記ＥＳＤパルス印加時にサージ電流を流す前記ＭＯＳトランジスタのゲートに接続され、
前記ＮＭＯＳトランジスタスイッチのソースは、ＮＭＯＳトランジスタのゲートに接続され、
前記ＮＭＯＳ出力トランジスタのゲートは、前記ＰＭＯＳトランジスタスイッチのドレインと前記ＮＭＯＳトランジスタスイッチのドレインとの接続点に接続され、
前記ＰＭＯＳトランジスタスイッチのゲート及び前記ＮＭＯＳトランジスタスイッチのゲートに、前記検出信号が入力され、
前記出力回路は、ＬＥＤドライバ出力回路であって、
前記ＬＥＤドライバ出力回路は、
ゲートとドレインが接続された前記ＮＭＯＳトランジスタと、
前記ＮＭＯＳ出力トランジスタとで構成されたカレントミラー回路と、
前記ＮＭＯＳトランジスタのドレインに電流を出力する電流出力回路と
を備えたことを特徴とする請求項３に記載の半導体装置。