JP5162070B2

JP5162070B2 - 静電放電（ｅｓｄ）保護回路

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Publication number: JP5162070B2
Application number: JP2001574904A
Authority: JP
Inventors: 藤男武田; ダブリュ．ミラー、ジェームズ
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Current assignee: NXP USA Inc
Priority date: 2000-04-10
Filing date: 2001-04-04
Publication date: 2013-03-13
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Description

【０００１】
（発明の属する技術分野）
本発明は、一般に静電放電（ＥＳＤ）保護を備える半導体回路、特に分配ＥＳＤ保護機構に関する。
【０００２】
（関連技術）
集積回路は、その製造工程及び最終的なシステムへの適用時の両方において静電放電（ＥＳＤ）事象を受けることがある。この過渡放電に伴うエネルギーは、現行の集積回路（ＩＣ）内に存在する壊れやすい素子に容易に損傷を与える。外部ピン又はパッドは、集積回路と外部との接続ポイントを形成し、ＥＳＤ事象の際の経路としての役割をする。パッドに加えられたＥＳＤ事象は、電圧と結合することにより、パッドと接続した回路に何千ボルト以上もの電圧を与え得る。
【０００３】
従来のＩＣのＥＳＤ保護機構では、ＥＳＤ電流を分流するためにＩＣ電源レールの間に特別なクランプ回路を使用することによって、内部素子を損傷から保護していることが多い。活性金属酸化半導体電界効果トランジスタ（ＭＯＳＦＥＴ）クランプ回路として知られるタイプのＥＳＤクランプ回路は、通常、トリガ回路、中間バッファ回路、及び巨大ＭＯＳＦＥＴトランジスタの、３つの機能的素子から構成される。トリガ回路は、発生したＥＳＤ事象に応答するよう設計されているが、ＩＣの通常の動作中は不活性な状態を保つ。バッファ回路は、巨大ＭＯＳＦＥＴトランジスタのゲート端子を操作するために、トリガ出力を増幅する目的で使用される。巨大ＭＯＳＦＥＴトランジスタは、２つの電源レールの間に接続され、クランプ回路内における主要なＥＳＤ流放散デバイスとして働く。活性ＭＯＳＦＥＴクランプ回路は、通常ＭＯＳＦＥＴ動作にのみに依拠し、レールの間のＥＳＤ電流を分路する。ＥＳＤ事象におけるピーク電流はアンペア単位であるため、非常に大きなサイズのＭＯＳＦＥＴトランジスタが必要とされる。
【０００４】
公知の過渡トリガ活性ＭＯＳＦＥＴＥＳＤクランプ回路１０を図１に示す。図１のクランプ回路１０は、接地されたＶＳＳ電源レール２を基準とする正のＥＳＤ事象からＶＤＤ電源レール１を保護する。図１に示すように、クランプ回路１０は、トリガ回路８、バッファ回路３、巨大ＮチャンネルＭＯＳＦＥＴ（ＭＮＯＳＦＥＴ）トランジスタ４から構成される。トリガ回路８は、抵抗６とコンデンサ７を利用する抵抗−コンデンサ（ＲＣ）過渡検知器として設計されている。ＶＤＤレール１の正電圧の素早い増加を引き起こすＥＳＤ事象に応答して、トリガ回路８は、最初にノード５をＶＤＤのかなり下部に保つ。その後、ノード５と接続した入力を有するバッファ回路３は、ＮＭＯＳＦＥＴ４のゲートをＶＤＤへ駆動させて、デバイスをオンの状態にする。一度オンになると、ＮＭＯＳＦＥＴ４は、ＶＤＤレール１とＶＳＳレール２との間の低抵抗の分路となる。ＮＭＯＳＦＥＴ４は、トリガ回路８のＲＣ時間定数により決定される時間中、導電性の状態を保つ。その結果、このＲＣ時間定数は、通常３００〜５００ナノ秒であるＥＳＤ現象の予想される持続時間の最大値を超えるように十分長く、かつ通常のＶＤＤ電源レールの立ち上がりにおけるクランプ回路の誤トリガを避けるように設定しなければならない。この通常動作中のＶＤＤの立ち上がりは、通常２〜５ミリ秒を必要とする。一度ＶＤＤが定量電源レベルに達すると、ＮＭＯＳＦＥＴ４は通常の動作に必要な非導電性の状態にバイアスされることに注目されたい。
【０００５】
先行技術の図１のクランプ回路の限界は、このようなクランプ回路は多大な基板面積を占有する事である。このようなクランプ回路が、ワイヤボンドパッドと比較して面積を占有するのは通常のことである。図１におけるＮＭＯＳＦＥＴ４の多大面積は、活性ＭＯＳＦＥＴのＥＳＤクランプ回路の性能がチャンネル幅（電流に垂直方向の寸法）に正比例するため避けられない。通常の実施では、図１におけるＮＭＯＳＦＥＴ４は、約２０００ミクロンのチャンネル幅に寸法を合わせている。クランプ回路の他の部分、特にトリガ回路８もまた、クランプ領域全体の内のかなりの面積を占有する。抵抗６とコンデンサ７を含むトリガ回路８に使用される面積は普通、クランプ回路の全面積の５０パーセントまでを占める。トリガ回路８は、ＲＣ時間定数に必要な３００〜５００ナノ秒を達成するためにこのような大きな面積を必要とする。
【０００６】
図１の活性ＭＯＳＦＥＴのＥＳＤクランプ回路は、その巨大なサイズの為往々にしてＩＣ内での設置場所が制限される。多数の周辺インプット／アウトプット（Ｉ／Ｏ）と電源ワイヤボンドパッドを有するＩＣを想定されたい。通常の配置では、Ｉ／Ｏ回路（Ｉ／Ｏパッドとそれに接続した回路）の巨大なバンクが２０個まで設置される。オンチップ電源レールと接続する電源パッドは、通常、Ｉ／Ｏ回路のバンク間に、かなり少ない頻度で、設置される。ＩＣ面積全体を最小化するために、バンク内のＩ／Ｏ回路は通常隣接して設置され、Ｉ／Ｏバンク内はほとんどあるいは全く使用しない箇所がない状態になる。従って，ＥＳＤクランプ回路は通常、Ｉ／Ｏ回路のバンク内には設置することができない。それゆえ、通常ＥＳＤクランプ回路は電源パッドの近接した位置、あるいはＩＣの隅の領域に設置されることが最も多い。
【０００７】
図２に、複数のＩ／Ｏ回路１２〜１５を保護を目的とする活性ＭＯＳＦＥＴＥＳＤクランプ回路１９（図１に表示）の集積回路２０における通常の設置を示す。この回路図ではＩ／Ｏ回路が４個のみ表示されているが、通常の設置では、遠隔ＥＳＤクランプ回路はより広域なＩ／Ｏ回路のバンクを保護することができる。
【０００８】
図２における集中ＥＳＤクランプ回路１９は、正の電源レール（ＶＤＤ）２１と負の電源レール（ＶＳＳ）２２との間に接続されている。図１に示すように、このクランプ回路はトリガ回路、バッファ回路、そして巨大ＭＯＳＦＥＴトランジスタを含む。
【０００９】
図２におけるＩ／Ｏ回路１２は、ＶＤＤレール２１とＶＳＳレール２２との間に接続されたＩ／Ｏパッド２３を含む。ＮＭＯＳＦＥＴ２４は、Ｉ／Ｏパッド２３とＶＳＳとの間に接続されている。ＰＭＯＳＦＥＴ２５は、Ｉ／ＯパッドとＶＤＤパッドとの間に接続されている。ＮＭＯＳＦＥＴ２４は出力プルダウンバッファとして働き、ＰＭＯＳＦＥＴ２５は出力プルアップバッファとして働く。ＮＭＯＳＦＥＴ２４とＰＭＯＳＦＥＴ２５の各ゲートは、出力プレドライバ回路（図示されない）に接続されている。ダイオード２７は、ＶＳＳに接続しているアノードと、Ｉ／Ｏパッドに接続しているカソードを有する。ダイオード２６は、Ｉ／Ｏパッドに接続しているアノードと、ＶＤＤに接続しているカソードを有する。図２において、Ｉ／Ｏ回路１２と同一のＩ／Ｏ回路１３〜１５も示す。
【００１０】
一連の抵抗Ｒ１〜Ｒ３、ＲｎをＶＤＤレール上の各Ｉ／Ｏ回路間に表示する。各抵抗は、隣接した２個のＩ／Ｏ回路間のＶＤＤレールの区分の分配寄生金属抵抗を表す。同様の抵抗をＶＳＳレール上に表示することができるが、回路図を明確にするため図２には含まない。通常のＩＣの適用においては、図２のＩ／Ｏ回路１４と１５の間に、追加のＩ／Ｏ回路と抵抗が配置してもよいことに注意されたい。
【００１１】
集積回路は通常、接地されたＶＳＳを基準とする正のＥＳＤ事象がＩ／Ｏパッドにカップルする間、最も損傷を受けやすい。図２において、このＩ／Ｏパッド２３に加えられる事象のために意図された主要なＥＳＤ放散路は、以下のようなものである。正のＥＳＤ事象が加えられると、Ｉ／Ｏパッドの電圧が素早く上昇する。ダイオード２６は、順方向バイアスとなり、ＶＤＤ電源レールの電圧をも上昇させる。集中ＥＳＤクランプ回路１９におけるトリガ回路はＥＳＤ事象を検知し、バッファ回路を経由して巨大ＮＭＯＳＦＥＴ分路デバイスをオンの状態にする。これにより、過渡ＥＳＤ電流はＶＤＤとＶＳＳの間を害を及ぼす事なく流れ、ＩＣ回路内の壊れやすい素子は保護される。このＥＳＤ事象の間、加えられたＥＳＤ事象のピーク電流が意図された放散路を流れるとともに、Ｉ／Ｏパッド２３の電圧が、電圧降下の合計から設定されたピークレベルへ上昇する。代わりに、もし同等のＥＳＤ事象が図２の各Ｉ／Ｏパッドに与えられるとすると、集中ＥＳＤクランプ回路に最も遠いＩ／Ｏパッドは、最も高いピーク電圧に達することに注意されたい。これは、ストレスのかかったＩ／Ｏパッドと集中ＥＳＤクランプ回路間のＶＤＤ電源レール上に、多数の直列抵抗が存在するためである。
【００１２】
ＭＮＯＳＦＥＴバッファ２４は、上記ＥＳＤ事象の代替放散路として働き、また、集積回路内で最も壊れやすいデバイスであることが多い。ＥＳＤ事象の間、ＮＭＯＳＦＥＴ２４は、各々がラテラルバイポーラコレクタ、エミッタ、ベース領域を形成するＮＭＯＳＦＥＴドレイン放散、ソース放散、ローカルＰ型基板領域を有する、ラテラル寄生ＮＰＮバイポーラトランジスタとして働く。この寄生バイポーラトランジスタは、損傷の発生する前にピークＥＳＤ電流の一部分を導電することが可能である。しかしながら、もしＩ／Ｏパッドの電圧が限界電圧の閾値を超えて上昇すると、デバイスは永続的な熱損傷を被る。この限界電圧の閾値の大きさは、設計選択や半導体製造技術によってかなり差が出るため、損傷閾値は通常７〜１０ボルトの範囲にわたる。従って、Ｉ／Ｏ回路１２をＥＳＤ損傷から保護するためには、ＥＳＤ電流を集中ＥＳＤクランプ回路１９を通して分流し、Ｉ／Ｏパッド２３の電圧を上に定義した限界損傷電圧より低い値に制限しなければならない。
【００１３】
図２の遠隔ＥＳＤクランプ回路によるアプローチの限界としては、集中ＥＳＤクランプ回路とＩ／Ｏ回路１２の間に追加されるＩ／Ｏ回路の数が増加するに伴い、集中ＥＳＤクランプ回路１９によるＩ／Ｏ回路１２の保護が益々難しくなる事である。これは、ＶＤＤ電源レール内の直列抵抗（Ｒ１＋Ｒ２＋Ｒ３＋…＋Ｒｎ）が増加するためである。例えば、８０ミクロンのボンドパッドピッチと２２ミクロンのＶＤＤレール幅のＩＣレイアウトを想定する。通常の０．０７オーム／平方ミクロンの金属抵抗に関しては、結果となるパッド（Ｒｎ）一個当たりの抵抗は約０．２５オームである。もし、ＶＤＤバスが１０個のパッドを横切りＥＳＤクランプ回路に到達すると、ＥＳＤ電流パスにおけるＶＤＤバス抵抗の総量は２．５オームとなる。工業基準の２００Ｖマシンモデル（ＭａｃｈｉｎｅＭｏｄｅｌ）のＥＳＤ事象においては、ＩＣ内を強制的に流れるピーク電流は、約３．０アンペアとなる。このピーク電流によって、ＥＳＤ電流放散パスにおいてＶＤＤバス抵抗１個で７．５ボルトの降下が生じる。これにより、ダイオード２６と集中ＥＳＤクランプ回路１９とによる追加の電圧降下を含む以前に、ＮＭＯＳＦＥＴ出力バッファ２４の損傷を引き起こす限界電圧閾値を超えることがある。
【００１４】
ＥＳＤの性能は、ＶＤＤレール２１の幅を増加させ累積抵抗を減じることにより改良することができるが、その代償として集積回路のサイズを大きくしなければならない。追加のＥＳＤクランプ回路を、クランプ回路１９に並列してＩ／Ｏ回路の間に設置することもできる。しかしながら、ぎっしり詰まった通常のＩ／Ｏ回路のバンクには、これら巨大なクランプ回路の為のスペースは全くない。Ｉ／Ｏ回路の間にこのスペースを設けるためには、やはり、ＩＣのサイズを大きくする必要がある。従って、ぎっしり詰まったＩ／Ｏ回路の巨大バンクを保護する際に、従来よりも累積ＶＤＤレール抵抗の影響を受けにくい、改良された、より空間効率のよいＥＳＤクランプ回路機構が必要である。また、図２に示す集中ＥＳＤクランプ回路からの距離の様々な違いによる変動性がなくすべてのＩ／Ｏ回路を同等に保護することのできる、ＥＳＤクランプ回路もまた必要である。最後に、非常に融通性がありモジュール式のＶＤＤレールの抵抗やＩ／Ｏバンク内のＩ／Ｏ回路の数に関する懸念が最小限下の状況で同様のアプローチを複数のＩＣ設計に適用できる、ＥＳＤクランプ回路機構が必要である。
【００１５】
本発明を限定としてではなく例示として添付図面にて説明する。図面では、同じ参照符号は同様な要素を示す。
当業者には、図面の中の要素が簡潔さと明瞭さを目的として示されているのであって、必ずしも正しい縮尺で描かれているわけではないことが理解される。例えば、図面のいくつかの要素の大きさは、本発明の実施例の理解をより良く促すために他の要素に比べて誇張され得る。
【００１６】
（詳細な説明）
本発明の実施例は、個別ＥＳＤ保護回路のアレイが、正のバスと接地された供給バスとの間に並行に接続され、かつ保護されるべきＩ／Ｏ回路の各々の中に分配されているＥＳＤ保護ネットワークを提供する。ＥＳＤ事象の間及び通常の回路作動の間の両方において、個別ＥＳＤ保護回路を制御するトリガが、保護されるべきＩ／Ｏ回路から離れた場所に設置される。この遠隔トリガ回路は、Ｉ／Ｏパッドの任意の一つに接続された正のＥＳＤ事象を感知し、それに応答して複数の各ＥＳＤ保護回路のアレイをイネーブルにする。一つの実施例において、遠隔トリガ回路は、ＥＳＤ事象の持続時間（通常数マイクロ秒）を超えるよう設定された特徴的なＲＣ時間定数を有する抵抗−コンデンサ（ＲＣ）過渡検知器を使用する。このＲＣ時間定数を実現するためには巨大な基板面積が必要であり、それは、遠隔トリガ回路を用いて複数の分配ＥＳＤ保護回路を制御するのに有効な面積である。
【００１７】
一つの実施例において、各ＥＳＤ保護回路と遠隔トリガ回路は、各々がＩＣ外部の電源に接続された、正の電源バスと接地された電源バスとの間に接続されている。他の実施例において、正のバスは、外部の電源に直接連結されていない。正のバスはＶＤＤバス又はＥＳＤバスと称される。接地された電源バスは、同様にＶＳＳバスと称されシリコン基板と連結することにより、基板がＶＳＳバス金属と並列に導電することを許容する。本発明の一つの実施例において、ＶＳＳ電源バスとＥＳＤバスを有する集積回路は、ＥＳＤバスに接続された複数の入力／出力（Ｉ／Ｏ）パッドと、複数の各トランジスタとを備え、各トランジスタの各々は対応するＩ／Ｏパッドと接続している。複数の各トランジスタは、複数のＩ／Ｏパッドの少なくとも１個におけるＥＳＤ事象に応答して並列に作動し、複数のＩ／ＯパッドのためのＥＳＤ保護を供給する。本発明の他の実施例において、ＶＳＳ電源バスとＥＳＤバスを有する、ＥＳＤ保護を目的とする分配トランジスタ回路は、ＥＳＤバスとＶＳＳ電源バスに接続された複数のＩ／Ｏ回路と複数の分配トランジスタとを備える。複数のＩ／Ｏ回路の各々は、複数の分配トランジスタのうち一個を有し、各トランジスタはＥＳＤバスに接続された第１の電流電極と、ＶＳＳバスに接続された第２の電流電極と、制御電極とを含む。分配トランジスタ回路はさらに、複数の分配トランジスタに呼応するトリガ回路であって、ＥＳＤバスに接続された第１の端子と、トリガバスを経由して分配トランジスタの各制御電極に接続された第２の端子とを有するトリガ回路を含む。
【００１８】
多くのＥＳＤ保護機構においては、Ｉ／Ｏ回路のＥＳＤ強度は、試験下のＩ／Ｏパッドと、置く頻度の少ない数の集中ＥＳＤクランプ回路との間の、ＥＳＤバス抵抗に依存する。しかしながら、保護されるべき全てのＩ／Ｏパッドの間に個別ＥＳＤ保護回路を配置することによって、ＥＳＤ強度はパッドとパッドの間で殆ど差がなくなる。いずれかのＩ／Ｏパッドが、接地されたＶＳＳを基準として正のＥＳＤ事象を受けると、各Ｉ／Ｏ回路内に位置する複数の個別ＥＳＤ保護回路が並列してオンの状態になる。Ｉ／Ｏ回路の巨大バンクにおいては、ストレスのかかったＩ／ＯパッドのＥＳＤバス抵抗のオームに密集している保護回路は、ＥＳＤ電流の大部分を分流する傾向がある。しかしながら、ストレスのかかったＩ／Ｏパッドの位置に関らず、複数の個別ＥＳＤ保護回路のアレイは一列に働き、ＥＳＤバスとＶＳＳバスの間で低抵抗の主要パスを提供する。複数の小デバイスは、個別保護デバイスの累積効果によって、非常に大きなＥＳＤ電流に対処することができる。
【００１９】
本発明のいくつかの実施例の利点としては、分離された遠隔トリガ回路を利用した個別ＥＳＤ保護回路は、各々の占める基板面積が小さい事である。個別ＥＳＤ保護回路の占める面積は、通常、先行例による集中ＥＳＤクランプ回路が占める面積の１０パーセント以下である。この面積は十分小さいため、個別ＥＳＤ保護回路はＩＣの総面積に殆ど影響を与えることなく、簡単にＩ／Ｏ回路内に組み込むことができる。
【００２０】
図３に、本発明の一つの実施例を示す。ここで、ＥＳＤ保護は集積回路３１内に設けられる。集積回路３１はＩ／Ｏ回路３０，３２，３６、遠隔トリガ回路３７を含む多種の回路部分を含む。これら回路部分の各々は、正のＥＳＤバス４８と接地されたＶＳＳバス４３の間で連結している。直列抵抗Ｒ１，Ｒ２、及びＲｎを、ＥＳＤバス４８の各Ｉ／Ｏ回路間に表示する。各抵抗は、隣接した２個のＩ／Ｏ回路間の、ＥＳＤバス部分の分配寄生金属抵抗を表す。図３に示すＩ／Ｏ回路３０，３２，３６、抵抗Ｒ１，Ｒ２，Ｒｎに加えて、Ｉ／Ｏ回路３２と３６の間に、いかなる数の追加のＩ／Ｏ回路及び追加ＶＤＤバス抵抗を設置してもよいことが想定される。他の実施例では、図３よりも少ない数のＩ／Ｏ回路を含むこともできる。
【００２１】
Ｉ／Ｏ回路３０は、Ｉ／Ｏパッド３８とＥＳＤバス４８との間に接続された出力バッファＰＮＯＳＦＥＴ４９およびダイオード４６と、Ｉ／Ｏパッド３８とＶＳＳバス４３との間に接続された出力バッファＮＭＯＳＦＥＴ４１およびダイオード４５とを含む。Ｉ／Ｏ回路３０はさらに、ＥＳＤバス４８とＶＳＳバス４３の間に接続された個別ＥＳＤ保護回路３９を含む。この実施例において、個別ＥＳＤ保護回路３９は、第１のバッファ回路４２と、ＮＭＯＳＦＥＴ４０とから構成される。ＮＭＯＳＦＥＴ４０のドレインはＥＳＤバス４８に接続され、ソースはＶＳＳバス４３に接続されている。他の実施例において、ＮＭＯＳＦＥＴ４０を他のタイプのトランジスタと置き換えてもよい。第１のバッファ回路４２は、トリガバス４７に接続される入力と、ＮＭＯＳＦＥＴ４０の制御端子に接続される出力とを備えるように構成されている。個別ＥＳＤ保護回路３９は、ＥＳＤ事象の間、ＥＳＤバス４８とＶＳＳバス４３の間の直流電流経路を提供する。各Ｉ／Ｏ回路内に含まれる個別ＥＳＤ保護回路３９は、どのＩ／ＯパッドがＥＳＤ事象を受けるに関らず、分配ＥＳＤ保護を提供するため並列に連結されていることに注目されたい。Ｉ／Ｏ回路３２，３６はＩ／Ｏ回路３０と同様である。この実施例では、図３に示すように、Ｉ／Ｏ回路３２，３６は各々Ｉ／Ｏ回路３０内に見られるのと同一の回路構成を含む。
【００２２】
Ｉ／Ｏ回路３０，３２，３６に含まれるＥＳＤ保護回路の各々は、ＥＳＤ保護回路３９と同様、遠隔トリガ回路３７の出力をＥＳＤ保護回路３９の入力と接続するトリガバス４７を経由して、遠隔トリガ回路３７により制御される。本発明の本実施例においては、遠隔ＥＳＤトリガ回路３７は、抵抗素子５４と容量素子５２を含むＲＣ過渡検知器５６と、第２バッファ回路５０とから構成される。抵抗素子５４は、ＶＳＳバス４３とアノード５５の間に接続されている。容量素子５２は、アノード５５とＥＳＤバス４８の間に接続されている。
【００２３】
第二バッファ回路５０は、ＲＣ過渡検知器５６が発生した弱い信号をトリガバス４７の操作に十分な信号レベルに増幅する役割をする。これは例えば、一個以上の反転バッファステージを利用する従来の回路装置を用いて達成することができる。各個別ＥＳＤ保護回路に設置された第１バッファ回路４２と同様の第１バッファ回路は、トリガバス４７上の信号を、ＥＳＤ事象の間ＮＭＯＳＦＥＴ４０を完全にイネーブルにする信号レベルまで増幅する役割をする。図３に示す様に構成された抵抗素子５４と容量素子５２を用い、第１，第２のバッファ回路は一緒に、例えば偶数の反転バッファステージを利用する。
【００２４】
図３における集積回路３１の他の実施例では、抵抗素子がＥＳＤバス４８に接続され、容量素子がＶＳＳバス４３に接続されるように、抵抗素子５４と容量素子５２をノード５５の周囲で反転させることが可能である。このように配列されたＲＣ過渡検出器５６を用い、第１，第２のバッファ回路は一緒に、例えば奇数の反転バッファステージを利用する。
【００２５】
図３における集積回路３１のさらなる他の実施例では、第１と第２のバッファ回路は一つの有効バッファ回路に統合され、遠隔トリガ回路３７内に配置される。この実施例では、Ｉ／Ｏ回路３０，３２，３６の個別ＥＳＤ保護回路はＮＭＯＳＦＥＴのみから構成され、第１バッファ回路は含まない。例えば、ＥＳＤ保護回路３９は、ＭＯＳＦＥＴ４０のみにより構成され、トリガバス４７はＮＭＯＳＦＥＴ４０の制御端子に接続される。
【００２６】
多くのＥＳＤ保護機構においては（例えば図１，２について記述したもの）、集積回路内のＥＳＤ事象により、ＥＳＤ事象が単一の巨大ＥＳＤクランプ回路に加えられるＩ／Ｏパッドから流れる電流が生じる。ＥＳＤクランプ回路とストレスを受けたＩ／Ｏパッドとの距離により、ＥＳＤバスの抵抗はかなりのものとなり、耐えられない電圧の蓄積が起こる。それに対し本発明の実施例は、トリガ回路を遠隔位置に保ちながら、単一の巨大なまたは集中したＥＳＤクランプ回路を、各Ｉ／Ｏパッドに近接した、個別の、より小さな複数のＥＳＤ保護回路に取り替えたものである。個別の複数の保護回路を有するこのＥＳＤ保護システムは、単一の巨大保護ネットワークの様に効果的に働き、局在した個別の複数のＥＳＤ保護回路の累積効果により集積回路がさらに保護される結果となる。各Ｉ／Ｏパッドに近接した位置に複数の個別ＥＳＤ保護回路を備えることで、集中ＥＳＤ保護機構と比較してＥＳＤバス抵抗の制限が大いに緩和される。各Ｉ／Ｏ回路に対する強力なＥＳＤ保護を達成するために、集中ＥＳＤ手法で使用される物よりも非常に小さく（より強い抵抗を伴って）ＥＳＤバスを設計できる事は、本発明のいくつかの実施例の利点である。
【００２７】
一つの実施例において、図３のＮＭＯＳＦＥＴ４０のチャンネル幅はせいぜい約３００ミクロンであり、チャンネル長はせいぜい０．６ミクロンである。隣接した２個のＩ／Ｏ回路間のトリガバス４７の各区分における寄生金属抵抗（図３には特に示さない）は、約５オームである。隣接した２個のＩ／Ｏ回路間のＥＳＤバスの各区分における寄生金属抵抗（Ｒｎ）は、約０．２５オームである。従って、累積ＮＭＯＳＦＥＴ４０のチャンネル幅が２７００ミクロンである総計９個の個別ＥＳＤ保護回路が、ストレスのかかったいずれかのＩ／ＯパッドのＥＳＤバス抵抗の１オーム内に含まれることになる。この総計は、ストレスのかかったＩ／Ｏパッドから局在するＥＳＤ保護回路と、ＥＳＤバスに沿った双方向の４個のＥＳＤ保護回路を含む。
【００２８】
一つの実施例において、ＥＳＤ保護回路３９のＭＯＳＦＥＴ４０のゲートサイズは約２５０ミクロンであり、チャンネル長はせいぜい約０．５ミクロンである。この実施例では、ＥＳＤ事象を受けるパッドは、２２５０ミクロンの幅を有し、かつ０．５ミクロンのチャンネル長を有するＥＳＤバスライン抵抗の、約１オーム以内のＥＳＤ保護を効果的に受けることができる。本発明の実施例は、従って、抵抗ＥＳＤバスに沿って分配され得るより小さな保護回路のネットワークを提供しながら、ＥＳＤを受けるいずれのＩ／Ｏパッドに対しても強力なＥＳＤ保護を提供することができる。
【００２９】
図３に示すＩ／Ｏ回路内の設置に加え、個別ＥＳＤ保護回路３９は、電源パッド、Ｉ／Ｏ又は電源パッドの間に設置したセル内、あるいは十分なスペースのある場所ならどこにでも設置することができる。一つの意図としては、これらＥＳＤ保護回路をＥＳＤバスに沿って広範に配置し、ストレスのかかったＩ／Ｏパッドのいずれも、ＥＳＤバス金属のオーム内で、複数のＥＳＤ保護回路による保護を受けることができるようにする事である。図３に示す遠隔トリガ回路３７は、電源パッド、Ｉ／Ｏ又は電源パッドの間に設置したセル内、又は十分なスペースのある場所ならどこにでも設置することができる。
【００３０】
本発明の実施例は、ＥＳＤ保護機構を、独立した適用と設計とし、かつ標準のセル設計方法において実施することができるようにするものである。個別ＥＳＤ保護回路３９はＥＳＤバス４８と共に形成され、従って集積回路のレイアウト面積の増加を招かない。ＥＳＤ保護回路３９は、パッドの端に設置される時は、２重層金属、あるいは３重層金属プロセスにおいて形成される。
【００３１】
本発明の他の実施例を、図４に表示する。集積回路６０は、Ｉ／Ｏ回路６２，６４，６６、及び遠隔トリガ回路６８を含む多様な回路部分を含む。これら回路部分は各々、正のＥＳＤバス７０と接地されたＶＳＳバス７２の間で連結されている。直列抵抗Ｒ１，Ｒ２，及びＲｎを各Ｉ／Ｏ回路の間のＥＳＤバス上に示す。各抵抗は、隣接した２個のＩ／Ｏ回路の間のＥＳＤバスの区分の分配寄生金属抵抗を表す。図４に示すＩ／Ｏ回路と抵抗に加えて、可変数の追加Ｉ／Ｏ回路及び追加ＶＤＤバス抵抗器を、Ｉ／Ｏ回路６４と６６の間に設置することができると想定される。Ｉ／Ｏ回路６２は、Ｉ／Ｏパッド７４とＥＳＤバス７０の間に接続された出力バッファＰＭＯＳＦＥＴ７６およびダイオード８０と、Ｉ／Ｏパッド７４とＶＳＳバス７２の間に接続された出力バッファＮＭＯＳＦＥＴ７８およびダイオード８２とを含む。Ｉ／Ｏ回路６２は、さらに、ＥＳＤバス７０とＶＳＳバス７２の間に連結された個別ＥＳＤ保護回路８９を含む。この実施例においては、個別ＥＳＤ保護回路８９は、バッファ回路８６、ＮＭＯＳＦＥＴ８８、容量素子８４から構成される。バッファ回路８６は、トリガバス７１に接続される入力と、ＮＭＯＳＦＥＴ８８の制御端子に接続される出力とを備えるように構成されている。ＭＮＯＳＦＥＴ８８のドレインは、ＥＳＤバス７０と接続され、ソースはＶＳＳバス７２と接続されている。その他の実施例では、ＮＭＯＳＦＥＴを他のタイプのトランジスタに置き換えたてもよい。容量素子８４は、トリガバス７１とＶＳＳバス７２の間に接続されている。個別ＥＳＤ保護回路８９はＥＳＤ事象中、ＥＳＤバス７０とＶＳＳバス７２の間の直流電流パスを提供する。Ｉ／Ｏ回路６４，６６は双方ともＩ／Ｏ回路６２と同様であり、図４に示すようにＩ／Ｏ回路６２と同様の回路を含む。Ｉ／Ｏ回路６２，６４，６６の各々に包含された、ＥＳＤ保護回路８９のような個別ＥＳＤ保護回路は、並列に連結され、ＥＳＤ事象を受けたＩ／Ｏパッドのどれかに関らず分配ＥＳＤ保護を提供することに注意されたい。
【００３２】
Ｉ／Ｏ回路６２，６４，６６に含まれるＥＳＤ保護回路の各々は、遠隔トリガ回路６８の出力を各ＥＳＤ保護回路の入力に連結するトリガバス７１を介して、遠隔トリガ回路６８により制御される。この実施例において、遠隔ＥＳＤトリガ回路６８は、抵抗素子９２と容量素子９０から成るＲＣ過渡検知器から構成されている。抵抗素子９２は、ＥＳＤバスとノード９０の間に接続されている。容量素子９０はノード９５とＶＳＳバスの間に接続されている。ノード９５は、トリガバス７１と接続している。
【００３３】
各個別ＥＳＤ保護回路の容量素子８４，９６，９４は、各々トリガバス７１とＶＳＳバス７２の間で容量素子９０と並列に連結され、遠隔トリガ回路６８内のＲＣ過渡検知器の有効ＲＣ時間定数を増加させる。コンデンサ９０は、従って、トリガバス７１に沿って分配された追加の容量素子８４，９６，９４及び抵抗９２と直列に作用する容量素子９０が要求されるＲＣ時間定数を産出するようなサイズに任意に縮小させることができる。その他の実施例においては、抵抗９２と、トリガバスに沿って分配される容量素子８４，９６，９４とから形成されるＲＣ過渡検知器によって、容量素子９０は完全に除去される。
【００３４】
バッファ回路８６は、トリガバス７１を介して、ＲＣ過渡検知器が発生した弱い信号をＮＭＯＳＦＥＴ８８の制御端子を駆動するに十分な信号レベルまで増幅する役割をする。このバッファ回路は、例えば１個、３個、または５個の反転バッファステージを利用する、従来の回路装置により達成することができる。
【００３５】
本発明の実施例は、一連の個別ＥＳＤ保護回路が正のバスと接地された供給バスとの間に並列に連結され、保護されるべき各Ｉ／Ｏ回路の間に分配される、ＥＳＤ保護ネットワークを提供する。ＥＳＤ事象の間および通常の回路作動の間、個別ＥＳＤ保護回路を制御するためのトリガは、保護するべきＩ／Ｏ回路から離れた場所に置かれる。従って、有効ＥＳＤバス抵抗は、ストレスのかかったいずれかのＩ／Ｏパッドと、ＥＳＤ流を害を及ぼす事なくＶＳＳに分流させるよう要求される累積ＥＳＤ保護回路との間で、減少する。これにより、ＩＣにおけるすべてのＩ／Ｏ回路を等しく保護する、モジュール式で空間効率のよいＥＳＤ保護機構が達成される。
【００３６】
以上の明細書では、特定の実施例に関して説明してきたら、当業者にとっては、請求の範囲に記述する本発明の範囲から逸脱せずに様々な改良および変更が可能である。従って、明細書と図は限定というよりは例証であり、そのような改変は本発明の範囲内に包含されるものとする。
【００３７】
本発明の実施例に関する効果、他の利点、問題の解決法が上に記述されている。しかしながら、効果、利点、問題の解決法、及び効果、利点、解決法を生じまたさらに顕著なものとするあらゆる要素は、請求の範囲のいくつか又は全部における、重大な、必要な、又は本質的な特徴あるいは要素として解釈されるべきではない。ここで使用される「含む（有する、備える、構成する）」やバリエーションは、非限定的な包含を意味するものであり、列挙した要素を構成するプロセス、方法、物品、又は装置は、これらのみを含むものではなく、明言的に列挙していないかそのようなプロセス、方法、物品、又は装置に固有の他の要素も含み得る。
【図面の簡単な説明】
【図１】先行技術のＥＳＤクランプ回路の回路図である。
【図２】先行技術のＥＳＤ保護回路の回路図である。
【図３】本発明の１実施例による、分配ＥＳＤ保護回路の回路図である。
【図４】本発明の他の実施例による、ＥＳＤ保護回路の回路図である。

Claims

ＶＳＳ電源バス（４３又は７２）と静電放電（ＥＳＤ）バス（４８又は７０）とを有する集積回路であって、
ＥＳＤバスとＶＳＳ電源バスとに並列に接続された複数の入力／出力（Ｉ／Ｏ）パッド（３８又は７４）と、
各入力／出力（Ｉ／Ｏ）パッド毎に設けられ、ＥＳＤバスに接続された第１の電流電極と、ＶＳＳ電源バスに接続された第２の電流電極と、トリガバス（４７又は７１）に接続された制御電極とを有する、複数の個別トランジスタ（４０又は８８）と、
ＥＳＤバスに接続された第１の端子と、トリガバスを介して前記複数の個別トランジスタの制御電極の各々に接続された第２の端子とを有する、前記複数の個別トランジスタに対応する一つのトリガ回路（３７又は６８）とを備え、
トリガ回路は、複数のＩ／Ｏパッドの少なくとも一個におけるＥＳＤ事象を、ＥＳＤバスを介して感知するとともに、同ＥＳＤ事象に応答して、トリガバスに並列に接続された前記複数の個別トランジスタの全てを、トリガバスを介して並列に作動させ、全ての個別トランジスタの各々が、第１の電流電極に接続されたＥＳＤバスと第２の電流電極に接続されたＶＳＳ電源バスとの間に電流パスを提供することにより、複数のＩ／Ｏパッド全てのＥＳＤ保護を提供することを特徴とする集積回路。
ＶＳＳ電源バス（４３又は７２）と静電放電（ＥＳＤ）バス（４８又は７０）とを有する静電放電（ＥＳＤ）のための分配トランジスタ回路であって、
ＥＳＤバスとＶＳＳ電源バスとに並列に接続された入力／出力（Ｉ／Ｏ）パッド（３８又は７４）を各々有する複数の入力／出力（Ｉ／Ｏ）回路（３０，３２，３６又は６２，６４，６６）と、
複数の分配トランジスタであって、前記複数のＩ／Ｏ回路の各々は前記複数の分配トランジスタの一つを含み、各分配トランジスタは、ＥＳＤバスに接続された第１の電流電極と、ＶＳＳバスに接続された第２の電流電極と、トリガバス（４７又は７１）に接続された制御電極とを有する、前記複数の分配トランジスタ（４０又は８８）と、
ＥＳＤバスに接続された第１の端子と、トリガバス（４７又は７１）を介して前記複数の分配トランジスタの制御電極の各々に接続された第２の端子とを有する、前記複数の分配トランジスタに対応する一つのトリガ回路（３７又は６８）と、
を備え、
トリガ回路は、複数のＩ／Ｏパッドの少なくとも１個におけるＥＳＤ事象を、ＥＳＤバスを介して感知するとともに、同ＥＳＤ事象に応答して、トリガバスに並列に接続された前記複数の分配トランジスタの全てを、トリガバスを介して並列に作動させ、全ての分配トランジスタの各々が、第１の電流電極に接続されたＥＳＤバスと第２の電流電極に接続されたＶＳＳ電源バスとの間に電流パスを提供することにより、複数のＩ／Ｏパッド全てのＥＳＤ保護を提供することを特徴とする回路。