KR20070038650A - Ｏｓｔ를 이용한 ｅｓｄ 보호회로 - Google Patents

Abstract

본 발명은 OTS 소자를 이용한 ESD 보호회로에 관한 것으로, 본 발명에 따른 반도체 소자에 적용되는 ESD 보호회로에 있어서, 상기 ESD 보호 회로를 구성하는 스위칭 소자는 OTS 소자 임을 특징으로 한다. 여기서 상기 ESD 보호회로는, 전원전압이 인가되는 전원전압 단자와, 접지단자와, 신호가 입력 또는 출력되는 신호 핀과, 상기 신호 핀과 접지단자 사이에 연결되는 OTS소자를 구비한다. 본 발명에 따르면, 칩 효율의 향상 및 입 출력되는 신호왜곡의 감소 및 디자인이 용이한 장점등을 가지게 된다.

ESD, 정전방전, OTS, 캘코게나이드

Description

ＯＳＴ를 이용한 ＥＳＤ 보호회로{ESD protection circuit using OTS}

도 1은 종래의 다이오드를 이용한 ESD 보호회로도

도 2는 OTS의 전류 대 전압 특성곡선

도 3은 본발명의 일실시예에 따른 ESD 보호회로도

도 4는 본 발명의 다른 실시예에 따른 ESD 보호회로도

*도면의 주요 부분에 대한 부호의 설명*

110 : 코어회로 T1,T2 : OTS 모듈 또는 소자

120 : 신호핀 ESD : 정전 보호회로

본 발명은 정전 방전(Electrostatic Discharge : ESD) 보호회로에 관한 것으로, 더욱 구체적으로는 OTS(Ovonic Threshold Swich)를 이용한 ESD 보호회로에 관한 것이다.

일반적으로 모스 전계효과 트랜지스터(MOSFET)로 구성된 집적회로(IC)는 정전 방전(ESD; electrostatic discharge)에 의한 손상에 매우 취약하다. 정전 방전은 입출력(I/O) 핀, 전력 핀(Power pin) 또는 다른 집적회로의 패드에서 전달될 수 있으며, 이는 트랜지스터의 접합부(junction), 유전체 및 단위소자의 손상을 가져올 수 있다.

정전 방전으로부터 소자를 보호하기 위한 다양한 정전 방전 보호 회로가 개발되어 있다. 정전기 방전 보호의 주된 목적은 정전기 방전에 의한 전류를 손상받기 쉬운 회로부로부터 저 저항 경로(low-impedance path)로 유도하는 것이다.

이러한 정전 방전 보호 회로(ESD protection circuit)는 입출력핀 및 전력 핀과 내부 회로 사이에 병렬로 연결되어 정전기 방전시 낮은 전압에서 전류 경로를 제공하여 정전기 방전 전류를 외부로 유도한다.

대표적인 정전 방전 보호 회로는 실리콘 제어 정류기(SCR;silicon coltrolled rectifier), npn 바이폴라 트랜지스터 등이 다이오드(diode) 구조로 형성된다.

실리콘 제어 정류기는 기생 npnp 바이폴라 트랜지스터에 의해 정전기 방전 전류를 순간적으로 접지 노드로 배출하는 구조이다.

npn 바이폴라 트랜지스터는 스냅-백 현상을 배경으로 MOS트랜지스터의 기생 npn바이폴라 트랜지스터의 동작에 의해 정전기 방전 전류를 접지 노드로 배출하는 구조이다. npn 바이폴라 트랜지스터 구조의 정전 방전 보호회로는 접지 게이트 NMOS(ggNMOS;gate grounded NMOS) 트랜지스터를 사용한다.

이러한 실리콘 제어 정류기 또는 트랜지스터를 이용한 다이오드를 이용한 구조의 ESD는 도 1에 도시되어 있다.

도 1에 도시된 바와 같이, 정전 방전 보호회로(ESD)는 전원전압 단자(VDD)와 신호핀 사이에 연결되는 제1다이오드(D1)과 신호 핀(20)과 접지단자(GND) 사이에 연결되는 제2다이오드(D2)를 구비한다. 상기 전원전압 단자(VDD), 접지단자(GND) 및 신호핀(20)은 코어회로(core circuit)(10)에 연결되어 있다.

상기 정전 방전 보호회로(ESD)는 노멀 동작시에는 다이오드(D1,D2)가 리버스 바이어스(reverse bias) 상태로 턴 오프되어 있게 된다. 그러나 입력패드 또는 핀이 오버슈트(overshoot)나 언더슈트(undershoot) 상황이 되면 양단의 다이오드(D1,D2)가 포워드 바이어스(forward bias) 상태가 되면서 전압을 클램핑(clamping)하면서 전류를 외부로 방출하여 코어 회로(10)를 보호하게 된다.

상술한 종래의 정전 방전 보호회로는 ESD 전압을 원하는 레벨로 클램핑하기가 용이하지 않은 면이 있으며, ESD 회로가 차지하는 면적이 커서 고집적에는 불리한 점이 있다는 문제점이 있다. 또한, 스케일링에 따른 열화가 발생될 수 있으며, 온 상태에서 임피던스가 높으면 턴온 시간이 느리다는 문제점이 있다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 OTS를 이용한 ESD 보호회로를 제공하는 데 있다.

본 발명의 다른 목적은 트리거링 전압을 면적에 대한 페널티 없이 조절이 용 이한 OTS를 이용한 ESD 보호회로를 제공하는 데 있다.

본 발명의 또 다른 목적은 ESD 보호회로가 차지하는 면적을 줄일 수 있는 OTS를 이용한 ESD 보호회로를 제공하는 데 있다.

본 발명의 또 다른 목적은 ESD 보호 레벨을 높이기가 용이한 OTS를 이용한 ESD 보호회로를 제공하는 데 있다.

본 발명의 또 다른 목적은 스케일링에 따른 열화를 최소화할 수 있는 OTS를 이용한 ESD 보호회로를 제공하는 데 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 반도체 소자에 적용되는 ESD 보호회로는, ESD 보호 회로를 구성하는 스위칭 소자를 OTS 소자로 구비한다.

상기 ESD 보호회로는, 전원전압이 인가되는 전원전압 단자와, 접지단자와, 신호가 입력 또는 출력되는 신호 핀과, 상기 신호 핀과 접지단자 사이에 연결되는 OTS소자를 구비한다.

상기 ESD 보호회로는 상기 전원전압 단자와 상기 신호핀 사이에 추가적으로 연결되는 OTS 소자를 더 구비할 수 있으며, 상기 OTS소자는 캘코게나이드 물질을 이용하여 구성될 수 있다.

상기한 구성에 따르면, 트리거링 전압 조절이 용이하고 차지하는 면적을 줄일 수 있는 ESD 보호회로를 구현할 수 있다.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.

도 2는 캘코게나이드(chalcogenide) 물질로 구성된 OTS(Ovonic Threshold Switch)의 전류 대 전압 특성곡선이다.

일반적으로 캘코게나이드 물질은 상전이(phase change)에 따라 물질의 저항이 변화는 물질이다. 이러한 캘코게나이드 물질은 조성에 따라 두가지 스위칭 특성을 나타낸다. 한가지 스위칭 특성은 일정전압 이상을 가해주면 전도성이 되었다가 가해주는 전류가 일정 이하로 내려오면 다시 부도체의 성질을 가지는 쓰레숄드 스위칭 특성이고, 다른 하나는 가해주는 전압 펄스의 크기와 폭에 따라 가역적 상변화를 일으켜 전원이 꺼지더라도 전도체 또는 부도체로 유지되는 메모리 스위칭 특성이다. 이중 쓰레숄드 스위칭 특성을 가지는 소자를 OTS라 칭하고 메모리 스위칭 특성을 가지는 소자를 OMS(Ovonic Memory Switch)소자라고 칭한다.

도 2에 도시된 바와 같이, OTS소자의 전류 대 전압 특성 곡선이 다이오드와 비슷함을 알 수 있다. 즉 OTS의 경우에 초기 부도체 상태에서 가해준 전압이 쓰레숄드(threshold;Vth) 전압을 넘어서면 도체상태로 바뀌고, 가해준 전압이 일정이하(holding current;Vh)로 내려오면, 다시 부도체 특성을 보인다. 이러한 OTS 물질의 예가 GeAsTe 물질이다.

따라서, ESD 보호회로 즉 정전방전 보호회로를 상기 OTS를 이용하여 구성할 수 있을 것이다.

상술한 바와 같은 OTS를 이용한 ESD 보호회로의 예가 도 3 및 도 4에 도시되어 있다.

도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 ESD 보호회로는 도 1의 전원전압 단자(VDD)와 접지단자(GND)로 연결된 양단의 다이오드를 대체한 형태이다. 즉, 전원전압 단자(VDD)와 신호핀(120) 사이에 연결되는 제1 OTS소자(T1)와 신호 핀(120)과 접지단자(GND) 사이에 연결되는 제2 OTS 소자(T2)를 구비한다. 상기 전원전압 단자(VDD), 접지단자(GND) 및 신호핀(120)은 코어회로(core circuit)(110)에 연결되어 있다.

도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 ESD 보호회로는 도 3의 제1다이오드를 제거한 상태이다. 즉 신호 핀(220)과 접지단자(GND) 사이에 연결되는 OTS 소자(T3)를 구비한다. 상기 전원전압 단자(VDD), 접지단자(GND) 및 신호핀(220)은 코어회로(core circuit)(210)에 연결되어 있다.

상술한 바와 같은 ESD 보호회로는, 다음과 같은 효과를 가진다. 첫째로 트리거링(Triggering) 전압이 면적에 대한 패널티 없이도 조절이 가능하다. 즉 정전방전 동안에 정전방전 전압을 원하는 레벨로 클램핑하기가 용이하다. 예를 들어, OTS 소자의 쓰레숄드 전압(Vth)이 소자의 두께에 비례하므로 두께 조절을 통하여 트리거링 전압을 로우(Low)부터 하이(high) 레벨까지 모두 구현 가능하게 할 수 있다.

또한, 회로가 차지하는 면적을 줄일 수 있다. 도 2의 특성곡선에서와 같이 대칭적인 전류 대 전압 특성을 보이므로 하나의 OTS모듈 또는 OTS 소자로 오버슈트(overshoot)와 언더슈트(undershoot)에 대한 대응이 가능하여 레이아웃 상의 면적 을 줄일 수 있다. 이러한 면적의 감소는 기생커패시턴스의 감소로 이어질 수 있으며, 이는 신호의 왜곡에 강점이 있게 된다. 따라서 고속의 동작이 가능하게 된다.

다음으로 정전보호레벨을 높이기가 용이하다, 도 1에서와 같이 종래의 일반적인 ESD보호회로를 구성하는 다이오드, SCR, 또는 트랜지스터에서는 브레이크다운(breakdown)에 의한 ESD 보호회로의 페일이 우려 되지만, OTS를 이용하면 이에 대한 염려가 거의 없다. 그 이유는 브레이크 다운 현상이 없고, OTS 물질이 녹더라도 상온에서는 다시 비정질 상태로 회복되기 때문이다.

도 1에서와 같이, 다이오드를 이용한 구조에서는 정전보호레벨을 높이기 위해서는 다이오드의 사이즈가 커지고 이에 따른 기생커패시턴스가 증가하는 문제점이 있었으마 OTS를 이용하는 경우에는 이와 같은 문제점이 발생되지 않는다.

그리고, OTS를 이용했을 경우, 스케일링에 따른 열화는 미미하다. 또한, 온 상태에서의 다이나믹 저항이 매우낮아 임피던스가 낮다. 온 상태의 저항은 수 오옴수준이며 홀딩 전압(Vh)은 1 V 이하이다. 그리고 OTS 소자를 이용한 ESD 보호회로는 공정변수에 민감하지 않다. 종래의 다이오드 등의 구조에서는 공정 변수 조절이 관건이었으나 본 발명에 따른 ESD 보호회로에서는 공정변수에 민감하지 않다.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

이상 설명한 바와 같이, 본 발명에 따르면 트리거링 전압을 면적에 대한 페널티 없이 조절이 용이한 ESD 보호회로를 제공하는 것이 가능하며, 회로가 차지하는 면적을 종래보다 더 줄일 수 있는 효과가 있다. 또한, ESD 보호 레벨을 높이기가 용이하며, 스케일링 따른 열화를 최소화할 수 있게 된다. 따라서, 칩 효율의 향상 및 입 출력되는 신호왜곡의 감소 및 디자인이 용이한 장점등을 가지게 된다.

Claims (4)

1. 반도체 소자에 적용되는 ESD 보호회로에 있어서:

   상기 ESD 보호 회로를 구성하는 스위칭 소자는 OTS 소자 임을 특징으로 하는 ESD 보호회로.
2. 제1항에 있어서, 상기 ESD 보호회로는,

   전원전압이 인가되는 전원전압 단자와,

   접지단자와,

   신호가 입력 또는 출력되는 신호 핀과,

   상기 신호 핀과 접지단자 사이에 연결되는 OTS소자를 구비함을 특징으로 하는 ESD 보호회로.
3. 제2항에 있어서,

   상기 ESD 보호회로는 상기 전원전압 단자와 상기 신호핀 사이에 추가적으로 연결되는 OTS 소자를 더 구비함을 특징으로 하는 ESD 보호 회로.
4. 제3항에 있어서,

   상기 OTS소자는 캘코게나이드 물질을 이용하여 구성됨을 특징으로 하는 ESD 보호 회로.

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