KR20060135225A

KR20060135225A - 반도체 회로의 정전기 보호용 전원 클램프 회로

Info

Publication number: KR20060135225A
Application number: KR1020050054989A
Authority: KR
Inventors: 곽국휘
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-06-24
Filing date: 2005-06-24
Publication date: 2006-12-29

Abstract

본 발명은 ESD 보호를 위한 반도체 회로의 정전기 보호용 전원 클램프 회로(ESD protective power clamp circuit)에 관한 것이다. 이 회로는, 제 1 전압 라인; 제 2 전압 라인; 상기 제 1 전압 라인과 제 1 노드 사이에 연결된 제 1 캐패시터; 상기 제 1 노드와 상기 제 2 전압 라인 사이에 연결된 제 1 저항; 상기 제 1 전압 라인과 제 2 노드 사이에 연결된 제 1 MOS 트랜지스터; 상기 제 2 노드와 상기 제 2 전압 라인 사이에 연결된 제 2 저항; 상기 제 1 전압 라인과 제 3 노드 사이에 연결된 제 2 MOS 트랜지스터; 상기 제 3 노드와 상기 제 2 전압 라인 사이에 연결된 제 3 저항; 상기 제 1 전압 라인과 제 4 노드 사이에 연결된 제 2 캐패시터; 및 상기 제 4 노드와 상기 제 2 전압 라인 사이에 연결된 제 4 저항; 을 구비하며, 상기 제 1 MOS 트랜지스터의 게이트는 상기 제 1 노드와 연결되고, 상기 제 2 MOS 트렌지스터의 게이트는 상기 제 4 노드와 연결되며, 아울러, 상기 제 2 노드는 상기 제 4 노드와 연결되고, 상기 제 3 노드는 상기 제 1 노드와 연결되는 것을 특징으로 한다.

Description

반도체 회로의 정전기 보호용 전원 클램프 회로{ESD PROTECTIVE POWER CLAMP CIRCUIT FOR SEMICONDUCTOR CIRCUIT}

도 1은 종래의 반도체 장치의 입/출력 회로의 회로도.

도 2는 종래의 전원 클램프 회로의 회로도.

도 3은 종래의 전원 클램프 회로의 게이트 전압 특성 그래프.

도 4는 본 발명의 일예에 따른 전원 클램프 회로의 회로도.

도 5는 본 발명의 일예에 따른 전원 클램프 회로의 게이트 전압 특성 그래프.

도 6은 본 발명의 다른 일예에 따른 전원 클램프 회로의 회로도.

도 7은 본 발명의 또 다른 일예에 따른 전원 클램프 회로의 회로도.

본 발명은 정전기 발생시 내부 소자를 보호할 수 있는 반도체 회로의 정전기 보호용 전원 클램프 회로(ESD protective power clamp circuit)에 관한 것이다.

일반적으로, 반도체 집적회로는 외부에서 발생된 정전 방전(또는 정전기)으로부터 유입되는 고전압에 대하여 매우 민감하게 영향을 받는다. 이러한 정전 방 전(electrostatic discharge : ESD, 이하 ESD 라고 함.) 현상으로 인해 일시에 고전압이 칩내로 유입될 경우, 유입된 고전압은 집적회로 내에 형성된 얇은 절연막, 채널 등을 파괴하여 칩 자체를 파괴한다. 따라서, 반도체 소자는 이러한 외부 ESD로부터 칩 내부를 보호하기 위하여, 외부 신호가 수신되는 패드(PAD) 마다 ESD 보호 회로 및 전원 클램프 회로를 내장한다.

도 1은 종래의 반도체 장치의 입/출력 회로의 회로도이다.

도시한 바와 같이, 종래의 반도체 장치의 입/출력 회로는 외부 신호를 수신하는 입/출력 패드(101); 입/출력 패드(101)를 통해 들어온 신호를 저항(106)을 거쳐 내부 회로(109)로 전달하는 입력 버퍼(108); 내부 회로(109)에서 생성된 신호를 입/출력 패드(101)를 통해 외부로 전달하는 출력 버퍼(102); 및 입/출력 패드(101)를 통해 외부로부터 인가된 ESD의 방전경로를 제공하는 ESD 보호 회로(103,104); ESD 보호 회로를 통해 인가된 ESD를 클램프하는 전원 클램프 회로(105); 및 입/출력 패드(101)를 통해 인가된 ESD로부터 입력 버퍼(108)를 보호하는 NMOS 트랜지스터(107)로 구성된다.

여기서, ESD 보호 회로(103)는 접지전압(Vss) 이하의 네거티브(-) ESD를 수신하여, 접지전압(Vss) 라인으로 방전시키거나, 전원 클램프 회로(105)를 통하여 전원전압(Vcc) 라인으로 방전시킨다. 또한, ESD 보호 회로(104)는 전원전압(Vcc) 이상의 포지티브(+) ESD를 수신하여, 전원전압(Vcc) 라인으로 방전시키거나, 전원 클램프 회로(105)를 통하여 접지전압(Vss) 라인으로 방전시킨다.

도 2는 종래의 전원 클램프 회로의 회로도이다.

이하, 설명의 편의상, 전원전압(Vcc) 이상의 포지티브(+) ESD가 인가될 경우, 인가된 ESD를 접지전압(Vss) 라인으로 방전시키는 전원 클램프 회로에 대해 설명하기로 한다.

도시한 바와 같이, 종래의 전원 클램프 회로는 전원전압(Vcc) 라인과 접지전압(Vss) 라인 사이에 연결된 NMOS 트랜지스터(203), 전원전압(Vcc) 라인과 NMOS 트랜지스터(203)의 게이트 단자 사이에 연결된 캐패시터(201), 및 접지전압(Vss) 라인과 NMOS 트랜지스터(203)의 게이트 단자 사이에 연결된 저항(202)으로 구성된다. 여기서, NMOS 트랜지스터(203)의 드레인 단자는 전원전압(Vcc) 라인과 연결되고, NMOS 트랜지스터(203)의 소오스 단자는 접지전압(Vss) 라인과 연결되고, NMOS 트랜지스터(203)의 게이트 단자는 노드 'a'를 통하여 캐패시터(201)와 저항(202) 사이에 연결된다.

캐패시터(201)는 전원전압(Vcc) 라인을 통하여 ESD 전위를 수신하여, ESD 전위에 따른 전류를 노드 'a'로 흘려보낸다.

저항(202)은 캐패시터(201)에서 방출된 전류를 노드 'a'를 통하여 수신하여,전압을 발생시킨다.

NMOS 트랜지스터(203)는 저항(202)을 통해 발생된 전압을 게이트 단자로 수신한다. 이 때, NMOS 트랜지스터(203)는 게이트 단자에서 수신한 전압이 NMOS 트랜지스터(203)의 문턱 전압(threshold voltage)보다 크면, 드레인 단자와 소오스 단자 사이에 전류가 흐르기 시작하고, 이에 따라, ESD 전류를 드레인 단자에서 소오스 단자로 흘려보낸다. 다시 말해, NMOS 트랜지스터(203)는 게이트 단자와 소오 스 단자에 걸리는 전압이 문턱 전압보다 클 때, 전원전압(Vcc) 라인을 통해 흐르는 ESD 전위를 수신하여, 접지전압(Vss) 라인으로 방전시킨다.

그런데, 종래의 전원 클램프 회로는 NMOS 트랜지스터(203)의 게이트 단자에 인가되는 전압이 ESD 전압의 과도(transient) 특성에 기인하므로, 시간의 흐름에 따라 게이트에 걸리는 전압이 낮아진다.

이를 상세히 설명하면, 종래의 전원 클램프 회로는 ESD 전압이 급격히 상승한 후, 일정 시간동안 전압의 변화가 없을 경우, 캐패시터(201)를 통해 노드 'a'로 흐르는 전류가 급격하게 감소하게 된다.

이 때, 캐패시터(201)를 통해 노드 'a'로 흐르는 전류는 아래와 같은 식으로 표현할 수 있다.

여기서, 'i'는 노드 'a'로 흐르는 전류이고, 'c'는 캐패시터(201)의 용량이고, 'dv/dt'는 시간에 경과에 따른 ESD 전압의 변화량이다.

위 식을 통해 알 수 있듯이, 캐패시터(201)를 통해 노드 'a'로 흐르는 전류는 ESD 전압의 증가에 따라 계속 증가한 후, ESD 전압이 일정 전압레벨을 유지할 경우, 급격하게 감소한다. 따라서, 저항(202)을 통해 NMOS 트랜지스터(203)의 게이트 단자에 인가되는 전압은 급격하게 낮아진다. 그리고, 이러한 상황이 지속될 경우, NMOS 트랜지스터(203)는 게이트 단자에 걸린 전압이 문턱 전압 이하로 낮아져서, 결국 동작을 중단하게 된다.

이에 따라, NMOS 트랜지스터(203)는 ESD를 모두 방전하기 전에, 게이트 단자에 인가되는 전압이 NMOS 트랜지스터(203)의 문턱 전압보다 낮아질 수 있는 문제점이 있다. 즉, NMOS 트랜지스터(203)는 ESD 전압을 계속 수신할 경우, 게이트 단자에 걸린 전압이 문턱 전압 이하로 낮아져서, ESD 전위를 모두 방전하기 전에 클램프 동작을 중단할 수 있는 문제점이 있다.

이와 같은 문제점을 해결하기 위해, 종래의 전원 클램프 회로는 노드(a)에 연결된 캐패시터(201) 및 저항(202)의 용량을 크게 해야 한다.

이를 설명하기 위해, 아래와 같은 식을 참조하기로 한다.

여기서, 'Vo'는 NMOS 트랜지스터(203)의 게이트 전압, 'Vi'는 ESD 전압, 't'는 ESD 전압이 상승한 후 특정레벨을 유지하는 시간, 'C'는 캐패시터(201) 값, 'R'은 저항(202) 값을 의미한다.

위 식을 통해 알 수 있듯이, 캐패시터(201)의 값 'C', 저항(202)의 값 'R', 및 ESD 전압 'Vi'이 고정될 경우, 시간 't'의 경과에 따라 NMOS 트랜지스터(203)의 게이트에 걸리는 전압 'Vo'는 지수 함수형으로 감소한다. 따라서, NMOS 트랜지스터(203)가 계속 동작하기 위해서, 캐패시터(201)의 값 'C'와 저항(202)의 값 'R'의 곱(RC Time constant, 이하 RC 시정수라고 함)이 시간 't'와 같아야 한다.

이와 같이, 종래의 전원 클램프 회로는, RC 시정수와 시간 't'를 같게 하여, ESD 방전이 완료되기 전에 클램프 동작을 중단시키는 것을 막을 수 있다. 하지만, 이를 위해, 종래의 전원 클램프 회로는 큰 용량의 캐패시터(201)와 저항(202)을 사용해야 되므로, 칩의 면적을 크게 차지하는 문제점이 있다.

이러한 문제점은 도 3에 의해 더욱 명확해진다.

도 3은 종래의 전원 클램프 회로의 게이트 전압 특성 그래프로서, 시간의 경과에 따른 NMOS 트랜지스터(203) 게이트 전압의 특성을 나타내는 그래프이다.

여기서, 도 3은, ESD 전류가 10ns동안 2A 피크 전류에 도달한 후, 150ns동안 2A 전류로 유지될 경우, 시간의 경과에 따른 NMOS 트랜지스터(203)의 게이트 전압의 변화를 도시한다. 참고로, NMOS 트랜지스터(203)의 길이는 400um이다.

도시한 바와 같이, NMOS 트랜지스터(203)의 게이트 전압은 시간의 경과에 따라 급격히 감소된다. 그리고, RC 시정수가 클수록 더 오랫동안 클램프 동작을 하지만, 위에서 설명한 바와 같이, 큰 용량의 캐패시터(201)와 저항(202)을 사용해야 되므로, 칩의 면적을 크게 차지하는 문제점이 있다.

본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 반도체 장치의 고집적화에 유리한 ESD 보호 장치를 제공한다.

특히, 본 발명은 NMOS 트랜지스터의 소오스 단자로 흐르는 ESD 방전 전류에 의해 유도되는 전압를 다른 NMOS 트랜지스터의 게이트 단자의 입력으로 보냄으로써, ESD 방전이 완료될 때까지 클램프 동작을 유지할 수 있고, 캐패시터와 저항의 용량이 작아질 수 있는 전원 클램프 회로를 제공한다.

상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 반도체 회로의 정전기 보호용 전원 클램프 회로가 제공되며: 이 회로는, 제 1 전압 라인; 제 2 전압 라인; 상기 제 1 전압 라인과 제 1 노드 사이에 연결된 제 1 캐패시터; 상기 제 1 노드와 상기 제 2 전압 라인 사이에 연결된 제 1 저항; 상기 제 1 전압 라인과 제 2 노드 사이에 연결된 제 1 MOS 트랜지스터; 상기 제 2 노드와 상기 제 2 전압 라인 사이에 연결된 제 2 저항; 상기 제 1 전압 라인과 제 3 노드 사이에 연결된 제 2 MOS 트랜지스터; 상기 제 3 노드와 상기 제 2 전압 라인 사이에 연결된 제 3 저항; 상기 제 1 전압 라인과 제 4 노드 사이에 연결된 제 2 캐패시터; 및 상기 제 4 노드와 상기 제 2 전압 라인 사이에 연결된 제 4 저항; 을 구비하며, 상기 제 1 MOS 트랜지스터의 게이트는 상기 제 1 노드와 연결되고, 상기 제 2 MOS 트렌지스터의 게이트는 상기 제 4 노드와 연결되며, 아울러, 상기 제 2 노드는 상기 제 4 노드와 연결되고, 상기 제 3 노드는 상기 제 1 노드와 연결되는 것을 특징으로 한다.

상기 구성에서, 상기 제 1 전압 라인이 전원전압 라인이고, 상기 제 2 전압 라인이 접지전압 라인이며, 상기 제 1 및 제 2 MOS 트랜지스터가 NMOS 트랜지스터인 것을 특징으로 한다.

상기 구성에서, 상기 제 1 전압 라인이 접지전압 라인이고, 상기 제 2 전압 라인이 전원전압 라인이며, 상기 제 1 및 제 2 MOS 트랜지스터가 PMOS 트랜지스터인 것을 특징으로 한다.

상기한 바와 같은 목적을 달성하기 위해 본 발명의 다른 일면에 따라, 반도 체 회로의 정전기 보호용 전원 클램프 회로가 제공되며: 이 회로는, 제 1 전압 라인; 제 2 전압 라인; 상기 제 1 전압 라인과 제 1 노드 사이에 연결된 제 1 캐패시터; 상기 제 1 노드와 상기 제 2 전압 라인 사이에 연결된 제 1 저항; 상기 제 1 전압 라인과 제 2 노드 사이에 연결된 제 1 MOS 트랜지스터; 상기 제 2 노드와 상기 제 2 전압 라인 사이에 연결된 제 2 저항; 상기 제 1 전압 라인과 상기 제 2 전압 라인 사이에 연결된 제 2 MOS 트랜지스터; 상기 제 1 전압 라인과 제 3 노드 사이에 연결된 제 2 캐패시터; 및 상기 제 3 노드와 상기 제 2 전압 라인 사이에 연결된 제 3 저항; 을 구비하며, 상기 제 1 MOS 트랜지스터의 게이트는 상기 제 1 노드와 연결되고, 상기 제 2 MOS 트렌지스터의 게이트는 상기 제 3 노드와 연결되며, 아울러, 상기 제 2 노드는 상기 제 3 노드와 연결되는 것을 특징으로 한다.

상기한 바와 같은 목적을 달성하기 위해 본 발명의 또 다른 일면에 따라, 반도체 회로의 정전기 보호용 전원 클램프 회로가 제공되며: 이 회로는, 제 1 전압 라인; 제 2 전압 라인; 상기 제 1 전압 라인과 제 1 노드 사이에 연결된 제 1 캐패시터; 상기 제 1 노드와 상기 제 2 전압 라인 사이에 연결된 제 1 저항; 상기 제 1 전압 라인과 제 2 노드 사이에 연결된 제 1 MOS 트랜지스터; 상기 제 2 노드와 상기 제 2 전압 라인 사이에 연결된 제 2 저항; 및 상기 제 1 전압 라인과 상기 제 2 전압 라인 사이에 병렬로 연결된 N개의 클램프 수단; 을 구비하며, 상기 N개의 클램프 수단 각각은, 상기 제 1 전압 라인과 상기 제 2 전압 라인 사이에 연결된 제 2 MOS 트랜지스터; 상기 제 1 전압 라인과 제 3 노드 사이에 연결된 제 2 캐패시터; 및 상기 제 3 노드와 상기 제 2 전압 라인 사이에 연결된 제 3 저항; 으로 구성되며, 상기 제 1 MOS 트랜지스터의 게이트는 상기 제 1 노드와 연결되고, 상기 제 2 MOS 트렌지스터의 게이트는 상기 제 3 노드와 연결되며, 아울러, 상기 제 2 노드는 상기 제 3 노드와 연결되는 것을 특징으로 한다.

(실시예)

도 4는 본 발명의 일예에 따른 전원 클램프 회로의 회로도이다.

이하, 설명의 편의상, 전원전압(Vcc) 이상의 포지티브(+) ESD가 인가될 경우, 인가된 ESD를 접지전압(Vss) 라인으로 방전시키는 전원 클램프 회로에 대해 설명한다.

도시한 바와 같이, 본 발명의 일예에 따른 전원 클램프 회로는 NMOS 트랜지스터(303,307), 전원전압(Vcc) 라인과 NMOS 트랜지스터(303,307)의 게이트 단자 사이에 각각 연결된 캐패시터(301,305), NMOS 트랜지스터(303,307)의 게이트 단자와 접지전압(Vss) 라인 사이에 각각 연결된 저항(302,306), NMOS 트랜지스터(303,307)의 소오스 단자와 접지전압(Vss) 라인 사이에 각각 연결된 저항(304,308)으로 구성되어 있다. 여기서 NMOS 트랜지스터(303,307)의 드레인 단자는 전원전압(Vcc) 라인과 각각 연결되고, NMOS 트랜지스터(303,307)의 소오스 단자는 노드 'd' 및 노드 'e'를 통하여 저항(304,308)과 각각 연결되고, NMOS 트랜지스터(303,307)의 게이트 단자는 노드 'b' 및 노드 'c'를 통하여 캐패시터(301,305)와 저항(302,306) 사이에 각각 연결된다.

캐패시터(301,305)는 전원전압(Vcc) 라인을 통하여 ESD 전위를 수신하여, ESD 전위에 따른 전류를 각각 노드 'b' 및 노드 'c'로 전달한다.

저항(302,306)은 캐패시터(301,305)에서 방출된 전류를 각각 노드 'b' 및 노드 'c'를 통하여 수신하여, 전압을 발생시킨다.

NMOS 트랜지스터(303)는 저항(302)을 통해 발생된 전압을 게이트 단자로 수신한다. 이 때, NMOS 트랜지스터(303)는 게이트 단자를 통해 수신한 전압이 NMOS 트랜지스터(303)의 문턱 전압보다 크면, 턴온되어 ESD 전류를 드레인 단자에서 소오스 단자로 흘려보낸다. 즉, NMOS 트랜지스터(303)는 전원전압(Vcc) 라인을 통해 흐르는 ESD 전류를 수신하여, 저항(304)을 통해 접지전압(Vss) 라인으로 방전시킨다.

이와 동시에, NMOS 트랜지스터(307)는 저항(306)을 통해 발생된 전압을 게이트 단자로 수신한다. 이 때, NMOS 트랜지스터(307)는 게이트 단자를 통해 수신한 전압이 NMOS 트랜지스터(307)의 문턱 전압보다 크면, 턴온되어 ESD 전류를 드레인 단자에서 소오스 단자로 흘려보낸다. 즉, NMOS 트랜지스터(307)는 전원전압(Vcc) 라인을 통해 흐르는 ESD 전류를 수신하여, 저항(308)을 통해 접지전압(Vss) 라인으로 방전시킨다.

여기서, NMOS 트랜지스터(303,307)가 ESD 전류를 수신하여 각각 저항(304,308)을 통해 접지전압(Vss) 라인으로 방전시킬 때, 저항(304,308)에는 ESD 전류에 의한 전압이 각각 발생된다. 이러한 저항(304,308)을 통해 발생된 전압은 NMOS 트랜지스터(303,307)의 게이트 단자로 각각 전달되어, NMOS 트랜지스터(303,307)를 턴온시키는 역할을 한다. 즉, 저항(304,308)을 통해 발생된 전압은 각각 노드 'd' 및 노드 'e'를 통하여 NMOS 트랜지스터(307,303)의 게이트 단자로 전달되고, 이렇게 게이트 단자로 전달된 각각의 전압을 통해, NMOS 트랜지스터(303,307)의 턴온 여부가 결정된다.

이상에서 살펴 보았듯이, NMOS 트랜지스터(307,303)는 각각 저항(302,306)을 통해 발생된 전압과 저항(304,308)을 통해 발생된 전압을 모두 수신한다. 여기서, ESD 전압이 증가한 후, 일정 시간동안 일정 전압레벨을 유지할 경우, 저항(302,306)을 통해 발생된 전압은 NMOS 트랜지스터(307,303)의 최초 턴온 여부를 각각 결정하고, 저항(304,308)을 통해 발생된 전압은 ESD가 일정 전압레벨을 유지하는 시간동안 NMOS 트랜지스터(307,303)의 동작을 각각 유지시켜 준다.

이를 상세히 살펴보면, 저항(302)은 ESD 전위가 캐패시터(301)를 거쳐 발생된 전류를 수신하여 전압을 발생시킨다. 이후, NMOS 트랜지스터(303)는 저항(302)을 통해 발생된 전압을 게이트 단자로 수신한다. 이 때, 전원전압(Vcc) 라인을 통해 전달된 ESD 전위가 급격히 증가한 후, 일정 시간동안 일정 전압레벨을 유지할 경우, NMOS 트랜지스터(303)의 게이트 단자를 통해 전달된 전압은 급격히 증가하다가, ESD 전위가 일정 시간동안 일정 전압레벨을 유지할 때, 서서히 감소된다.

이와 동시에, 저항(306)은 ESD 전위가 캐패시터(305)를 거쳐 발생된 전류를 수신하여 전압을 발생시킨다. 이후, NMOS 트랜지스터(307)는 저항(306)을 통해 발생된 전압을 게이트 단자로 수신한다. 이 때, 전원전압(Vcc) 라인을 통해 전달된 ESD 전위가 급격히 증가한 후, 일정 시간동안 일정 전압레벨을 유지할 경우, NMOS 트랜지스터(307)의 게이트 단자를 통해 전달된 전압은 급격히 증가하다가, ESD 전위가 일정 시간동안 일정 전압레벨을 유지할 때, 서서히 감소된다.

하지만, 최초 NMOS 트랜지스터(303)가 턴온되어 드레인 단자에서 소오스 단자로 ESD 전류를 전달할 때, 저항(304)에 걸린 전압은 NMOS 트랜지스터(307)의 게이트 단자에 인가된다. 여기서, 저항(304)에 걸린 전압은 ESD 전류에 의해 발생된 것이므로, ESD 전위가 급격히 증가한 후, 일정 시간동안 일정 전압레벨을 유지할 경우, 마찬가지로, 게이트에 걸린 전압도 급격히 증가한 후, 일정 시간동안 일정 전압레벨을 유지한다. 따라서, NMOS 트랜지스터(307)는 저항(304)에 걸린 전압에 의해 드레인 단자에서 소오스 단자로 ESD 전위를 전달하는 동작을 계속 유지하므로, ESD 전위를 접지전압(Vss)으로 더욱 빨리 방전시킨다.

마찬가지로, 최초 NMOS 트랜지스터(307)가 턴온되어 드레인 단자에서 소오스 단자로 ESD 전류를 전달할 때, 저항(308)에 걸린 전압은 NMOS 트랜지스터(303)의 게이트 단자에 인가된다. 여기서, 저항(308)에 걸린 전압은 ESD 전류에 의해 발생된 것이므로, ESD 전위가 급격히 증가한 후, 일정 시간동안 일정 전압레벨을 유지할 경우, 마찬가지로, 게이트에 걸린 전압도 급격히 증가한 후, 일정 시간동안 일정 전압레벨을 유지한다. 따라서, NMOS 트랜지스터(303)는 저항(308)에 걸린 전압에 의해 드레인 단자에서 소오스 단자로 ESD 전위를 전달하는 동작을 계속 유지하므로, ESD 전위를 접지전압(Vss)으로 더욱 빨리 방전시킨다.

도 5는 본 발명의 일예에 따른 전원 클램프 회로의 게이트 전압 특성 그래프로서, 시간의 경과에 따른 NMOS 트랜지스터(303,307) 게이트 전압의 특성을 나타내는 그래프이다.

여기서, 도 5는 도 4와 마찬가지로, ESD 전류가 10ns동안 2A 피크 전류에 도달한 후, 150ns동안 2A 전류로 유지될 경우, 시간의 경과에 따른 NMOS 트랜지스터(303,307)의 게이트 전압의 변화를 도시한다. 참고로, NMOS 트랜지스터(303,307)의 길이는 400um이고, 저항(304,308)은 4Ω이다.

도시한 바와 같이, NMOS 트랜지스터(303,307)의 게이트에 걸린 전압은 피크 전압에 도달한 후, 150ns 동안 일정 전압을 유지한다.

또한, NMOS 트랜지스터(303,307)의 게이트에 걸린 전압은 RC 시정수에 영향을 받지 않는다. 이는, 최초 NMOS 트랜지스터(303,307)가 턴온되어 드레인 단자에서 소오스 단자로 ESD 전류를 전달할 때, 각각 캐패시터(301,305)와 저항(302,306) 의 영향을 받고, 이후, NMOS 트랜지스터(303,307)의 동작은 ESD 전위에 따라 동작하기 때문에, 각각 캐패시터(301,305)와 저항(302,306)의 영향을 받지 않는다.

도 6은 본 발명의 다른 일예에 따른 전원 클램프 회로의 회로도이다.

도시한 바와 같이, 본 발명의 다른 일예에 따른 전원 클램프 회로는 NMOS 트랜지스터(403,406), 전원전압(Vcc) 라인과 NMOS 트랜지스터(403,406)의 게이트 단자 사이에 각각 연결된 캐패시터(401,404), NMOS 트랜지스터(403,406)의 게이트 단자와 접지전압(Vss) 라인 사이에 각각 연결된 저항(402,405), NMOS 트랜지스터(406)의 소오스 단자와 접지전압(Vss) 라인 사이에 연결된 저항(407)으로 구성되어 있다.

여기서 NMOS 트랜지스터(403)의 드레인 단자는 전원전압(Vcc) 라인과 연결되고, NMOS 트랜지스터(403)의 소오스 단자는 접지전압(Vss) 라인과 연결되고, NMOS 트랜지스터(403)의 게이트 단자는 노드 'f'를 통하여 캐패시터(401)와 저항(402) 사이에 연결된다. 또한, NMOS 트랜지스터(406)의 드레인 단자는 전원전압(Vcc) 라인과 연결되고, NMOS 트랜지스터(406)의 소오스 단자는 노드 'h'를 통하여 저항(407)과 연결되고, NMOS 트랜지스터(406)의 게이트 단자는 노드 'g'를 통하여 캐패시터(404)와 저항(405) 사이에 연결된다.

캐패시터(401,404)는 전원전압(Vcc) 라인을 통하여 ESD 전위를 수신하여, ESD 전위에 따른 전류를 각각 노드 'f' 및 노드 'g'로 전달한다.

저항(402,405)은 캐패시터(401,404)에서 방출된 전류를 각각 노드 'f' 및 노드 'g'를 통하여 수신하여, 전압을 발생시킨다.

NMOS 트랜지스터(403)는 저항(402)을 통해 발생된 전압을 게이트 단자로 수신한다. 이 때, NMOS 트랜지스터(403)는 게이트 단자를 통해 수신한 전압이 NMOS 트랜지스터(403)의 문턱 전압보다 크면, 턴온되어 ESD 전류를 드레인 단자에서 소오스 단자로 흘려보낸다. 즉, NMOS 트랜지스터(403)는 전원전압(Vcc) 라인을 통해 흐르는 ESD 전류를 수신하여, 접지전압(Vss) 라인으로 방전시킨다.

이와 동시에, NMOS 트랜지스터(406)는 저항(405)을 통해 발생된 전압을 게이트 단자로 수신한다. 이 때, NMOS 트랜지스터(406)는 게이트 단자를 통해 수신한 전압이 NMOS 트랜지스터(406)의 문턱 전압보다 크면, 턴온되어 ESD 전류를 드레인 단자에서 소오스 단자로 흘려보낸다. 즉, NMOS 트랜지스터(406)는 전원전압(Vcc) 라인을 통해 흐르는 ESD 전류를 수신하여, 저항(407)을 통해 접지전압(Vss) 라인으로 방전시킨다.

여기서, NMOS 트랜지스터(406)가 ESD 전류를 수신하여 저항(407)을 통해 접지전압(Vss) 라인으로 방전시킬 때, 저항(407)에는 ESD 전류에 의한 전압이 발생된다. 이러한 저항(407)을 통해 발생된 전압은 NMOS 트랜지스터(403)의 게이트 단자로 전달되어, NMOS 트랜지스터(403)의 턴온 동작을 유지시키는 역할을 한다. 즉, 저항(407)을 통해 발생된 전압은 노드 'h'를 통하여 NMOS 트랜지스터(403)의 게이트 단자로 전달되고, 이렇게 게이트 단자로 전달된 전압을 통해, NMOS 트랜지스터(403)의 턴온 동작을 유지시키는 역할을 한다.

도 7은 본 발명의 또 다른 일예에 따른 전원 클램프 회로의 회로도이다.

도시한 바와 같이, 본 발명의 또 다른 일예에 따른 전원 클램프 회로는 NMOS 트랜지스터(503), 전원전압(Vcc) 라인과 NMOS 트랜지스터(503)의 게이트 단자 사이에 연결된 캐패시터(501), NMOS 트랜지스터(503)의 게이트 단자와 접지전압(Vss) 라인 사이에 연결된 저항(502), NMOS 트랜지스터(503)의 소오스 단자와 접지전압(Vss) 라인 사이에 연결된 저항(504), 전원전압(Vcc) 라인과 접지전압(Vss) 라인 사이에 연결된 클램프부(510), 및 클램프부(510)와 병렬로 연결된 다수의 클램프부(520)로 구성된다.

여기서, 클램프부(510)는 전원전압(Vcc) 라인과 접지전압(Vss) 라인 사이에 연결된 NMOS 트랜지스터(513), 전원전압(Vcc) 라인과 NMOS 트랜지스터(513)의 게이트 단자 사이에 연결된 캐패시터(511), 및 NMOS 트랜지스터(513)의 게이트 단자와 접지전압(Vss) 라인 사이에 연결된 저항(512)으로 구성된다.

또한, 다수의 클램프부(520)는 전원전압(Vcc) 라인과 접지전압(Vss) 라인 사이에 연결된 다수의 NMOS 트랜지스터(523), 전원전압(Vcc) 라인과 NMOS 트랜지스터(513)의 게이트 단자 사이에 연결된 다수의 캐패시터(521), 및 NMOS 트랜지스터(513)의 게이트 단자와 접지전압(Vss) 라인 사이에 연결된 다수의 저항(522)으로 구성된다.

도시한 바와 같이, 본 발명의 또 다른 일예에 따른 전원 클램프 회로는 도 5에 도시된 본 발명의 다른 일예에 따른 전원 클램프 회로에 다수의 클램프부(520)를 추가한 것으로써, 다수의 클램프부(520)에 구비된 다수의 NMOS 트랜지스터(523)의 게이트 단자는 클램프부(510)에 구비된 NMOS 트랜지스터(513)의 게이트 단자와 연결되어 있다.

따라서, 본 발명의 또 다른 일예에 따른 전원 클램프 회로는 NMOS 트랜지스터(503)의 턴온 동작에 의해 발생된 ESD 전압이 NMOS 트랜지스터(513) 및 다수의 NMOS 트랜지스터(523)의 게이트 전압으로 인가됨으로써, NMOS 트랜지스터(513) 및 다수의 NMOS 트랜지스터(523)의 방전 동작을 ESD 전위에 따라 계속 유지시켜 준다.

또한, 본 발명의 또 다른 일예에 따른 전원 클램프 회로는 NMOS 트랜지스터(513) 및 다수의 NMOS 트랜지스터(523)에서 방전 동작이 동시에 일어나므로, 더욱 효과적인 ESD 방전이 발생한다.

이상에서 살펴본 바와 같이, 본 발명에 따른 전원 클램프 회로는 NMOS 트랜지스터의 게이트 단자에 연결된 캐패시터와 저항의 크기를 최소로 하여, 전원 클램프 회로가 차지하는 칩의 면적을 줄이는 효과가 있다. 즉, 본 발명에 따른 전원 클램프 회로는 NMOS 트랜지스터의 턴온 전압만큼 발생시킬 수 있는 캐패시터와 저항을 구비함으로써, NMOS 트랜지스터의 턴온 동작에 의한 ESD 전위가 다른 NMOS 트랜지스터의 턴온 전압으로 인가되는 동작이 반복되므로, 작은 크기의 캐패시터와 저항을 사용할 수 있다.

아울러, 본 발명에 따른 전원 클램프 회로는 NMOS 트랜지스터의 턴온 동작에 의한 ESD 전위가 다른 NMOS 트랜지스터의 턴온 전압으로 인가되는 동작이 반복되므로, 이를 통해, ESD 전위를 더욱 효과적으로 방전할 수 있다.

본 발명의 상기한 바와 같은 구성에 따라, 본 발명에 따른 전원 클램프 회로는 NMOS 트랜지스터의 소오스 단자로 흐르는 ESD 방전 전류에 의해 유도되는 전압 을 소오스 단자에 연결된 저항을 통해 다른 NMOS 트랜지스터의 게이트 단자의 입력으로 보냄으로써, ESD 방전이 완료될 때까지 클램프 동작을 유지되고, 이에 따라, 캐패시터와 저항의 용량이 작아지는 효과가 있다.

본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims

ESD 보호를 위한 전원 클램프 회로에 있어서,

제 1 전압 라인;

제 2 전압 라인;

상기 제 1 전압 라인과 제 1 노드 사이에 연결된 제 1 캐패시터;

상기 제 1 노드와 상기 제 2 전압 라인 사이에 연결된 제 1 저항;

상기 제 1 전압 라인과 제 2 노드 사이에 연결된 제 1 MOS 트랜지스터;

상기 제 2 노드와 상기 제 2 전압 라인 사이에 연결된 제 2 저항;

상기 제 1 전압 라인과 제 3 노드 사이에 연결된 제 2 MOS 트랜지스터;

상기 제 3 노드와 상기 제 2 전압 라인 사이에 연결된 제 3 저항;

상기 제 1 전압 라인과 제 4 노드 사이에 연결된 제 2 캐패시터; 및

상기 제 4 노드와 상기 제 2 전압 라인 사이에 연결된 제 4 저항; 을 구비하며,

상기 제 1 MOS 트랜지스터의 게이트는 상기 제 1 노드와 연결되고, 상기 제 2 MOS 트렌지스터의 게이트는 상기 제 4 노드와 연결되며, 아울러, 상기 제 2 노드는 상기 제 4 노드와 연결되고, 상기 제 3 노드는 상기 제 1 노드와 연결되는 것을 특징으로 하는 반도체 회로의 정전기 보호용 전원 클램프 회로.
제 1 항에 있어서,

상기 제 1 전압 라인이 전원전압 라인이고, 상기 제 2 전압 라인이 접지전압 라인이며, 상기 제 1 및 제 2 MOS 트랜지스터가 NMOS 트랜지스터인 것을 특징으로 하는 반도체 회로의 정전기 보호용 전원 클램프 회로.
제 1 항에 있어서,

상기 제 1 전압 라인이 접지전압 라인이고, 상기 제 2 전압 라인이 전원전압 라인이며, 상기 제 1 및 제 2 MOS 트랜지스터가 PMOS 트랜지스터인 것을 특징으로 하는 반도체 회로의 정전기 보호용 전원 클램프 회로.
ESD 보호를 위한 전원 클램프 회로에 있어서,

제 1 전압 라인;

제 2 전압 라인;

상기 제 1 전압 라인과 제 1 노드 사이에 연결된 제 1 캐패시터;

상기 제 1 노드와 상기 제 2 전압 라인 사이에 연결된 제 1 저항;

상기 제 1 전압 라인과 제 2 노드 사이에 연결된 제 1 MOS 트랜지스터;

상기 제 2 노드와 상기 제 2 전압 라인 사이에 연결된 제 2 저항;

상기 제 1 전압 라인과 상기 제 2 전압 라인 사이에 연결된 제 2 MOS 트랜지스터;

상기 제 1 전압 라인과 제 3 노드 사이에 연결된 제 2 캐패시터; 및

상기 제 3 노드와 상기 제 2 전압 라인 사이에 연결된 제 3 저항; 을 구비하 며, 상기 제 1 MOS 트랜지스터의 게이트는 상기 제 1 노드와 연결되고, 상기 제 2 MOS 트렌지스터의 게이트는 상기 제 3 노드와 연결되며, 아울러, 상기 제 2 노드는 상기 제 3 노드와 연결되는 것을 특징으로 하는 반도체 회로의 정전기 보호용 전원 클램프 회로.
제 4 항에 있어서,

상기 제 1 전압 라인이 전원전압 라인이고, 상기 제 2 전압 라인이 접지전압 라인이며, 상기 제 1 및 제 2 MOS 트랜지스터가 NMOS 트랜지스터인 것을 특징으로 하는 반도체 회로의 정전기 보호용 전원 클램프 회로.
제 4 항에 있어서,

상기 제 1 전압 라인이 접지전압 라인이고, 상기 제 2 전압 라인이 전원전압 라인이며, 상기 제 1 및 제 2 MOS 트랜지스터가 PMOS 트랜지스터인 것을 특징으로 하는 반도체 회로의 정전기 보호용 전원 클램프 회로.
ESD 보호를 위한 전원 클램프 회로에 있어서,

제 1 전압 라인;

제 2 전압 라인;

상기 제 1 전압 라인과 제 1 노드 사이에 연결된 제 1 캐패시터;

상기 제 1 노드와 상기 제 2 전압 라인 사이에 연결된 제 1 저항;

상기 제 1 전압 라인과 제 2 노드 사이에 연결된 제 1 MOS 트랜지스터;

상기 제 2 노드와 상기 제 2 전압 라인 사이에 연결된 제 2 저항; 및

상기 제 1 전압 라인과 상기 제 2 전압 라인 사이에 병렬로 연결된 N개의 클램프 수단; 을 구비하며,

상기 N개의 클램프 수단 각각은, 상기 제 1 전압 라인과 상기 제 2 전압 라인 사이에 연결된 제 2 MOS 트랜지스터;

상기 제 1 전압 라인과 제 3 노드 사이에 연결된 제 2 캐패시터; 및

상기 제 3 노드와 상기 제 2 전압 라인 사이에 연결된 제 3 저항; 으로 구성되며, 상기 제 1 MOS 트랜지스터의 게이트는 상기 제 1 노드와 연결되고, 상기 제 2 MOS 트렌지스터의 게이트는 상기 제 3 노드와 연결되며, 아울러, 상기 제 2 노드는 상기 제 3 노드와 연결되는 것을 특징으로 하는 반도체 회로의 정전기 보호용 전원 클램프 회로.
제 7 항에 있어서,

상기 제 1 전압 라인이 전원전압 라인이고, 상기 제 2 전압 라인이 접지전압 라인이며, 상기 제 1 및 제 2 MOS 트랜지스터가 NMOS 트랜지스터인 것을 특징으로 하는 반도체 회로의 정전기 보호용 전원 클램프 회로.
제 7 항에 있어서,

상기 제 1 전압 라인이 접지전압 라인이고, 상기 제 2 전압 라인이 전원전압 라인이며, 상기 제 1 및 제 2 MOS 트랜지스터가 PMOS 트랜지스터인 것을 특징으로 하는 반도체 회로의 정전기 보호용 전원 클램프 회로.