CN117914115A - 一种静电放电保护电路和集成电路芯片 - Google Patents

Abstract

一种静电放电保护电路和集成电路芯片，该静电放电保护电路包括：检测电路、反相器和箝位电路，其中：检测电路包括第一电阻电容电路、第二电阻电容电路和电流泄放器件，第一电阻电容电路连接在电源电压端和接地端之间，第二电阻电容电路连接在电源电压端和接地端之间，电流泄放器件连接在第一电阻电容电路和第二电阻电容电路之间；反相器的输入端连接第二电阻电容电路，反相器的输出端连接箝位电路的输入端；箝位电路连接在电源电压端和接地端之间。该静电放电保护电路和集成电路芯片通过使用两个较小的电阻电容电路和一个电流泄放器件，组合形成静电放电事件的检测电路，实现用更小面积的电路达到更好的静电放电保护，有利于后续器件的小型化。

Description

一种静电放电保护电路和集成电路芯片

技术领域

本申请涉及半导体技术领域，更具体地涉及一种静电放电保护电路和集成电路芯片。

背景技术

随着半导体制造工艺的飞速发展，在集成电路芯片的生产、封装、测试、运输、制造等过程中都会产生大量的静电荷，出现不同程度的静电放电(Electronic StaticDischarge, ESD)事件。静电放电是指在一个集成电路浮接的情况下,大量的电荷从外向内灌入集成电路的瞬间过程。在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中输入级的栅氧化层，从而造成器件的功能失常。随着超大规模集成电路工艺技术的不断发展，器件的尺寸越来越小，栅氧化层的厚度越来越薄，则更容易受到静电放电影响。因此，对集成电路进行静电放电保护就变得至关重要。

现有技术中常用的静电放电保护电路是在电源电压端和接地端接入箝位电路，再通过电阻电容耦合方式来实现的，如图1所示。图1中静电放电保护电路包括一个电阻电容（RC）电路、一个反相器以及一个箝位电路，其中电阻电容电路用于检测静电放电电压，其输出用于驱动反相器；反相器的输出用于驱动箝位电路；箝位电路用于在检测到静电放电脉冲时提供从电源电压端到接地端的电流泄放通道。但是现有的技术方案为了保证箝位电路的晶体管有足够的开启时间长度，开启时间长度通常RC电路的时间常数决定，则通常采用较大的电阻和电容来延长晶体管的开启时间，因此该电路所占的电路面积较大，影响了后续器件的小型化。

因此,需要提供一种新的静电放电保护电路,以解决上述技术问题。

发明内容

为了解决上述问题而提出了本申请。根据本申请一方面，提供了一种静电放电保护电路，所述静电放电保护电路包括：检测电路、反相器和箝位电路，其中：所述检测电路包括第一电阻电容电路、第二电阻电容电路和电流泄放器件，所述第一电阻电容电路连接在电源电压端和接地端之间，所述第二电阻电容电路连接在所述电源电压端和所述接地端之间，所述电流泄放器件连接在所述第一电阻电容电路和所述第二电阻电容电路之间；所述反相器的输入端连接所述第二电阻电容电路，所述反相器的输出端连接所述箝位电路的输入端；所述箝位电路连接在所述电源电压端和所述接地端之间。

在本申请的一个实施例中，所述第一电阻电容电路包括第一电阻和第一电容；所述第二电阻电容电路包括第二电阻和第二电容；所述电流泄放器件包括第一晶体管，所述第一晶体管的栅极连接在所述第一电阻与所述第一电容之间，所述第一晶体管的源漏极中的一端连接在所述第二电阻与所述第二电容之间，所述第一晶体管的源漏极中的另一端连接所述接地端。

在本申请的一个实施例中，所述第一电容的第一端连接所述电源电压端，所述第一电容的第二端连接所述第一电阻的第一端，所述第一电阻的第二端连接所述接地端；所述第二电阻的第一端连接所述电源电压端，所述第二电阻的第二端连接所述第二电容的第一端，所述第二电容的第二端连接所述接地端。

在本申请的一个实施例中，所述第一电阻和所述第二电阻的电阻值大小相等，所述第一电容和所述第二电容的电容值大小相等。

在本申请的一个实施例中，所述第一晶体管为NMOS晶体管。

在本申请的一个实施例中，所述反相器包括第二晶体管和第三晶体管，其中：所述第二晶体管的栅极和所述第三晶体管的栅极相连且连接在所述第二电阻与所述第二电容之间；所述第二晶体管的源漏极的一端连接所述电源电压端，所述第二晶体管的源漏极的另一端连接所述第三晶体管的源漏极的一端，所述第三晶体管的源漏极的另一端连接所述接地端。

在本申请的一个实施例中，所述第二晶体管为PMOS晶体管，所述第三晶体管为NMOS晶体管。

在本申请的一个实施例中，所述箝位电路包括第四晶体管，其中：

所述第四晶体管的栅极连接在所述第二晶体管和所述第三晶体管之间，所述第四晶体管的源漏极的一端连接所述电源电压端，所述第四晶体管的源漏极的另一端连接所述接地端。

在本申请的一个实施例中，所述第四晶体管为NMOS晶体管。

根据本申请的另一方面，提供了一种集成电路芯片，所述集成电路芯片包括：供电引脚、接地引脚和静电放电保护电路，其中：所述静电放电保护电路的电源电压端与所述供电引脚连接，所述静电放电保护电路的接地端与所述接地引脚连接，所述静电放电保护电路为上述静电放电保护电路。

本申请的静电放电保护电路和集成电路芯片通过使用两个较小的电阻电容电路和一个电流泄放器件，组合形成静电放电事件的检测电路，能够实现在静电放电事件中，用更小面积的静电放电保护电路达到更好的静电放电保护效果，可以减少电路占用面积，有利于后续器件的小型化。

附图说明

通过结合附图对本申请实施例进行更详细的描述，本申请的上述以及其他目的、特征和优势将变得更加明显。附图用来提供对本申请实施例的进一步理解，并且构成说明书的一部分，与本申请实施例一起用于解释本申请，并不构成对本申请的限制。在附图中，相同的参考标号通常代表相同部件或步骤。

图1示出了现有技术中静电放电保护电路的示例性示意图。

图2示出根据本申请实施例的静电放电保护电路的示例性示意图。

具体实施方式

为了使得本申请的目的、技术方案和优点更为明显，下面将参照附图详细描述根据本申请的示例实施例。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是本申请的全部实施例，应理解，本申请不受这里描述的示例实施例的限制。基于本申请中描述的本申请实施例，本领域技术人员在没有付出创造性劳动的情况下所得到的所有其他实施例都应落入本申请的保护范围之内。

首先，图1示出了现有技术中静电放电保护电路100的示例性示意图。

如图1所示，静电放电保护电路100包括一个电阻电容电路110、一个反相器120和一个箝位电路130。其中，电阻电容电路110包括电阻111和电容112，电阻111和电容112串联形成，该电阻电容电路110用于检测静电放电的电压，其输出用于驱动反相器120；反相器120包括PMOS晶体管121和NMOS晶体管122，两者组合形成反相器120，其输出用于驱动箝位电路130中NMOS晶体管131的栅极，NMOS晶体管131构成箝位电路130的全部，其用于在检测到静电放电脉冲时提供从电源电压端VDD到接地端VSS的电流泄放通道。

在正常情况下，电阻111驱动反相器120的输入为高电平，则反相器120的输出为低电平（也即此时箝位电路130中NMOS晶体管131的栅极为低电平），则关断箝位电路130中NMOS晶体管131。当有静电放电脉冲施加到电源电压端VDD时，此时电容112使得反相器120的输入为低电平，则反相器120的输出为高电平（也即箝位电路130中NMOS晶体管131的栅极为高电平），同时维持一段时间。由于箝位电路130中NMOS晶体管131的栅极为高电平，从而开启NMOS晶体管131，提供从电源电压端VDD到接地端VSS的低阻通道，泄放静电放电电流，达到保护内部电路的效果。其中，电阻111和电容112的时间常数决定了静电放电保护电路的泄放时间，时间常数越大泄放时间越长。该时间常数为电阻111的电阻值r和电容112的电容值c乘积（也即时间常数为rc）。因此该方案的静电放电保护电路为了保证箝位电路130的NMOS晶体管131有足够的开启时间长度，也即为了保证静电放电保护电路有足够的泄放时间，通常都选用电阻值较大的电阻和电容值较大的电容，因此该方案的静电放电保护电路所占的电路面积较大，影响了后续器件的小型化。

基于此，本申请提供了一种静电放电保护电路，其用于连接集成电路芯片的供电引脚以及接地引脚之间，用于消除由静电放电事件引起的供电引脚的电压突然的升高，从而实现保护该集成电路芯片的作用。该静电放电保护电路包括检测电路、反相器和箝位电路，其中检测电路与电源电压端和接地端连接，用于检测电源电压端的电压是否上升，也即是否存在静电放电信号。电源电压端与集成电路芯片的供电引脚相连，接地端与集成电路的接地引脚相连。检测电路包括第一电阻电容电路、第二电阻电容电路和电流泄放器件，第一电阻电容电路连接在电源电压端和接地端之间，第二电阻电容电路连接在电源电压端和接地端之间，电流泄放器件连接在第一电阻电容电路和第二电阻电容电路之间。当检测到静电放电信号在电源电压端时，电流泄放器件输入端为高电平，则电流泄放器件导通；同时由于静电放电信号第二电阻电容电路进行了充电，此时电流泄放器件对第二电阻电容电路进行放电，使得第二电阻电容电路的输出端长时间为低电平。反相器的输入端连接所述第二电阻电容电路的输出端，反相器的输出端连接所述箝位电路的输入端；箝位电路连接在电源电压端和接地端之间。由于第二电阻电容电路输出端长时间为低电平，而反相器的输入端连接在其输出端，则反相器输出端长时间为高电平，所以箝位电路长时间保持导通状态，因此可以延长电流泄放时间，使得电流泄放更充分，更好的保护静电放电电路和集成电路芯片。

下面，将参照图2来描述根据本申请实施例的静电放电保护电路200。图2示出了根据本申请实施例的静电放电保护电路200的示例性示意图。如图2所示，根据本申请实施例的静电放电保护电路200包括检测电路210、反相器220和箝位电路230，其中：检测电路210包括第一电阻电容电路211、第二电阻电容电路212和电流泄放器件213，第一电阻电容电路211连接在电源电压端VDD和接地端VSS之间，第二电阻电容电路212连接在电源电压端VDD和接地端VSS之间，电流泄放器件213连接在第一电阻电容电路211和第二电阻电容电路212之间；反相器220的输入端连接第二电阻电容电路212，反相器220的输出端连接箝位电路230的输入端；箝位电路230连接在电源电压端VDD和接地端VSS之间。

根据本申请实施例的静电放电保护电路通过使用两个较小的电阻电容电路和一个电流泄放器件，组合形成静电放电事件的检测电路，能够实现在静电放电事件中，用更小面积的静电放电保护电路达到更好的静电放电保护效果，可以减少电路占用面积，有利于后续器件的小型化。

在本申请的实施例中，静电放电保护电路200包括检测电路210，检测电路210用于检测电源电压端VDD的电压是否上升（也即用于检测是否存在静电放电电压），该检测电路210包括第一电阻电容电路211、第二电阻电容电路212以及电流泄放器件213。第一电阻电容电路211连接在电源电压端VDD和接地端VSS之间，第二电阻电容电路212连接在电源电压端VDD和接地端VSS之间，电流泄放器件213连接在第一电阻电容电路211和第二电阻电容电路212之间。当静电放电信号（也即ESD信号）作用在电源电压端VDD的时候，此时存在静电放电电压，则电流泄放器件213连接在第一电阻电容电路211的点的电位为高电位（也即A点的电位为高电位），则使得电流泄放器件213导通。由于电源电压端VDD对第二电阻电容电路212也进行充电，则此时电源电压端VDD对第二电阻电容电路212中的充电电流可以通过电流泄放器件213泄放掉，从而使得第二电阻电容电路212的输出端（也即B点）可以长时间维持低电位。

在本申请的实施例中，第一电阻电容电路211包括第一电阻2111和第一电容2110；第二电阻电容电路212包括第二电阻2120和第二电容2121；电流泄放器件213包括第一晶体管2130，第一晶体管2130的栅极连接在第一电阻2111与第一电容2110之间，第一晶体管2130的源漏极中的一端连接在第二电阻2120与第二电容2121之间，第一晶体管2130的源漏极中的另一端连接接地端VSS。第一电阻2111与第一电容2110之间串联形成，第一晶体管2130的栅极连接在第一电阻2111与第一电容2110之间（也即第一晶体管2130的栅极连接在第一电阻2111与第一电容2110之间的A点）。当静电放电信号（也即ESD信号）作用在电源电压端VDD的时候，第一电容2110中存储了大量的电荷，此时促使第一晶体管2130的栅极为高电位（也即A点为高电位），使得第一晶体管2130导通。

在本申请的实施例中，第一晶体管2130为NMOS晶体管，NMOS晶体管为N型金属氧化物半导体。第一晶体管2130的栅极连接在第一电阻2111与第一电容2110之间也即连接在A点，第一晶体管2130中的源极连接在第二电阻2120与第二电容2121之间，第一晶体管2130中的漏极连接在接地端VSS，同时第一晶体管2130的衬底端与其漏极相连连接在接地端VSS。第一晶体管2130用于在接收到静电放电信号后提供电源电压端VDD到接地端VSS的电流泄放通道，也即当静电放电信号作用在电源电压端VDD的时候，此时第一晶体管2130导通用于泄放电流。

在本申请的实施例中，第一电容2110的第一端连接电源电压端VDD，第一电容2110的第二端连接第一电阻2111的第一端，第一电阻2111的第二端连接接地端VSS；第二电阻2120的第一端连接电源电压端VDD，第二电阻2120的第二端连接第二电容2121的第一端，第二电容2121的第二端连接接地端VSS。第一电容2110的第二端连接第一电阻2111的第一端此外还与第一晶体管2130的栅极相连（也即A点），第二电阻2120的第二端连接第二电容2121的第一端此外还与第一晶体管2130的源极相连。当静电放电信号（也即ESD信号）作用在电源电压端VDD的时候，第一电容2110存储大量的电荷，此时促使第一晶体管2130的栅极为高电位（也即A点为高电位），使得第一晶体管2130导通，静电放电信号作用在电源电压端VDD的时候同时也使得第二电容2121中充满电荷，此时则通过第一晶体管2130对第二电容2121中的部分电流进行泄放。

在本申请的实施例中，第一电阻2111和第二电阻2120的电阻值大小相等，第一电容2110和第二电容2121的电容值大小相等。该电阻阻值的大小小于现有技术中的电阻阻值，可以为现有技术中电阻阻值的四分之一，或者别的合适的取值，对此不做具体限定。该电容的电容值的大小小于现有技术中电容的电容值，可以为现有技术中电容的电容值的四分之一，或者别的合适的取值，对此不做具体限定。通过使用这两个较小的电阻电容电路以及电流泄放器件，利用电流泄放器件对电阻电容电路中的电流进行泄放，使得反相器220输入端（也即B点）长时间保持低电位，后面箝位电路230有更长的导通时间，因此实现了用更小的电路面积实现更好的电流泄放，延长电流泄放时间，更好的保护静电放电电路。

在本申请的实施例中，反相器220包括第二晶体管221和第三晶体管222，其中：第二晶体管221的栅极和第三晶体管222的栅极相连且连接在第二电阻2120与第二电容2121之间；第二晶体管221的源漏极的一端连接电源电压端VDD，第二晶体管221的源漏极的另一端连接第三晶体管222的源漏极的一端，第三晶体管222的源漏极的另一端连接接地端VSS。第二晶体管221可以为PMOS晶体管，PMOS晶体管为P型金属氧化物半导体，第三晶体管222可以为NMOS晶体管，NMOS晶体管为N型金属氧化物半导体。第二晶体管221的栅极和第三晶体管222的栅极相连且连接在B点，也即检测电路210的输出用于驱动反相器220。

在该实施例中， 第二晶体管221的源极连接于电源电压端VDD，以及第二晶体管221的衬底端与其源极相连，第二晶体管221的漏极连接第三晶体管222的源极，第三晶体管222的漏极连接接地端VSS，且第三晶体管222的衬底端连接其漏极。反相器220的输出端（也即C点）用于驱动箝位电路230，当反相器220的输入端为低电平时（也即B点为低电平），此时得到一个高电平的输出，驱动箝位电路230中晶体管231的栅极为高电平，从而将它开启。

在本申请的实施例中，箝位电路230包括第四晶体管231，其中：第四晶体管231的栅极连接在第二晶体管221和第三晶体222管之间，第四晶体管231的源漏极的一端连接电源电压端VDD，第四晶体管231的源漏极的另一端连接接地端VSS。第四晶体管231构成箝位电路230的全部，用于在感应到静电放电脉冲时提供从电源电压端VDD到接地端VSS的电流泄放通道。第四晶体管231可以为NMOS晶体管，NMOS晶体管为N型金属氧化物半导体。第四晶体管231的栅极连接在第二晶体管221和第三晶体222管之间（也即连接在反相器220的输出端C点），第四晶体管231的源极连接电源电压端VDD，第四晶体管231的漏极连接接地端VSS，且第四晶体管231的衬底端与其漏极相连。

在该实施例中，当感应到静电放电信号（也即ESD信号）作用于电源电压端VDD时，此时第一电阻2111和第一电容2110之间A点处为高电平，则电流泄放器件213的第一晶体管2130的栅极为高电位，使其导通。由于静电放电信号作用，此时第二电容2121中充满电荷，此时通过导通的第一晶体管2130对第二电容2121中的部分电流进行泄放，使得第二电阻2120和第二电容2121之间也即检测电路210的输出端（也即B点）长时间维持低电位。反相器220的输入端连接于B点，则反相器220的输入端长时间为低电位，反相器220的输出端（也即C点）长时间为高电位。箝位电路230的输入端连接于C点，也即箝位电路230的第四晶体管231的栅极长时间为高电位，则第四晶体管231的开启时间更长，更有利于电流泄放，避免出现电流泄放不足的情况，更好更有效的保护电路。

因此，根据本申请实施例的静电放电保护电路通过使用两个较小的电阻电容电路和一个电流泄放器件，组合形成静电放电事件的检测电路，能够实现在静电放电事件中，用更小面积的静电放电保护电路达到更好的静电放电保护效果，可以减少电路占用面积，有利于后续器件的小型化。

此外，根据本申请实施例，还提供了一种集成电路芯片，包括：供电引脚、接地引脚和静电放电保护电路，其中：静电放电保护电路的电源电压端与供电引脚连接，静电放电保护电路的接地端与接地引脚连接，静电放电保护电路为前文所述的静电放电保护电路。

基于上面的描述，根据本申请实施例的静电放电保护电路和集成电路芯片通过使用两个较小的电阻电容电路和一个电流泄放器件，组合形成静电放电事件的检测电路，能够实现在静电放电事件中，用更小面积的静电放电保护电路达到更好的静电放电保护效果，可以减少电路占用面积，有利于后续器件的小型化。

尽管这里已经参考附图描述了示例实施例，应理解上述示例实施例仅仅是示例性的，并且不意图将本申请的范围限制于此。本领域普通技术人员可以在其中进行各种改变和修改，而不偏离本申请的范围和精神。所有这些改变和修改意在被包括在所附权利要求所要求的本申请的范围之内。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其他的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个设备，或一些特征可以忽略，或不执行。

在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本申请的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

类似地，应当理解，为了精简本申请并帮助理解各个发明方面中的一个或多个，在对本申请的示例性实施例的描述中，本申请的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该本申请的方法解释成反映如下意图：即所要求保护的本申请要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如相应的权利要求书所反映的那样，其发明点在于可以用少于某个公开的单个实施例的所有特征的特征来解决相应的技术问题。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本申请的单独实施例。

本领域的技术人员可以理解，除了特征之间相互排斥之外，可以采用任何组合对本说明书（包括伴随的权利要求、摘要和附图）中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书（包括伴随的权利要求、摘要和附图）中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。

此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其他实施例中所包括的某些特征而不是其他特征，但是不同实施例的特征的组合意味着处于本申请的范围之内并且形成不同的实施例。例如，在权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。

本申请的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器（DSP）来实现根据本申请实施例的一些模块的一些或者全部功能。本申请还可以实现为用于执行这里所描述的方法的一部分或者全部的程序（例如，计算机程序和计算机程序产品）。这样的实现本申请的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。

应该注意的是上述实施例对本申请进行说明而不是对本申请进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本申请可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干列车牵引系统的异常检测装置的单元权利要求中，这些列车牵引系统的异常检测装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

以上所述，仅为本申请的具体实施方式或对具体实施方式的说明，本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种静电放电保护电路，其特征在于，所述静电放电保护电路包括检测电路、反相器和箝位电路，其中：

所述检测电路包括第一电阻电容电路、第二电阻电容电路和电流泄放器件，所述第一电阻电容电路连接在电源电压端和接地端之间，所述第二电阻电容电路连接在所述电源电压端和所述接地端之间，所述电流泄放器件连接在所述第一电阻电容电路和所述第二电阻电容电路之间；

所述反相器的输入端连接所述第二电阻电容电路，所述反相器的输出端连接所述箝位电路的输入端；

所述箝位电路连接在所述电源电压端和所述接地端之间。

2.根据权利要求1所述的静电放电保护电路，其特征在于，

所述第一电阻电容电路包括第一电阻和第一电容；

所述第二电阻电容电路包括第二电阻和第二电容；

所述电流泄放器件包括第一晶体管，所述第一晶体管的栅极连接在所述第一电阻与所述第一电容之间，所述第一晶体管的源漏极中的一端连接在所述第二电阻与所述第二电容之间，所述第一晶体管的源漏极中的另一端连接所述接地端。

3.根据权利要求2所述的静电放电保护电路，其特征在于，

所述第一电容的第一端连接所述电源电压端，所述第一电容的第二端连接所述第一电阻的第一端，所述第一电阻的第二端连接所述接地端；

所述第二电阻的第一端连接所述电源电压端，所述第二电阻的第二端连接所述第二电容的第一端，所述第二电容的第二端连接所述接地端。

4.根据权利要求2或3所述的静电放电保护电路，其特征在于，所述第一电阻和所述第二电阻的电阻值大小相等，所述第一电容和所述第二电容的电容值大小相等。

5.根据权利要求2所述的静电放电保护电路，其特征在于，所述第一晶体管为NMOS晶体管。

6.根据权利要求2所述的静电放电保护电路，其特征在于，所述反相器包括第二晶体管和第三晶体管，其中：

所述第二晶体管的栅极和所述第三晶体管的栅极相连且连接在所述第二电阻与所述第二电容之间；

所述第二晶体管的源漏极的一端连接所述电源电压端，所述第二晶体管的源漏极的另一端连接所述第三晶体管的源漏极的一端，所述第三晶体管的源漏极的另一端连接所述接地端。

7.根据权利要求6所述的静电放电保护电路，其特征在于，所述第二晶体管为PMOS晶体管，所述第三晶体管为NMOS晶体管。

8.根据权利要求6所述的静电放电保护电路，其特征在于，所述箝位电路包括第四晶体管，其中：

所述第四晶体管的栅极连接在所述第二晶体管和所述第三晶体管之间，所述第四晶体管的源漏极的一端连接所述电源电压端，所述第四晶体管的源漏极的另一端连接所述接地端。

9.根据权利要求8所述的静电放电保护电路，其特征在于，所述第四晶体管为NMOS晶体管。

10.一种集成电路芯片，其特征在于，所述集成电路芯片包括：供电引脚、接地引脚和静电放电保护电路，其中：

所述静电放电保护电路的电源电压端与所述供电引脚连接，所述静电放电保护电路的接地端与所述接地引脚连接，所述静电放电保护电路为权利要求1-9中任一项所述的静电放电保护电路。