CN107946297A - 静电放电保护电路、集成电路芯片及电子设备 - Google Patents
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Abstract
本发明提供一种静电放电保护电路、集成电路芯片及电子设备。该静电放电保护电路包括：并联于电源接脚与接地接脚之间并顺序耦合的瞬态电路、分压电路和栅极驱动泄放器件；当瞬态电路检测到静电时，触发分压电路向所述栅极驱动泄放器件的栅极发送电压值小于电源电压值的驱动信号，所述栅极驱动泄放器件在所述驱动信号的驱动下释放静电。本发明可以有效降低泄放器件的栅极电位，避免栅极局部热功率过高而导致的ESD保护能力失效的问题。
Description
技术领域
本发明涉及静电放电保护技术领域，具体涉及一种静电放电保护电路、集成电路芯片及电子设备。
背景技术
在IC(英文全称：Integrated Circuit，中文名称：集成电路)芯片的生产、封装、测试、运输等过程中，都会出现不同程度的静电放电事件。静电放电(英文全称：ElectronicStatic Discharge，英文简称：ESD)是指在一个集成电路浮接的情况下，大量的电荷从外向内灌入集成电路的瞬间过程。在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中输入级的栅氧化层。随着超大规模集成电路工艺技术的不断提高，MOS(英文全称：Metal Oxide Semiconductor，中文名称：金属氧化物半导体)器件的尺寸不断缩小，栅氧化层厚度越来越薄，其栅极的耐压能力显著下降，集成电路失效的产品中有35％是由于静电放电的问题所引起的，因此金属氧化物半导体集成电路的静电放电保护电路的设计越来越受到重视。
如图1所示，其示出了现有技术提供的一种典型的静电放电保护电路10，静电放电保护电路10由电容101、电阻102、多级反相器103(包括反相器1031、反相器1032)和NMOS管104组成，在静电放电时，由电容101和电阻102组成的RC触发电路会产生触发信号输入到反相器1031，反相器1031产生更大的驱动信号来驱动下一级反相器，通过多级反相器来逐级增强驱动信号的强度，直到最后一级反相器1032可以产生足够驱动NMOS管104的驱动信号，最后所述NMOS管104在所述驱动信号的驱动下导通释放静电。
现有技术提供的上述静电放电保护电路存在以下缺陷：
在ESD放电时，泄放器件NMOS管104的栅极电位会被充电至较高的电位，通常是接近电源电位，在实际产品测试中发现，虽然较高的栅极电位虽然可以更好的触发沟道和衬底开启放电，但容易导致栅极局部热功率过高，造成泄放器件提前失效，因此，上述静电放电保护电路的ESD保护水平很低，远低于预期的ESD保护能力。
发明内容
针对现有技术中的缺陷，本发明提供一种静电放电保护电路、集成电路芯片及电子设备，以降低泄放器件的栅极电位，避免栅极局部热功率过高而导致的ESD保护能力失效的问题，从而提高ESD保护水平。
第一方面，本发明提供的一种静电放电保护电路，包括：并联于电源接脚与接地接脚之间并顺序耦合的瞬态电路、分压电路和栅极驱动泄放器件；其中，
当瞬态电路检测到静电时，触发分压电路向所述栅极驱动泄放器件的栅极发送电压值小于电源电压值的驱动信号，所述栅极驱动泄放器件在所述驱动信号的驱动下释放静电。
在本发明的一个实施方式中，所述瞬态电路包括：电容、第一电阻和反相器组；其中，
所述电容与第一电阻串联在所述电源接脚与接地接脚之间；
所述电容与所述第一电阻的连接端共同连接于所述反相器组的输入端；
所述反相器组的输出端与所述分压电路连接，并在检测到静电时向所述分压电路发送触发信号。
在本发明的另一个实施方式中，所述栅极驱动泄放器件包括MOS管；
所述MOS管的漏极与所述电源接脚连接，所述MOS管的源极与所述接地接脚连接，所述MOS管的栅极与所述分压电路连接。
在本发明的又一个实施方式中，所述MOS管包括第一NMOS管；
所述分压电路包括第一PMOS管和第二电阻；其中，
所述第一PMOS管的栅极与所述反相器组的输出端连接，所述第一PMOS管的漏极与所述电源接脚连接，所述第一PMOS管的源极与所述第二电阻的第一端共同连接于所述第一NMOS管的栅极；
所述第二电阻的第二端与所述接地接脚连接。
在本发明的又一个实施方式中，所述电容与所述电源接脚连接，所述第一电阻与所述接地接脚连接；
所述反相器组包括串联连接的奇数个反相器。
在本发明的又一个实施方式中，所述第一电阻与所述电源接脚连接，所述电容与所述接地接脚连接；
所述反相器组包括串联连接的偶数个反相器。
在本发明的又一个实施方式中，所述MOS管包括第二PMOS管；
所述分压电路包括第二NMOS管和第三电阻；其中，
所述第二NMOS管的栅极与所述反相器组的输出端连接，所述第二NMOS管的漏极与所述第三电阻的第一端共同连接于所述第二PMOS管的栅极，所述第二NMOS管的源极与所述接地接脚连接；
所述第三电阻的第二端与所述电源接脚连接。
在本发明的又一个实施方式中，所述电容与所述电源接脚连接，所述第一电阻与所述接地接脚连接；
所述反相器组包括串联连接的偶数个反相器。
在本发明的又一个实施方式中，所述第一电阻与所述电源接脚连接，所述电容与所述接地接脚连接；
所述反相器组包括串联连接的奇数个反相器。
在本发明的又一个实施方式中，所述分压电路还包括：二极管；
所述二极管的正极与所述接地接脚连接，所述二极管的负极与所述MOS管的栅极连接。
第二方面，本发明提供的一种集成电路芯片，所述集成电路芯片中设置有本发明提供的静电放电保护电路。
第三方面，本发明提供的一种电子设备，所述电子设备中设置有本发明提供的集成电路芯片。
由上述技术方案可知，本发明提供的一种静电放电保护电路，通过在瞬态电路后设置一分压电路，利用该分压电路生成电压值小于电源电压值的驱动信号并发送至栅极驱动泄放器件的栅极，进而利用该驱动信号驱动栅极驱动泄放器件释放静电，因此，可以保证施加到泄放器件栅极上的电压小于电源电压，相较于现有技术中，可以有效降低泄放器件的栅极电位，避免栅极局部热功率过高而导致的ESD保护能力失效的问题，进而提高静电放电保护电路的ESD保护水平。
本发明提供的一种集成电路芯片，设置了本发明提供的静电放电保护电路，具有与所述静电放电保护电路相同的有益效果，具有更高的可靠性和更好的ESD防护水平。
本发明提供的一种电子设备，设置了本发明提供的集成电路芯片，具有与所述集成电路芯片相同的有益效果。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1示出了现有技术所提供的一种静电放电保护电路的示意图；
图2示出了本发明实施例一所提供的一种静电放电保护电路的示意图；
图3示出了本发明实施例二所提供的一种静电放电保护电路的示意图；
图4示出了本发明实施例三所提供的一种静电放电保护电路的示意图；
图5示出了本发明实施例四所提供的一种静电放电保护电路的示意图；
图6示出了本发明实施例五所提供的一种静电放电保护电路的示意图。
具体实施方式
下面将结合附图对本发明技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本发明的技术方案，因此只是作为示例，而不能以此来限制本发明的保护范围。
需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本发明所属领域技术人员所理解的通常意义。
本发明实施方式提供一种静电放电保护电路、集成电路芯片及电子设备，下面结合附图对本发明的实施例进行说明。
实施例一：
请参考图2，其示出了本发明实施例一所提供的一种静电放电保护电路的示意图。如图2所示，所述静电放电保护电路20包括：并联于电源接脚11与接地接脚12之间并顺序耦合的瞬态电路21、分压电路22和栅极驱动泄放器件23；
当瞬态电路21检测到静电时，触发分压电路22向所述栅极驱动泄放器件23的栅极发送电压值小于电源电压值的驱动信号，所述栅极驱动泄放器件23在所述驱动信号的驱动下释放静电。
具体的，所述瞬态电路21用于对静电进行检测，在发生静电放电时，电源接口11处会产生高压脉冲，所述瞬态电路21在检测到该高压脉冲时，向所述分压电路22发送触发信号，所述分压电路在接收到所述触发信号后，通过对电源电压进行分压，生成电压值小于电源电压值的驱动信号，并将所述驱动信号发送至所述栅极驱动泄放器件23的栅极，所述栅极驱动泄放器件23在所述驱动信号的驱动下导通以释放静电。
其中，所述瞬态电路21可以采用由电容和电阻组成的RC瞬态电路实现，所述分压电路22可以采用电阻和场效应管(如MOS管)等实现，所述栅极驱动泄放器件23可以采用场效应管(如MOS管)等实现；本领域技术人员可以基于本实施例发明构思结合实际需求灵活选择合适规格和型号的元器件并合理连接以实现本发明实施例的目的，其均应在本发明的保护范围之内。
本发明上述实施例提供的静电放电保护电路20，通过在瞬态电路21后设置一分压电路22，利用该分压电路22生成电压值小于电源电压值的驱动信号并发送至栅极驱动泄放器件的栅极，进而利用该驱动信号驱动栅极驱动泄放器件23释放静电，因此，可以保证施加到泄放器件栅极上的电压小于电源电压，相较于现有技术中，可以有效降低泄放器件的栅极电位，避免栅极局部热功率过高而导致的ESD保护能力失效的问题，进而提高静电放电保护电路的ESD保护水平。
以下通过几个具体的实施例对本发明实施方式进行进一步说明：
实施例二：
请参考图3，其示出了本发明实施例二所提供的一种静电放电保护电路的示意图，本发明实施例二提供的静电放电保护电路是在实施例一的基础上变更实施的，部分内容不再赘述，请结合上述实施例一部分的说明进行理解，如图3所示，所述静电放电保护电路20包括：并联于电源接脚11与接地接脚12之间的瞬态电路21、分压电路22和栅极驱动泄放器件23；
所述瞬态电路21包括：电容211、第一电阻212和反相器组213；
所述分压电路22包括：第一PMOS管221和第二电阻222；
所述栅极驱动泄放器件23包括：第一NMOS管231；
其中，
所述电容211的第一端与所述电源接脚11连接，所述第一电阻212的第一端与所述接地接脚12连接；所述电容211的第二端与所述第一电阻212的第二端共同连接于所述反相器组213的输入端；所述反相器组213的输出端与所述第一PMOS管221的栅极连接；所述反相器组213包括串联连接的奇数个反相器；
所述第一PMOS管221的漏极与所述电源接脚11连接，所述第一PMOS管221的源极与所述第二电阻222的第一端共同连接于所述第一NMOS管231的栅极；所述第二电阻222的第二端与所述接地接脚12连接；
所述第一NMOS管231的漏极与所述电源接脚11连接，所述MOS管231的源极与所述接地接脚12连接。
本发明实施例二提供的上述静电放电保护电路20在无静电放电时，电容211被完全充电，经过由奇数个反相器组成的反相器组213输出到第一PMOS管221的栅极的电位为高电位，所述第一PMOS管221关闭(PMOS管具有低电位导通、高电位关闭的特性)，由于第二电阻222的存在，所述第一NMOS管231的栅极的电位为低电位，因此，所述第一NMOS管231关闭(NMOS管具有高电位导通、低电位关闭的特性)。
上述静电放电保护电路20在检测到静电放电时，电源接口11处会产生高压脉冲，由电容211和第一电阻212组成的RC触发电路检测到该高压脉冲后产生动态信号并发送给反相器组213，所述反相器组213的奇数个反相器对所述动态信号进行增强处理后输出低电位的触发信号给所述第一PMOS管221的栅极，所述第一PMOS管221导通，此时所述第一PMOS管221的导通电阻与所述第一电阻222组成分压电路，通过选择合适导通电阻的第一PMOS管221和合适电阻值的第一电阻222，可以使图中A点处的电压远远小于电源电压(例如，若所述第一PMOS管221的导通电阻与所述第一电阻222的电阻值相等，那么A点处的电压则是电源电压的一半)，那么由所述第一PMOS管221源极向所述第一NMOS管231的栅极输出的驱动信号的电压也远小于电源电压，但由于第二电阻222的存在，所述驱动信号仍会处于相对较高的电位，从而可以将所述第一NMOS管231栅极的电位拉高至高电位，所述第一NMOS管231导通，释放静电，从而保护芯片不被静电损坏。
基于上述说明，输出到所述第一NMOS管231栅极上的驱动信号的电压会被控制在远小于电源电压的一个更加安全的电压范围内，从而既能够保证顺利驱动第一NMOS管231导通放电，同时能够避免所述第一NMOS管231因栅极电压过高而导致失效，从而提高所述静电放电保护电路20的可靠性，提升ESD保护水平。
需要说明的是，PMOS管相较于NMOS管具有更高的导通电阻，因此，在本申请实施例的分压电路中选用第一PMOS管221，可以获得更好的分压效果，从而将A点的电压控制在较低的水平，更好的避免所述第一NMOS管231因栅极电压过高而导致失效。
但由于PMOS管相较于NMOS管，逻辑摆幅大、充电放电过程长、加之器件跨导小，所以工作速度更低，因此，为了提高所述静电放电保护电路20的响应速度，在本实施例二的一个变更实施方式中，还可以采用NMOS管替代所述第一PMOS管221，由于NMOS管具有高电位导通、低电位关闭的特性，相应的，需要将所述反相器组213变更为包括串联连接的偶数个反相器，其他电路结构不便。这样，所述瞬态电路21在检测到静电放电时，可以通过偶数个反相器输出高电位的触发信号给替代所述第一PMOS管221的NMOS管，驱动该NMOS管导通，进而实现与上述电路结构相同的功能且具有对ESD响应速度更快的优点。
在本实施例二的一个变更的实施方式中，所述分压电路22还可以包括：二极管223；
所述二极管223的正极与所述接地接脚12连接，所述二极管223的负极与所述第一NMOS管231的栅极连接。
通过设置二极管223，当A点处的电压超过所述二极管223的反向击穿电压时，二极管223会被反向击穿，避免A点电压继续升高，从而可以进一步避免所述第一NMOS管231因栅极电压过高而导致失效，进一步提高所述静电放电保护电路20的可靠性及ESD保护水平。
实施例三：
请参考图4，其示出了本发明实施例三所提供的一种静电放电保护电路的示意图，本发明实施例三提供的静电放电保护电路是在实施例二的基础上变更实施的，部分内容不再赘述，请结合上述实施例二部分的说明进行理解，图4所示的静电放电保护电路与图3所示的静电放电保护电路相比，分压电路22和栅极驱动泄放器件23的结构是一致的，瞬态电路21存在差别，如图4所示，所述瞬态电路21包括：电容211、第一电阻212和反相器组213；
所述第一电阻212的第一端与所述电源接脚11连接，所述电容211的第一端与所述接地接脚12连接；所述电容211的第二端与所述第一电阻212的第二端共同连接于所述反相器组213的输入端；所述反相器组213的输出端与所述第一PMOS管221的栅极连接；所述反相器组213包括串联连接的偶数个反相器。
该瞬态电路21在检测到静电放电时，同样可以输出低电位的触发信号给所述第一PMOS管221的栅极，以进一步通过所述第一PMOS管221驱动所述第一NMOS管231导通而释放静电。
实施例四：
请参考图5，其示出了本发明实施例四所提供的一种静电放电保护电路的示意图，本发明实施例四提供的静电放电保护电路是在实施例一的基础上变更实施的，部分内容不再赘述，请结合上述实施例一部分的说明进行理解，如图5所示，所述静电放电保护电路20包括：并联于电源接脚11与接地接脚12之间的瞬态电路21、分压电路22和栅极驱动泄放器件23；
所述瞬态电路21包括：电容211、第一电阻212和反相器组213；
所述分压电路22包括：第二NMOS管224和第三电阻225；
所述栅极驱动泄放器件23包括：第二PMOS管232；
其中，
所述电容211的第一端与所述电源接脚11连接，所述第一电阻212的第一端与所述接地接脚12连接；所述电容211的第二端与所述第一电阻212的第二端共同连接于所述反相器组213的输入端；所述反相器组213的输出端与所述第二NMOS管224的栅极连接；所述反相器组213包括串联连接的偶数个反相器；
所述第二NMOS管224的漏极与所述第三电阻225的第一端共同连接于所述第二PMOS管232的栅极，所述第二NMOS管224的源极与所述接地接脚12连接，所述第三电阻225的第二端与所述电源接脚11连接；
所述第二PMOS管232的漏极与所述电源接脚11连接，所述MOS管231的源极与所述接地接脚12连接。
本发明实施例四提供的上述静电放电保护电路20在无静电放电时，电容211被完全充电，经过由偶数个反相器组成的反相器组213输出到第二NMOS管224的栅极的电位为低电位，所述第二NMOS管224关闭，由于第三电阻225的存在，所述第二PMOS管232的栅极的电位为高电位，因此，所述第二PMOS管232关闭。
上述静电放电保护电路20在检测到静电放电时，电源接口11处会产生高压脉冲，由电容211和第一电阻212组成的RC触发电路检测到该高压脉冲后产生动态信号并发送给反相器组213，所述反相器组213的偶数个反相器对所述动态信号进行增强处理后输出高电位的触发信号给所述第二NMOS管224的栅极，所述第二NMOS管224导通，此时所述第二NMOS管224的导通电阻与所述第一电阻222组成分压电路，通过选择合适导通电阻的第二NMOS管224和合适电阻值的第一电阻222，可以使图中A点处的电压远远小于电源电压(例如，若所述第二NMOS管224的导通电阻与所述第一电阻222的电阻值相等，那么A点处的电压则是电源电压的一半)，那么由所述第二NMOS管224漏极向所述第二PMOS管232的栅极输出的驱动信号的电压也远小于电源电压，由于第二NMOS管224导通，因此所述驱动信号会处于相对较低的电位，从而可以将所述第二PMOS管232栅极的电位拉低至低电位，所述第二PMOS管232导通，释放静电，从而保护芯片不被静电损坏。
基于上述说明，输出到所述第二PMOS管232栅极上的驱动信号的电压会被控制在远小于电源电压的一个更加安全的电压范围内，从而既能够保证顺利驱动第二PMOS管232导通放电，同时能够避免所述第二PMOS管232因栅极电压过高而导致失效，从而提高所述静电放电保护电路20的可靠性，提升ESD保护水平。
在本实施例四的一个变更的实施方式中，所述分压电路22还可以包括：二极管223；
所述二极管223的正极与所述接地接脚12连接，所述二极管223的负极与所述第二PMOS管232的栅极连接。
通过设置二极管223，当A点处的电压超过所述二极管223的反向击穿电压时，二极管223会被反向击穿，避免A点电压继续升高，从而可以进一步避免所述第二PMOS管232因栅极电压过高而导致失效，进一步提高所述静电放电保护电路20的可靠性及ESD保护水平。
实施例五：
请参考图6，其示出了本发明实施例五所提供的一种静电放电保护电路的示意图，本发明实施例五提供的静电放电保护电路是在实施例四的基础上变更实施的，部分内容不再赘述，请结合上述实施例四部分的说明进行理解，图6所示的静电放电保护电路与图5所示的静电放电保护电路相比，分压电路22和栅极驱动泄放器件23的结构是一致的，瞬态电路21存在差别，如图6所示，所述瞬态电路21包括：电容211、第一电阻212和反相器组213；
所述第一电阻212的第一端与所述电源接脚11连接，所述电容211的第一端与所述接地接脚12连接；所述电容211的第二端与所述第一电阻212的第二端共同连接于所述反相器组213的输入端；所述反相器组213的输出端与所述第二NMOS管224的栅极连接；所述反相器组213包括串联连接的奇数个反相器。
该瞬态电路21在检测到静电放电时，同样可以输出高电位的触发信号给所述第二NMOS管224的栅极，以进一步通过所述第二NMOS管224驱动所述第二PMOS管232导通而释放静电。
需要说明的是，上述任一实施例中所提供的电阻(如第一电阻212、第二电阻222、第三电阻225)，可以根据实际需求采用Poly电阻(多晶电阻)、Diffusion电阻(扩散电阻)、Well电阻(井电阻)等实现。上述任一实施例中所提供的电容可以采用MOS电容等实现，此处不再一一赘述，其均在本发明的保护范围之内。
实施例六：
本发明实施方式还提供一种集成电路芯片，所述集成电路芯片中设置有本发明提供的静电放电保护电路。
所述集成电路芯片可以是中央处理器。
由于所述集成电路芯片中设置了本发明提供的静电放电保护电路，因此所述集成电路芯片具有与所述静电放电保护电路相同的有益效果，具有更高的可靠性和更好的ESD防护水平。
实施例七：
本发明实施方式还提供一种电子设备，所述电子设备中设置有本发明提供的集成电路芯片。
由于所述电子设备中设置了本发明提供的集成电路芯片，因此，所述电子设备具有与所述集成电路芯片相同的有益效果，具有更高的可靠性和更好的ESD防护水平。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“一个变更实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。
Claims (12)
1.一种静电放电保护电路，其特征在于，包括：并联于电源接脚与接地接脚之间并顺序耦合的瞬态电路、分压电路和栅极驱动泄放器件；
当瞬态电路检测到静电时，触发分压电路向所述栅极驱动泄放器件的栅极发送电压值小于电源电压值的驱动信号，所述栅极驱动泄放器件在所述驱动信号的驱动下释放静电。
2.根据权利要求1所述的静电放电保护电路，其特征在于，所述瞬态电路包括：电容、第一电阻和反相器组；其中，
所述电容与所述第一电阻串联在所述电源接脚与接地接脚之间；
所述电容与所述第一电阻的连接端共同连接于所述反相器组的输入端；
所述反相器组的输出端与所述分压电路连接，并在检测到静电时向所述分压电路发送触发信号。
3.根据权利要求2所述的静电放电保护电路，其特征在于，所述栅极驱动泄放器件包括MOS管；
所述MOS管的漏极与所述电源接脚连接，源极与所述接地接脚连接，栅极与所述分压电路连接。
4.根据权利要求3所述的静电放电保护电路，其特征在于，所述MOS管包括第一NMOS管；
所述分压电路包括第一PMOS管和第二电阻；其中，
所述第一PMOS管的栅极与所述反相器组的输出端连接，漏极与所述电源接脚连接，源极与所述第二电阻的第一端共同连接于所述第一NMOS管的栅极；
所述第二电阻的第二端与所述接地接脚连接。
5.根据权利要求4所述的静电放电保护电路，其特征在于，所述电容与所述电源接脚连接，所述第一电阻与所述接地接脚连接；
所述反相器组包括串联连接的奇数个反相器。
6.根据权利要求4所述的静电放电保护电路，其特征在于，所述第一电阻与所述电源接脚连接，所述电容与所述接地接脚连接；
所述反相器组包括串联连接的偶数个反相器。
7.根据权利要求3所述的静电放电保护电路，其特征在于，所述MOS管包括第二PMOS管；
所述分压电路包括第二NMOS管和第三电阻；其中，
所述第二NMOS管的栅极与所述反相器组的输出端连接，漏极与所述第三电阻的第一端共同连接于所述第二PMOS管的栅极，源极与所述接地接脚连接；
所述第三电阻的第二端与所述电源接脚连接。
8.根据权利要求7所述的静电放电保护电路，其特征在于，所述电容与所述电源接脚连接，所述第一电阻与所述接地接脚连接；
所述反相器组包括串联连接的偶数个反相器。
9.根据权利要求7所述的静电放电保护电路，其特征在于，所述第一电阻与所述电源接脚连接，所述电容与所述接地接脚连接；
所述反相器组包括串联连接的奇数个反相器。
10.根据权利要求4-9任一项所述的静电放电保护电路，其特征在于，所述分压电路还包括：二极管；
所述二极管的正极与所述接地接脚连接，负极与所述MOS管的栅极连接。
11.一种集成电路芯片，其特征在于，所述集成电路芯片中设置有权利要求1-10任一项所述的静电放电保护电路。
12.一种电子设备，其特征在于，所述电子设备中设置有权利要求11所述的集成电路芯片。
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