KR100801863B1 - 정전 방전 보호 회로 - Google Patents

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Abstract

집적 회로(31)의 복수의 I/O 회로들(30, 32, 및 36) 각각에 연결된 ESD 보호 회로(39)를 개시한다. ESD 보호 회로는, ESD 이벤트 발생시 주 ESD 보호를 제공하는 MOSFET 트랜지스터(40)를 포함한다. 한 실시예에서, MOSFET 트랜지스터의 제어 전극은 제 1 버퍼 회로(42)에 연결된다. 집적 회로(31)는 트리거 버스(47)를 통해 ESD 보호 회로들에 연결된 원격 트리거 회로(37)를 포함한다. 개별 ESD 보호 회로들은 ESD 이벤트 발생시 병렬로 동작하여 I/O 회로들(30, 32, 및 36)에 ESD 보호를 제공한다.
ESD 이벤트, MOSFET 트랜지스터, 정전 방전 보호 회로, 방전 경로, ESD 버스

Description

정전 방전 보호 회로{Electrostatic discharge(ESD) protection circuit}
본 발명은 일반적으로 정전 방전(ESD) 보호를 제공하는 반도체 회로들에 관한 것으로, 특히 분산된 ESD 보호 방식에 관한 것이다.
집적 회로는 제조 공정 및 궁극의 시스템 응용에서 정전 방전(ESD) 이벤트가 일어날 수 있다. 이러한 과도 방전과 연관된 에너지는 최근의 집적 회로(IC) 내 파손되기 쉬운 디바이스들에 쉽게 손상을 가할 수 있다. 외부 핀들 또는 패드들은 집적 회로들에 대해 외부와의 접속점들을 형성하며, 따라서 ESD 이벤트들의 경로들로서 작용한다. 패드에 적용된 ESD 이벤트는 패드에 연결된 회로에 수천 볼트를 넘는 전압을 연결할 수 있다.
종래의 IC ESD 보호 방식들에 있어서, IC 전원 공급 레일들 사이의 ESD 전류를 분로시킴으로써(shunt) 내부 소자들을 손상으로부터 보호하기 위해 흔히 특별한 클램프 회로들을 이용한다. 능동 금속 산화 반도체 전계 효과 트랜지스터(MOSFET) 클램프 회로로서 공지된 유형의 ESD 클램프 회로는 통상 3개의 기능 소자들, 즉 트리거 회로와, 중간 버퍼 회로와, 대형 MOSFET 트랜지스터로 구성된다. 트리거 회로는, 적용된 ESD 이벤트에는 응답하지만 IC가 정상 동작 중에는 동작하지 않도록 설계된다. 버퍼 회로는, 대형 MOSFET 트랜지스터의 게이트 단자를 구동시키기 위해서 트리거 출력을 증폭하는데 이용된다. 두 개의 전원 공급 레일들 사이에 접속되는 대형 MOSFET 트랜지스터는 클램프 회로에서 주요 ESD 전류 소산 디바이스(current dissipation device)로서 작용한다. 능동 MOSFET 클램프 회로들은, 통상 레일들 간의 ESD 전류를 분로시키기 위해서 MOSFET의 작용에만 의존한다. ESD 이벤트에서 피크 전류는 대략 수 암페어일 수 있기 때문에, 매우 큰 MOSFET 트랜지스터 크기들이 필요하다.
공지된 과도-트리거형 능동 MOSFET ESD 클램프 회로(transient-triggered active MOSFET ESD clamp circuit)(10)를 도 1에 도시하였다. 도 1의 클램프 회로(10)는 접지된 VSS 전원 공급 레일(2)을 기준으로 양의 ESD 이벤트로부터 VDD 전원 공급 레일(1)을 보호한다. 도 1에 도시한 바와 같이, 클램프 회로(10)는 트리거 회로(8), 버퍼 회로(3), 및 대형 N-채널 MOSFET(NMOSFET) 트랜지스터(4)를 이용한다. 트리거 회로(8)는 저항기(6) 및 커패시터(7)를 이용한, 저항기-커패시터(RC) 과도 검출기로서 설계된다. VDD 레일(1)에 급속한 양의 전압 증가를 유발하는 ESD 이벤트에 응답하여, 트리거 회로(8)는 처음에는 노드(5)를 충분히 VDD 이하로 유지한다. 입력이 노드(5)에 접속된 버퍼 회로(3)는 NMOSFET(4)를 VDD로 구동시킴으로써 이 디바이스를 턴 온 시킨다. 일단 턴 온 되면, NMOSFET(4)는 VDD 레일(1)과 VSS 레일(2) 간에 낮은 저항 분로(shunt)로서 작용한다. NMOSFET(4)는, 트리거 회로(8)의 RC 시정수에 의해 결정된 시간 기간 동안엔 도전 상태일 것이다. 결과로서, 이 RC 시정수는, VDD 전원 공급 레일의 정상 램프-업 동안에 클램프 회로의 잘못된 트리거링을 피할 만큼 충분히 짧으면서도, ESD 이벤트의 최대 예상 지속 기간을 충분히 넘을 만큼 길게, 통상 300 내지 500 ns로 설정되어야 한다. 정상 동작 동안의 이러한 VDD 램프-업은 통상 2 내지 5 ms가 필요하다. 일단 VDD가 일정한 전원 공급 레벨에 도달하면, NMOSFET(4)는 정상 동작에 필요한 비도전 상태에서 바이어스된다는 것을 유의한다.
종래기술의 도 1의 클램프 회로에 있어서의 문제는, 이러한 클램프 회로가 기판에서 큰 면적을 차지한다는 것이다. 이러한 클램프 회로는 와이어 본드 패드에 견줄만한 면적을 점유하는 것이 통상적이다. 도 1에서 NMOSFET(4)의 큰 크기는, 능동 MOSFET ESD 클램프 회로의 성능이 이 디바이스의 채널 폭(전류 흐름에 비례하는 크기)에 직접 비례하기 때문에 불가피하다. 통상적인 구현에서, 도 1에서 NMOSFET(4)는 채널 폭이 대략 2000 마이크론의 크기이다. 클램프 회로의 다른 부분들, 특히 트리거 회로(8)는 또한 전체 클램프 영역의 상당 부분을 점유한다. 저항기(6) 및 커패시터(7)를 포함하는 트리거 회로(8)에 의해 이용되는 면적은 보통 총 클램프 회로 면적의 50 퍼센트에 달한다. 트리거 회로(8)는, 300 내지 500 ns의 필요한 RC 시정수를 달성하기 위해서는 상당한 면적을 필요로 한다.
도 1의 능동 MOSFET ESD 클램프 회로의 큰 크기로 인해, 빈번하게 IC 내에 회로를 배치할 곳이 제한된다. IC가 많은 수의 주변 입력/출력(I/O) 및 전원 공급 와이어 본드 패드들(power supply wire bond pads)을 갖고 있다고 가정한다. 통상적인 구성에서는 20개까지의 I/O 회로들(I/O 패드들 및 이들의 관련 회로)의 큰 뱅크들이 배치된다. 온-칩 전원 공급 레일들에 접속하는 전원 패드들은 I/O 회로 뱅크들 사이에 훨씬 드물게 배치되는 것이 통상적이다. 전체 IC 면적을 최소로 하기 위해서, 통상적으로 뱅크 내 I/O 회로들을 인접하게 배치하여, I/O 뱅크 내에 이용되지 않는 면적이 거의 또는 전혀 없게 한다. 그러므로, ESD 클램프 회로들은 통상 I/O 회로들의 뱅크들 내에 배치될 수 없다. 이 때문에, ESD 클램프 회로들은 전원 공급 패드들 근처에 또는 IC 모서리 영역들 내에 배치되는 것이 가장 일반적이다.
도 2는, 복수의 I/O 회로들(12 내지 15)을 보호하기 위해서 집적 회로(20)에서 능동 MOSFET ESD 클램프 회로(19)(도 1에 기술된 바와 같은)의 전형적인 구현을 도시한 것이다. 단지 4개의 I/O 회로들이 이 개략도에 도시되었지만, 통상적인 구현에서 원격 ESD 클램프 회로가 훨씬 큰 I/O 회로 뱅크를 보호할 수 있다.
도 2의 럼프된 ESD 클램프 회로(lumped ESD clamp circuit)(19)는 양 전원 공급 레일(VDD)(21)과 음 전원 공급 레일(VSS)(22) 사이에 접속된다. 도 1에 도시한 바와 같이, 이 클램프 회로는 트리거 회로, 버퍼 회로, 및 대형 MOSFET 트랜지스터를 포함한다.
도 2의 I/O 회로(12)는 VDD 레일(21)과 VSS 레일(22) 사이에 연결된 I/O 패드(23)를 포함한다. NMOSFET(24)는 I/O 패드(23)와 VSS 사이에 접속된다. PMOSFET(25)는 I/O 패드와 VDD 사이에 접속된다. NMOSFET(24)는 출력 풀-다운 버퍼로서 동작하고 PMOSFET(25)는 출력 풀-업 버퍼로서 동작한다. NMOSFET(24)와 PMOSFET(25)의 게이트들은 출력 전치-구동기 회로(도시 생략)에 각각 접속된다. 다이오드(27)는 VSS에 접속된 애노드 및 I/O 패드에 접속된 캐소드를 포함한다. 다이오드(26)는 I/O 패드에 접속된 애노드 및 VDD에 접속된 캐소드를 포함한다. 각각이 I/O 회로(12)와 동일한 I/O 회로들(13 내지 15)을 도 2에 도시하였다.
각각의 I/O 회로들 사이의 VDD 레일 상에 직렬 저항기들(R1 내지 R3, Rn)이 도시되었다. 각각의 저항기는 두 개의 인접한 I/O 회로들 사이의 VDD 레일의 구간에 있어서의 분산 기생 금속 저항(distributed parasitic metal resistance)을 나타낸다. 유사한 저항기들이 VSS 레일에 나타날 수 있지만, 개략도를 명료하게 하기 위해서 도 2에는 포함되지 않았다. 통상적인 IC 응용에서는, 도 2의 I/O 회로들(14 및 15) 사이에 추가 I/O 회로들 및 추가 저항기들이 배치될 수 있음에 유의한다.
집적 회로들은 흔히, 접지된 VSS를 기준으로 I/O 패드에 연결되는 양의 ESD 이벤트들 동안에 가장 손상받기 쉽다. 도 2의 I/O 패드(23)에 적용되는 이러한 이벤트에 대해 주 의도된 ESD 소산 경로는 다음과 같다. I/O 패드 전압은 양의 ESD 이벤트가 적용될 때 급속하게 상승한다. 다이오드(26)는 순방향으로 바이어스됨으로써 VDD 전원 공급 레일의 전압도 증가하게 된다. 럼프된 ESD 클램프 회로(19) 내 트리거 회로는 ESD 이벤트를 감지하고, 버퍼 회로를 통해 대형의 NMOSFET 분로 디바이스를 턴 온 시킨다. 이에 따라 과도 ESD 전류가 VDD와 VSS 사이에 무해하게 흐르게 되므로, I/O 회로 내 파손되기 쉬운 소자들이 보호된다. 이러한 ESD 이벤트 동안에, I/O 패드(23) 전압은 적용된 ESD 이벤트의 피크 전류가 의도된 소산 경로를 통해 흐를 때 전압 강하들의 합으로 설정된 피크 레벨까지 상승한다. 동등한 ESD 이벤트가 차례로 도 2의 I/O 패드들 각각에 적용된다면, 럼프된 ESD 클램프 회로에서 가장 먼 I/O 패드가 가장 높은 피크 전압에 도달하게 됨에 유의한다. 이것은 스트레스를 받은 I/O 패드와 럼프된 ESD 클램프 회로 간 VDD 전원 공급 레일 상의 더 많은 수의 직렬 저항기들에 기인한다.
NMOSFET 버퍼(24)는 전술한 ESD 이벤트에 대한 택일적 소산 경로를 제공하며, 집적 회로에서 가장 파손되기 쉬운 장치이다. ESD 이벤트 동안에, NMOSFET(24)는 NMOSFET 드레인 확산, 소스 확산, 및 로컬 P형 기판 영역이 래터럴 바이폴라 콜렉터 영역(lateral bipolar collector region)과 이미터 영역과 베이스 영역들을 각각 형성하는, 래터럴 기생 NPN 바이폴라 트랜지스터로서 작용한다. 기생 바이폴라 트랜지스터는 파손 전에 피크 ESD 전류의 일부를 도전시킬 수 있다. 그러나, I/O 패드 전압이 임계 전압 문턱값(critical voltage threshold) 이상으로 상승한다면, 디바이스는 영구적인 열 손상을 입을 것이다. 이러한 임계 전압 문턱값의 크기는 설계 옵션 및 반도체 제조 기술에 따라 상당히 달라지지만, 이러한 파손 문턱값들은 통상 7 내지 10볼트이다. 그러므로, ESD 손상으로부터 I/O 회로(12)를 보호하기 위해서, ESD전류는 I/O 패드(23)의 전압을 위에 정의된 임계 파손 전압(critical failure voltage) 이하로 제한시키기 위해서 럼프된 ESD 클램프 회로(19)를 통해 분로되어야 한다.
도 2에 도시한 원격 ESD 클램프 회로 방식에 있어서의 문제는, I/O 회로들 간에 추가 I/O 회로들의 수가 증가함에 따라, 럼프된 ESD 클램프 회로(19)에 의해 I/O 회로(12)를 보호하기가 점점 더 어려워진다는 것이다. 이것은 VDD 전원 공급 레일에서 직렬 저항(R1 + R2 + R3+...+Rn)이 증가하는 것에 기인한다. 예로서, 80 마이크론 본드 패드 피치와 22 마이크론 VDD 레일 폭의 IC 레이아웃을 가정한다. 0.07 옴/스퀘어 마이크론의 전형적인 금속 저항에 있어서, 패드 당 결과적인 저항(Rn)은 약 0.25 옴이다. VDD 버스가 ESD 클램프 회로에 도달하기 위해서 10개의 패드를 거친다면, ESD 전류 경로에서 순 VDD 버스 저항은 2.5 옴이 될 것이다. 산업 표준 200V 머신 모델 ESD 이벤트에서, IC에 가해지는 피크 전류는 대략 3.0A이다. 이러한 피크 전류로, 순 VDD 버스 저항 단독으로 ESD 전류 소산 경로에 7.5V 전압강하를 야기한다. 이것은, 다이오드(26) 및 럼프된 ESD 클램프 회로(19)에 기인한 추가 전압강하들을 포함하기 전임에도, NMOSFET 출력 버퍼(24)의 파손의 임계 전압 문턱값을 초과할 수 있다.
ESD 성능은, 누적 저항을 줄이기 위해서 VDD 레일(21)의 폭을 증가시킴으로써 향상될 수도 있지만, 이것은 집적 회로의 크기를 증대시키는 대가로 나타난다. 추가 ESD 클램프 회로들은 I/O 회로들 사이에서 클램프 회로(19)와 병렬로 배치될 수도 있다. 그러나, I/O 회로들이 통상적으로 빈틈없이 패키지된 뱅크들에 있어서는, 이들 큰 클램프 회로들을 위한 공간은 간단하게 얻어질 수 없다. I/O 회로들 간에 이러한 공간을 제공하기 위해서는 IC의 크기를 증가시켜야 한다.
그러므로, 빈틈없이 패키지된 I/O 회로들의 큰 뱅크들을 보호할 때 누적적인 VDD 레일 저항의 영향이 덜 민감하고 보다 공간 효율적인 향상된 ESD 클램프 회로 방식에 대한 필요성이 있다. 또한, 도 2에 도시한 바와 같이 럼프된 ESD 클램프 회로에서 거리에 따라 달라지지 않고, 모든 I/O 회로들을 동등하게 보호하는 ESD 클램프 회로 방식의 필요성이 있다. 마지막으로 VDD 레일 저항이나 I/O 뱅크 내 I/O 회로들의 수를 거의 우려하지 않고 동일한 방식이 복수의 IC 설계들에 적용될 수 있게 매우 융통성이 있고 모듈형으로 되는 ESD 클램프 회로 방식의 필요성이 있다.
본 발명은 예로서 예시되며 이에 제한되지 않으며, 첨부한 도면에서 동일한 참조 번호가 동일한 요소들을 지시한다.
도 1은 종래 기술의 ESD 클램프 회로도.
도 2는 종래 기술의 ESD 보호 회로도.
도 3은 본 발명의 한 실시예에 따른 분산된 ESD 보호 회로도.
도 4는 본 발명의 다른 실시예에 따른 분산된 ESD 보호 회로도.
도면에서 요소들을 간단하고 명료하게 예시되며 반드시 비례하여 도시되지는 않는다는 것을 당업자는 이해한다. 예를 들면, 도면들에서 일부 요소들의 크기들은, 본 발명의 실시예들의 이해를 돕기 위해 다른 요소들에 비하여 확대될 수 있다.
본 발명의 실시예들은, 개별 ESD 보호 회로들의 배열이 양의 버스와 접지된 전원 공급 버스 사이에 병렬로 연결되고 보호할 각각의 I/O 회로 간에 분산된 ESD 보호망을 제공한다. ESD 이벤트 및 정규 회로 동작 동안 개별 ESD 보호 회로들을 제어하기 위한 트리거는 보호할 I/O 회로들로부터 먼 위치에 배치된다. 원격 트리거 회로는 I/O 패드들 중 어느 하나에 연결된 양의 ESD 이벤트를 검출하고 이에 응하여 배열 내 복수의 개별 ESD 보호 회로들을 작동시킨다. 한 실시예에서, 원격 트리거 회로는 ESD 이벤트 기간(통상 수 ms)을 넘도록 설정된 특징적인 RC 시정수를 갖는 저항기-커패시터(RC) 과도 검출기를 이용한다. 이러한 RC 시정수를 달성하기 위해서는 큰 기판 면적이 필요하므로, 원격 트리거 회로로 복수의 분산된 ESD 보호 회로들을 제어하는 것이 면적이용에 효율적이다.
한 실시예에서, 개별 ESD 보호 회로 및 원격 트리거 회로는 IC 외부의 전원에 각각 접속된 양의 전원 공급 버스와 접지된 전원 공급 버스 사이에 연결된다. 대안으로서의 실시예에서, 양의 버스는 외부 전원에 직접 접속하지 않을 수도 있다. 양의 버스를 VDD 버스 또는 ESD 버스라 칭한다. VSS 버스라고도 칭하는 접지된 전원 공급 버스는 VSS 버스 금속과 병렬로 기판이 도전이 되게 실리콘 기판에 연결 될 수도 있다.
본 발명의 한 실시예에서, VSS 전원 공급 버스와 ESD 버스를 갖는 집적 회로는 ESD 버스와 VSS 전원 공급 버스에 연결된 복수의 입력/출력(I/O) 패드들 및 복수의 개별 트랜지스터들을 포함하며, 각각의 개별 트랜지스터는 대응하는 I/O 패드에 연결된다. 복수의 개별 트랜지스터들은, 복수의 I/O 패드들 중 적어도 하나에 ESD 이벤트에 응답하여 병렬로 동작함으로써 복수의 I/O 패드들에 ESD 보호를 제공한다.
다른 실시예에서, VSS 전원 공급 버스와 ESD 버스를 갖는 ESD 보호용의 분산 트랜지스터 회로는 상기 ESD 버스 및 상기 VSS 전원 공급 버스에 연결된 복수의 입력/출력(I/O) 회로들, 및 복수의 분산 트랜지스터들을 포함한다. 복수의 I/O 회로들 각각은 복수의 분산 트랜지스터들 중 하나를 포함하며, 각각의 트랜지스터는 ESD 버스에 연결된 제 1 전류 전극, VSS 버스에 연결된 제 2 전류 전극, 및 제어 전극을 갖는다. 분산 트랜지스터는 복수의 분산 트랜지스터들에 대응하는 것으로, ESD 버스에 연결된 제 1 단자, 및 트리거 버스를 통해 분산 트랜지스터들의 제어 전극들 각각에 연결된 제 2 단자를 갖는 트리거 회로를 더 포함한다.
많은 ESD 보호 방식들에서, I/O 회로 ESD의 강건성은 테스트 중의 I/O 패드와 보호될 모든 I/O 패드들 간에 드물게 배치된 럼프된 ESD 보호 회로들 간 ESD 버스 저항에 의존한다. 그러나, 보호된 모든 I/O 패드들 간에 개별 ESD 보호 회로들을 분산시킴으로써, 패드마다 ESD 강건성은 거의 변하지 않는다. 어떤 I/O 패드에 접지된 VSS를 기준으로 양의 ESD 이벤트가 가해졌을 때, 복수의 I/O 회로들 각각에 놓인 개별 ESD 보호 회로들은 병렬로 턴 온 한다. 큰 뱅크의 I/O 회로들에서, 스트레스를 받은 I/O 패드의 1옴의 ESD 버스 저항 내에 군집된 ESD 보호 회로들은 대부분의 ESD 전류를 분로시키게 된다. 그러나, 스트레스를 받은 I/O 패드의 위치에 관계없이, 배열에서의 복수의 개별 ESD 보호 회로들은 직렬로 동작하여 ESD 버스와 VSS 버스 간에 낮은 저항의 주 경로를 제공한다. 개별 보호장치들의 누적된 효과로 인해서 복수의 소형의 장치들이 매우 큰 ESD 전류들을 처리할 수 있다.
별도의 원격 트리거 회로를 이용하는 개별 ESD 보호 회로들 각각이 기판의 작은 면적을 점유하는 것이 본 발명의 일부 실시예들의 잇점이다. 개별 ESD 보호 회로들은 통상 종래기술의 럼프된 ESD 클램프 회로의 면적의 단지 10퍼센트 이하를 점유한다. 이 면적은 개별 ESD 보호 회로들이 전체 IC 면적에 거의 영향을 미치지 않고 I/O 회로 면적에 쉽게 맞추어 질 수 있다.
도 3은 집적 회로(31) 내에 ESD 보호가 제공된 본 발명의 한 실시예를 도시한 것이다. 집적 회로(31)는 I/O 회로들(30, 32, 및 36), 및 원격 트리거 회로(37)를 포함하는 각종의 회로부들을 포함한다. 이들 회로부 각각은 양의 ESD 버스(48)와 접지된 VSS 버스(43) 사이에 연결된다. 각각의 I/O 회로들 사이에 ESD 버스(48) 상에 직렬 저항기들(R1, R2, 및 Rn)이 나타난다. 각각의 저항기는 두 개의 인접한 I/O 회로들 간의 ESD 버스(48)의 구간에 대한 분산 기생 금속 저항을 나타낸다. 도 3에 도시한 I/O 회로들(30, 32, 및 36) 및 저항기들(R1, R2, 및 Rn) 외에, 가변 수량의 추가 I/O 회로들 및 VDD 버스 저항기들이 I/O 회로들(32, 36) 사이에 배치될 수 있는 것으로 한다. 대안으로서의 실시예들에서는 도 3에 도시한 것들보다는 적 은 수의 I/O 회로들을 포함할 수도 있다.
I/O 회로(30)는 I/O 패드(38)와 ESD 버스(48) 사이에 연결된 출력 버퍼 PMOSFET(49) 및 다이오드(46), 및 I/O 패드(38)와 VSS 버스(43) 사이에 연결된 출력 버퍼 NMOSFET(41) 및 다이오드(45)를 포함한다. I/O 회로(30)는 ESD 버스(48)와 VSS 버스(43) 사이에 연결된 개별적인 ESD 보호 회로(39)를 더 포함한다. 이 실시예에서 개별적인 ESD 보호 회로(39)는 제 1 버퍼 회로(42) 및 NMOSFET(40)를 포함한다. NMOSFET(40)의 드레인은 ESD 버스(48)에 연결되는 반면 소스는 VSS 버스(43)에 연결된다. 대안으로서의 실시예들에선 NMOSFET(40)를 다른 유형의 트랜지스터로 대치할 수도 있다. 제 1 버퍼 회로(42)는 입력을 트리거 버스(47)에 연결하고 출력을 NMOSFET(40)의 제어 단자에 연결하여 구성된다. 개별적인 ESD 보호 회로(39)는 ESD 이벤트 동안 ESD 버스(48)와 VSS 버스(43) 간 직접적인 전류경로를 제공한다. 각각의 I/O 회로들 내에 포함된 개별적인 ESD 보호 회로들(39)은 어느 I/O 패드가 ESD 이벤트를 수신하든지 관계없이 분산된 ESD 보호를 제공하도록 병렬로 연결됨에 유의한다. I/O 회로들(32, 36)은 I/O 회로(30)와 유사하다. 이 실시예에서, 이들은 도 3에 도시한 바와 같이, I/O 회로(30) 내의 회로와 동일한 회로를 포함한다.
I/O 회로들(30, 32, 및 36) 내에 포함된, 이를테면 ESD 보호 회로(39)와 같은 각각의 ESD 보호 회로들은 원격 트리거 회로(37)의 출력을 ESD 보호 회로(39)의 입력에 연결하는 트리거 버스(47)를 통해 원격 트리거 회로(37)에 의해 제어된다. 본 발명의 이 실시예에서, 원격 ESD 트리거 회로(37)는 저항성 소자(54)와 용량성 소자(52)를 포함하는 RC 과도 검출기(56), 및 제 2 버퍼 회로(50)를 포함한다. 저 항성 소자(54)는 VSS 버스(43)와 노드(55) 사이에 연결된다. 용량성 소자(52)는 노드(55)와 ESD 버스(48) 사이에 연결된다.
제 2 버퍼 회로(50)는 RC 과도 검출기(56)에 의해 출력된 미약한 신호를 트리거 버스(47)를 구동하는데 충분한 신호 레벨로 증폭하도록 작용한다. 이것은 일련의 하나 이상의 반전 버퍼단들을 이용한 통상의 회로수단에 의해 달성될 수 있다. 각각의 개별적인 ESD 보호 회로들 내에 있는, 이를테면 제 1 버퍼 회로(42)와 같은, 제 1 버퍼 회로들은 ESD 이벤트 동안 트리거 버스(47) 상의 신호를 NMOSFET(40)가 완전히 동작되기에 충분한 신호 레벨로 증폭하도록 작용한다. 도 3에 도시한 바와 같이 저항성 소자(54)와 용량성 소자(52)가 구성되었을 땐, 제 1 및 제 2 버퍼 회로들은 모두 예를 들면 우수 개(even number)의 반전 버퍼단들을 이용할 수 있다.
도 3의 집적 회로(31)의 대안적인 실시예에서, 저항성 소자(54)와 용량성 소자(52)는 저항성 소자가 ESD 버스(48)에 연결되고 용량성 소자가 VSS 버스(43)에 연결되게 노드(55)에 관하여 플립될 수 있다. 이러한 방법으로 구성된 RC 과도 검출기(56)로, 제 1 및 제 2 버퍼 회로들 모두는, 예를 들면, 기수 개(odd number)의 반전 버퍼단들을 이용할 수 있다.
도 3에 도시한 집적 회로(31)의 다른 대안이 되는 실시예에서는, 제 1 및 제 2 버퍼 회로들을 단일의 효과적인 버퍼 회로로 합쳐 원격 트리거 회로(37) 내에 배치한다. 이 실시예에서, I/O 회로(30, 32, 및 36)의 개별적인 ESD 보호 회로들은 NMOSFET만을 포함할 것이며 제 1 버퍼 회로는 포함하지 않을 것이다. 예를 들면, ESD 보호 회로(39)는 트리거 버스(47)를 NMOSFET(40)의 제어 단자에 연결하여 NMOSFET(40)만을 포함할 것이다.
많은 ESD 보호 방식들(이를테면 도 1 및 도 2를 참조로 하여 기술된 바와 같은)에서, 집적 회로에서 ESD 이벤트가 발생하였을 때 ESD 이벤트가 단일의 큰 ESD 클램프 회로에 적용되는 I/O 패드로부터 전류가 흐르게 된다. 스트레스가 가해진 I/O 패드에 ESD 클램프 회로의 근접한 정도에 따라서, ESD 버스의 저항은 과도한 전압 상승이 되게 할 수 있다. 반대로, 본 발명의 실시예들은 트리거 회로는 원격 위치에 있게 하면서 단일의 큰 또는 럼프된 ESD 클램프 회로를 각각의 I/O 패드에 매우 근접하게 보다 작은 개별 ESD 보호 회로들로 대치한다. 개별 보호 회로들을 갖는 이러한 ESD 보호 시스템은 효과적으로 단일의 큰 보호망처럼 동작하여, 개별 국부적인 ESD 보호 회로들의 누적적인 효과로 인해 집적 회로의 보호가 증대된다. 복수의 개별적인 ESD 보호 회로들을 각각의 I/O 패드에 매우 근접하게 가짐으로써 럼프된 ESD 보호 방식에 비해 ESD 버스 저항의 문제가 크게 완화된다. 각각의 I/O 회로에 확실한 ESD 보호를 달성하기 위해 ESD 버스가 럼프된 ESD 방식보다도 훨씬 작게(보다 저항성을 가짐) 설계될 수 있다는 것이 본 발명의 일부 실시예들의 잇점이다.
한 실시예에서, 도 3의 NMOSFET(40)는 많아야 대략 300 마이크론의 채널폭과 많아야 대략 0.6 마이크론의 채널 길이를 갖는다. 두 개의 인접한 I/O 회로들(도 3에 구체적으로 도시되지는 않았음) 사이의 트리거 버스(47)의 각각의 구간의 기생 금속 저항은 대략 5 옴이다. 두 개의 인접한 I/O 회로들 사이의 ESD 버스의 각 구간의 기생 금속 저항(Rn)은 대략 0.25 옴이다. 그러므로, 누적하여 2700 마이크론의 NMOSFET(40)의 채널폭의, 총 9개의 개별 ESD 보호 회로들은 임의의 스트레스를 받은 I/O 패드의 ESD 버스 저항의 1옴 내에 있게 된다. 이러한 총합은 스트레스가 가해진 I/O 패드에 대한 ESD 보호 회로와 이에 더하여 ESD 버스를 따른 어느 한 방향으로 4개의 ESD 보호 회로들을 포함한다.
한 실시예에서, ESD 보호 회로(39)의 MOSFET(40)는 대략 250 마이크론의 게이트 크기와 많아야 대략 0.5 마이크론의 채널 길이를 갖는다. 이 실시예에서, ESD이벤트가 가해진 패드는 ESD 버스 라인 저항의 대략 1옴 내에서 0.5 마이크론 채널 길이로 2250 마이크론의 디바이스의 폭을 갖고서 효과적인 ESD 보호를 받는다. 그러므로, 본 발명의 실시예들은 ESD 이벤트가 가해진 임의의 I/O 패드에 확실한 ESD 보호를 제공하면서, 저항성의 ESD 버스를 따라 분산된 보다 작은 보호 회로들의 망을 제공한다.
도 3에 도시한 바와 같이 I/O 회로들에 배치 외에, 개별 ESD 보호 회로(39)는 I/O 또는 전원 패드들 사이에 배치된 셀들 내의 전원 공급 패드들에 또는 적합한 공간이 이용 가능한 곳이면 어느 곳이든 배치될 수도 있다. 한 의도는 ESD 버스를 따라 광범위하게 분산된 이들 ESD 보호 회로들을 제공함으로써 임의의 스트레스 받은 I/O 패드가 ESD 버스 금속의 1옴 내에서 복수의 ESD 보호 회로들을 취하게 하는 것이다. 도 3에 도시한 바와 같은 원격 트리거 회로(37)는 I/O 또는 전원 패드들 사이에 배치된 셀들 내의 전원 공급 패드들에 또는 적합한 공간이 이용 가능한 곳이면 어느 곳이든 배치될 수도 있다. 본 발명의 실시예들은 적용과 설계가 독립적이고 표준 셀 설계 방법으로 구현될 수 있는 ESD 보호 방식을 가능하게 한다. 개별 ESD 보호 회로(39)는 ESD 버스(48)에 형성될 수 있고, 그럼으로써 집적 회로의 레이아웃 면적을 전혀 증가시키지 않는다. ESD 보호 회로(39)가 패드의 에지에 배치될 때, 이 ESD 보호 회로(39)는 3층 금속 공정에서도, 이층 금속으로 형성될 수도 있다.
본 발명의 대안으로서의 실시예를 도 4에 도시하였다. 집적 회로(60)는 I/O 회로들(62, 64, 및 66)을 포함하는 각종의 회로부들, 및 원격 트리거 회로(68)를 포함한다. 이들 회로부들의 각각은 양의 ESD 버스(70)와 접지된 VSS 버스(72) 사이에 연결된다. 각각의 I/O 회로들 사이에 ESD 버스(48) 상에 직렬 저항기들(R1, R2, 및 Rn)이 나타난다. 각각의 저항기는 두 개의 인접한 I/O 회로들 간의 ESD 버스의 구간에 대한 분산 기생 금속 저항을 나타낸다. 도 4에 도시한 I/O 회로들 및 저항기들 외에, 가변 수량의 추가 I/O 회로들 및 VDD 버스 저항기들이 I/O 회로들(64 및 66) 사이에 배치될 수 있는 것으로 가정한다. I/O 회로(62)는 I/O 패드(74)와 ESD 버스(70) 사이에 연결된 출력 버퍼 PMOSFET(76) 및 다이오드(80), 및 I/O 패드(74)와 VSS 버스(72) 사이에 연결된 출력 버퍼 NMOSFET(78) 및 다이오드(82)를 포함한다. I/O 회로(62)는 ESD 버스(70)와 VSS 버스(72) 사이에 연결된 개별적인 ESD 보호 회로(89)를 더 포함한다. 이 실시예에서 개별적인 ESD 보호 회로(89)는 버퍼 회로(86), NMOSFET(88), 및 용량성 소자(84)를 포함한다. 버퍼 회로(86)는 입력을 트리거 버스(71)에 연결하고 출력을 NMOSFET(88)의 제어 단자에 연결하여 구성된다. NMOSFET(88)의 드레인은 ESD 버스(70)에 연결되고 소스는 VSS 버스(72)에 연결된다. 대안으로서의 실시예들은 NMOSFET를 다른 유형의 트랜지스터로 대치할 수 있다. 용량성 소자(84)는 트리거 버스(71)와 VSS 버스(72) 사이에 연결된다. 개별적인 ESD 보호 회로(89)는 ESD 이벤트 동안 ESD 버스(70)와 VSS 버스(72) 간 직접적인 전류경로를 제공한다. I/O회로들(64, 및 66)은 모두 I/O 회로(62)와 유사한 것으로, 4에 도시한 바와 같이 I/O 회로(62)와 동일한 회로를 포함한다. 각각의 I/O 회로들(62, 64, 및 66) 내에 포함된, ESD 보호 회로(89)와 같은 개별적인 ESD 보호 회로들은 병렬로 연결되어 어느 I/O 패드에 상기 ESD 이벤트가 적용되는지 관계없이 분산된 ESD 보호를 제공함에 유의한다.
I/O 회로들(62, 64, 및 66) 내에 포함된 각각의 ESD 보호 회로들은 원격 트리거 회로들은 원격 트리거 회로(68)의 출력을 ESD 보호 회로들 각각의 입력에 연결하는 트리거 버스(71)를 통해 원격 트리거 회로(68)에 의해 제어된다. 이 실시예에서, 원격 ESD 트리거 회로(68)는 저항성 소자(92)와 용량성 소자(90)를 포함하는 RC 과도 검출기를 포함한다. 저항성 소자(92)는 ESD 버스와 노드(95) 사이에 연결된다. 용량성 소자(90)는 노드(95)와 VSS 버스 사이에 연결된다. 노드(95)는 트리거 버스(71)에 연결된다.
개별 ESD 보호 회로들 각각의 용량성 소자들(84, 96, 및 94)은 용량성 소자(90)와 병렬로 트리거 버스(71)와 VSS 버스(72) 사이에 각각 연결되고 원격 트리거 회로(68) 내 RC 과도 검출기의 유효 RS 시정수를 증가시키도록 동작한다. 그러므로 커패시터(90)는 크기가 선택적으로 감소될 수 있어 트리거 버스(71)를 따라 분산된 추가 용량성 소자들(84, 96, 및 94) 및 저항기(92)와 직렬로 동작하는 용량 성 소자(90)는 요구되는 RC 시정수를 제공한다. 대안으로서의 실시예에서, RC 과도 검출기를 트리거 버스를 따라 분산된 저항기(92) 및 용량성 소자들(84, 96, 및 94)로부터 형성함으로써 용량성 소자(90)를 완전히 제거할 수도 있다.
버퍼 회로(86)는 트리거 버스(71)를 통해 RC 과도 검출기에 의해 출력된 미약한 신호를 NMOSFET(88)의 제어 단자를 구동하기에 충분한 신호 레벨로 증폭하도록 작용한다. 이 버퍼 회로는 예를 들면, 일련의 1, 3, 또는 5개의 반전 버퍼단들을 이용한 통상적인 회로수단에 의해 달성될 수 있다.
본 발명의 실시예들은 개별 ESD 보호 회로들의 배열이 양의 버스와 접지된 전원 공급 버스 사이에 병렬로 연결되고 보호할 각각의 I/O 회로 간에 분산된 ESD 보호망을 제공한다. ESD 이벤트 및 정규 회로 동작 동안 개별 ESD 보호 회로들을 제어하기 위한 트리거는 보호할 I/O 회로들로부터 먼 위치에 배치된다. 이에 따라, 임의의 스트레스를 받은 I/O 패드와 ESD 전류를 무해하게 VSS로 분로시키는데 필요한 누적 ESD 보호 회로들 간의 유효 ESD 버스 저항이 감소된다. 이에 따라 IC 내 모든 I/O 회로들을 동등하게 보호하는 모듈형의 공간 효율적인 ESD 보호 방식이 가능해진다.
본 명세서에서, 본 발명을 구체적인 실시예들을 참조하여 기술하였다. 그러나, 당업자는, 청구범위 개시된 본 발명의 범위에서 벗어나지 않고 여러 가지 수정 및 변경이 행해질 수 있음을 안다. 따라서, 명세서 및 도면들은 제한의 의미가 아니라 예시로 간주되어야 할 것이고, 모든 이러한 수정들은 본 발명의 범위 내에 포함된다.
구체적인 실시예들을 관하여 위에 이익, 잇점 및 문제에 대한 해결책을 기술하였다. 그러나, 이익, 잇점 및 문제에 대한 해결책과, 어떤 이익, 잇점 또는 해결책이 일어나게 하거나 나타나게 할 임의의 소자(들)는 청구범위 중 어느 하나 또는 전 청구범위의 결정적인, 필수의 특징 또는 구성소자로서 해석되는 것은 아니다. 여기 이용된, "포함한다" 라는 용어는 비배타적인 포함을 포괄하는 것으로, 따라서, 열거된 구성소자들을 포함하는 공정, 방법, 물품, 또는 장치는 이들 구성소자들만을 포함하는 것이 아니라 명백히 열거되지 않은, 또는 이러한 공정, 방법, 물품, 또는 장치에 고유한 그 외의 다른 구성소자들도 포함한다.

Claims (10)

  1. VSS 전원 공급 버스(43, 72) 및 정전 방전(Electrostatic Discharge; ESD) 버스(48, 70)를 갖는 집적 회로로서:
    상기 ESD 버스 및 상기 VSS 전원 공급 버스에 연결된 복수의 입력/출력(I/O) 패드들(38, 74); 및
    복수의 개별 트랜지스터들(40, 88)을 포함하고,
    각각의 개별 트랜지스터는 대응하는 I/O 패드에 연결되고,
    상기 복수의 개별 트랜지스터들은, 상기 복수의 I/O 패드들에 ESD 보호를 제공하기 위해 상기 복수의 I/O 패드들 중 적어도 하나에 대한 ESD 이벤트에 응답하여 병렬로 동작하는, 집적 회로.
  2. 제 1 항에 있어서, 상기 복수의 개별 트랜지스터들 각각은 제 1 전류 전극, 제 2 전류 전극, 및 제어 전극을 포함하고, 상기 제 1 전류 전극은 상기 ESD 버스에 연결되고, 상기 제 2 전류 전극은 상기 VSS 전원 공급 버스에 연결되며,
    상기 집적 회로는, 상기 ESD 버스에 연결된 제 1 단자와 트리거 버스를 통해 상기 복수의 개별 트랜지스터들의 제어 전극들 각각에 연결된 제 2 단자를 갖는 원격 트리거 회로(37, 68)를 더 포함하는, 집적 회로.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 복수의 개별 트랜지스터들은 상기 ESD 이벤트 발생시 주 방전 경로를 제공하는, 집적 회로.
  7. VSS 전원 공급 버스(43, 72) 및 정전 방전(ESD) 버스(48, 70)를 갖는 정전 방전(ESD) 보호를 위한 분산 트랜지스터 회로로서:
    상기 ESD 버스 및 상기 VSS 전원 공급 버스에 연결된 복수의 입력/출력(I/O) 회로들(30, 32, 36, 62, 64,66);
    복수의 분산 트랜지스터들(40, 88)로서,
    상기 복수의 I/O 회로들 각각은 상기 복수의 분산 트랜지스터들 중 하나를 포함하며,
    각각의 분산 트랜지스터는 상기 ESD 버스에 연결된 제 1 전류 전극, 상기 VSS 전원 공급 버스에 연결된 제 2 전류 전극, 및 제어 전극을 가지는, 상기 복수의 분산 트랜지스터들(40, 88); 및
    상기 복수의 분산 트랜지스터들에 대응하며, 상기 ESD 버스에 연결된 제 1 단자, 및 트리거 버스(47, 71)를 통해 상기 분산 트랜지스터들의 제어 전극들 각각에 연결된 제 2 단자를 갖는 트리거 회로(37, 68)를 포함하는, 분산 트랜지스터 회로.
  8. 삭제
  9. 삭제
  10. 제 7 항에 있어서, 상기 복수의 분산 트랜지스터들은 병렬로 동작하고, ESD 이벤트 발생시 주 방전 경로를 통해 ESD 보호를 제공하는, 분산 트랜지스터 회로.
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