CN110402493B - 动态触发式静电放电单元 - Google Patents

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Abstract

一种静电放电ESD保护电路(110)包含有源分流晶体管(125)、第一下拉晶体管(204)及第二下拉晶体管(206)。所述有源分流晶体管(125)耦合在第一I/O垫(52a)与参考电压之间。所述第一下拉晶体管(204)连接到所述参考电压。所述第二下拉晶体管(206)连接到所述第一下拉晶体管(204)及所述第一I/O垫(52a)。所述第一下拉晶体管(204)及所述第二下拉晶体管(206)处于隔离深n阱(220)的分离隔离槽中。

Description

动态触发式静电放电单元
背景技术
已知现代高密度集成电路(IC)易受来自带电体(人或其他)的静电放电(ESD)损害，这是因为带电体与IC物理接触。当电荷量超出通过IC的导电路径的能力时，会发生ESD损害。在金属氧化物半导体(MOS)情境中，典型的ESD故障机制包含导致结短路的热失控，及导致栅极结短路的电介质击穿。
IC可能在制造过程中，在组装、测试期间，或在安装IC的系统运行时间期间，遭受ESD事件的损害。一些ESD保护方案使用有源箝位电路以在输入/输出(I/O)与接地垫之间分流ESD电流，并借此保护连接至接合垫的内部IC元件节点免受ESD损害。有源箝位电路可包含耦合在I/O与接地垫之间的金属氧化物半导体场效应晶体管(MOSFET)。此MOSFET相对较大且常常占据ESD保护电路的总面积的60％或更多。IC接脚中的每一个通常包含具有其自身的较大MOSFET的其自身的ESD保护电路。
发明内容
根据一些实施例，提供能提供ESD保护的系统及方法。在一些实施例中，一种静电放电(ESD)保护电路包含有源分流晶体管、第一下拉晶体管及第二下拉晶体管。有源分流晶体管耦合在第一I/O垫与参考电压之间。第一下拉晶体管的源极连接到参考电压。第二下拉晶体管的栅极连接到第一下拉晶体管的栅极。第二下拉晶体管的漏极连接到第一I/O垫。第一下拉晶体管及第二下拉晶体管处于隔离深n阱的分离隔离槽中。
另一说明性实施例为一种集成电路，其包含第一I/O垫、第二I/O垫及耦合到第一及第二I/O垫的ESD保护电路。第一及第二I/O垫连接到主机逻辑且为主机逻辑提供输入及输出连接。ESD保护电路包含有源分流晶体管、第一下拉晶体管及第二下拉晶体管。有源分流晶体管耦合在第一I/O垫与参考电压之间。第一下拉晶体管连接到参考电压。第二下拉晶体管连接到第一下拉晶体管及第一I/O垫。第一下拉晶体管及第二下拉晶体管处于隔离深n阱的分离隔离槽中。
又一说明性实施例为一种ESD保护电路，其包含有源分流晶体管、第一下拉晶体管及第二下拉晶体管。有源分流晶体管耦合在第一I/O垫与参考电压之间。第一下拉晶体管连接到参考电压。第二下拉晶体管连接到第一下拉晶体管及第一I/O垫。第一下拉晶体管及第二下拉晶体管处于隔离深n阱的分离隔离槽中。
附图说明
为了详细描述各种实例，现在参考随附图式，其中：
图1示出根据各种实施例的包含触发电路的ESD保护式集成电路的说明性示意图；
图2示出根据各种实施例的为输入/输出(I/O)垫提供ESD保护的ESD保护电路的说明性电路图；及
图3示出根据各种实施例的ESD保护电路的说明性电路图，所述ESD保护电路在引入寄生结构的ESD应力事件期间为I/O垫提供ESD保护。
符号与术语
在整个以下描述及权利要求书中使用某些术语来指代特定系统组件。如所属领域的技术人员将了解，公司可通过不同名称来指代组件。本文并不意图对名称不同而非功能不同的组件进行区分。在以下论述及权利要求书中，术语“包含”及“包括”以开放式方式使用，且因此应解释为意味着“包含(但不限于)……”。并且，术语“耦合”意指间接或直接连接。因此，如果第一装置耦合到第二装置，那么所述连接可能是通过直接连接，或通过经由其它装置及连接的间接连接。叙述“基于”意指“至少部分地基于”。因此，如果X是基于Y，那么X可基于Y及任何数目个其它因素。
具体实施方式
以下论述针对本公开的各种实施例。虽然这些实施例中的一或多个可能是优选的，但不应将所公开实施例解释为限制本公开的范围(包含权利要求书)，或作为限制本公开的范围(包含权利要求书)来使用。另外，所属领域的技术人员将理解以下描述具有广泛的应用，且任一实施例的论述仅意味着举例说明那个实施例，而不希望暗示将本公开的范围(包含权利要求书)限于那个实施例。
常规的隔离型动态触发式MOSFET ESD保护电路设计成在输入/输出(I/O)与接地垫之间分流ESD电流，并借此在接合垫上发生ESD应力事件时，保护连接到接合垫的内部IC元件节点免受ESD损害。在常规的ESD保护电路中，单个下拉晶体管在正常操作期间将触发晶体管的栅极驱动为低。然而，在ESD应力事件期间，启动电容器将触发晶体管的栅极驱动为高，此情况触发有源分流晶体管在I/O与接地垫之间分流ESD电流。常规ESD保护电路的所有组件都建构在深n阱的单个隔离槽中。然而，如果深n阱连接到另一垫，那么在I/O垫上发生ESD应力事件期间，会形成放电触发晶体管的栅极的寄生NPN晶体管，从而因此致使有源分流晶体管的触发电压显著增大。因此，在发生ESD应力事件时，有源分流晶体管不可箝制为低电压电平。因此，期望设计即使建构有ESD保护电路的深n阱连接到另一垫，也能在ESD应力事件期间操作以在I/O与接地垫之间分流电流的ESD保护电路。
根据所公开的原理，ESD保护电路包含启动电容器、两个下拉晶体管、触发晶体管及有源分流晶体管。两个下拉晶体管被配置成在正常操作期间生成到触发晶体管的低栅极驱动信号。在ESD应力事件期间，启动电容器将触发晶体管的栅极驱动为高，从而触发有源分流晶体管接通并在I/O与接地垫之间分流ESD电流。两个下拉晶体管中的一个在深n阱中处于与ESD保护电路的剩余组件分离的隔离槽中。因此，虽然在ESD应力事件期间针对下拉晶体管中的每一个形成了寄生NPN晶体管，但因为下拉晶体管中的一个处于与另一下拉晶体管、触发晶体管及有源分流晶体管分离的隔离槽中，所以针对单独隔离的下拉晶体管形成的寄生NPN的基极将不会容易地充电，从而防止第二寄生NPN放电触发晶体管的栅极。因此，即使深n阱连接到另一垫，有源分流晶体管仍将在ESD应力事件期间，继续维持用于在I/O与接地垫之间分流电流的相同触发电压。
图1为ESD保护式集成电路100的说明性示意图。集成电路100包含主机逻辑50，其包含至少一个，且通常为多个I/O垫52。I/O垫52为集成电路100的主机逻辑50提供到其它集成电路及装置的输入/输出连接性。提供了用于至少一个，且在一些实施方案中，用于所有I/O垫52的ESD保护电路110。在一些实施例中，ESD保护电路110可形成于由深n阱形成的隔离槽中。举例来说，ESD保护电路110可建构在由深n型阱(深n阱)完全封闭且与其它电路或组件隔离的p型衬底上。
说明了用于称为I/O垫52a的I/O垫的ESD保护电路110中的一个的实例，且为简单起见，图1中未示出用于其它I/O垫52的剩余ESD保护电路。在一些实施例中，示出为I/O垫52b的第二I/O垫及/或供应垫可连接到与I/O垫52b相同的隔离深n阱。因此，建构有ESD保护电路110的深n阱可连接到多于单个I/O垫。
主机逻辑50由VDD垫连接到VDD且由VREF垫连接到参考电压(VREF)(即，为芯片衬底的接地、并非芯片衬底的接地、VSS等)，且包含主机逻辑50借以执行其功能的多个I/O垫52。主机逻辑50从各种I/O垫52接收信号并将信号发射到各种I/O垫。主机逻辑50实现并执行ESD保护式集成电路100的所需功能性。此主机逻辑功能性的实例包含例如数字信号处理器或微控制器的数字集成电路、例如放大器或功率转换器的模拟集成电路等。由ESD保护式集成电路100提供的主机逻辑50的能力可例如在简单装置与复杂装置之间变化。
ESD保护电路110包含触发电路115及有源分流晶体管125。有源分流晶体管125连接在I/O与VREF之间。触发电路115响应于由I/O垫上的ESD应力事件所引起的I/O垫52a上的较高电压，驱动有源分流晶体管125的栅极。ESD保护电路110还可为VDD垫提供ESD保护。
图1中示出的ESD保护式集成电路100的组件形成于衬底上。在一些实施方案中，衬底可包括硅、硅锗或其它半导体材料。在一个实例中，衬底为p+衬底上的p-epi。另一特定布置为硅衬底上的硅/锗(SiGe)半导体表面。
在操作中，I/O垫52a上的ESD应力事件产生快速上升的电压(相对于VREF)。继而，触发电路115通过确证有源分流晶体管125的栅极进行响应。一旦接通，有源分流晶体管125有效地将I/O短路到VREF，借此准许从I/O到VREF的电流路径。在ESD应力事件期间，通过有源分流晶体管125的电流路径使得基于ESD的电流能够通过有源分流晶体管125而非通过主机逻辑50直接分流到接地，否则此情况可能会损害主机逻辑。因此，在I/O垫52a上发生ESD应力事件期间接通有源分流晶体管125的情况下，电流通过有源分流晶体管125从I/O垫传导到VREF。
图2示出根据各种实施例的为I/O垫52a提供ESD保护的ESD保护电路110的说明性电路图。如上文所论述，ESD保护电路110可包含触发电路115及有源分流晶体管125。ESD保护电路110可建构在深n阱220中，除了连接到I/O垫52a之外，所述深n阱还可连接到I/O垫52b或VDD垫。因此，ESD保护电路110可建构在由深n型(即，比空穴浓度半导体大的电子浓度)隔离阱完全封闭的p型衬底上。触发电路115可包含启动电容器202、下拉晶体管204、下拉晶体管206及触发晶体管208。在一些实施例中，下拉晶体管204到206、触发晶体管208及有源分流晶体管125为n型金属氧化物半导体(NMOS)晶体管。虽然下拉晶体管204到206建构在相同深n阱中，但在一些实施例中，下拉晶体管206建构在与下拉晶体管204分离的隔离槽中。
下拉晶体管204到206可被配置成在正常操作(即，I/O垫52a上无ESD应力事件)期间，停用触发有源分流晶体管125接通。换句话说，下拉晶体管204到206用以在正常操作期间将其输出电压“下拉”到断开触发晶体管208的VREF。下拉晶体管206的漏极连接到启动电容器202及触发晶体管208的栅极。下拉晶体管206的主体连接到下拉晶体管206的源极，所述主体及源极两者连接到下拉晶体管204的漏极。下拉晶体管204的主体及源极都连接到VREF。下拉晶体管204到206两者的栅极通过RC滤波器210连接到内部信号。因此，在正常操作(即，I/O垫52a上无ESD应力事件)中，内部信号将下拉晶体管204到206的栅极驱动为高，从而接通所述晶体管。因此，下拉晶体管204到206在下拉晶体管206的漏极处的输出处于VREF。继而，此电压将触发晶体管208的栅极驱动为低。因此，触发晶体管208在正常操作期间是断开的。
然而，在I/O垫52a上发生ESD应力事件的情况下，将维持VREF的电位的RC滤波器210将下拉晶体管204到206的栅极驱动为低，从而断开所述晶体管。启动电容器202连接到下拉晶体管206的漏极、触发晶体管208的栅极及I/O垫52a。启动电容器202被配置成在I/O垫52a中发生ESD应力事件期间，上拉触发晶体管208的栅极(在一些实施例中，上拉为高于VREF的电平)。换句话说，启动电容器202被配置成一旦I/O垫52a上发生ESD应力事件，生成自举电压以提供用于接通触发晶体管208的栅极驱动电压。
在图2中示出的实施例中，触发晶体管208的栅极连接到启动电容器202、下拉晶体管206的漏极及VREF(在一些实施例中，通过电阻器连接)。触发晶体管208的漏极连接到I/O垫52a。触发晶体管208的主体连接到触发晶体管208的源极，所述主体及源极两者连接到有源分流晶体管125的主体及VREF(在一些实施例中，通过电阻器连接)。如上文所论述，当在正常操作中(即，I/O垫52a上无ESD应力事件)时，下拉晶体管204到206的输出将触发晶体管208的栅极驱动为低，从而断开触发晶体管208。因为触发晶体管208是断开的，所以有源分流电阻器125也将断开，且因此，将不会将电流从I/O垫52a分流到VREF。然而，如上文所论述，在I/O垫52a上发生ESD应力事件后，由启动电容器202提供的栅极驱动电压接通触发晶体管208。当触发晶体管208接通时，电流流出到有源分流晶体管125的主体中，从而使得低触发电压能够在I/O垫52a上发生ESD应力事件期间接通有源分流晶体管125。
在图2中示出的实施例中，有源分流晶体管125的漏极连接到I/O垫52a。有源分流晶体管125的栅极及源极连接到VREF。有源分流晶体管125的主体连接到触发晶体管208的源极及主体且连接到VREF(在一些实施例中，通过电阻器连接)。因此，如上文所论述，在I/O垫52a上发生ESD应力事件后，用低触发电压接通分流晶体管125以便将电流从I/O垫52a分流到VREF。
在图2中未示出的另一实施例中(当ESD保护电路104用于两个I/O垫(例如，I/O垫52a及52b)之间时)，分流晶体管125的漏极及触发晶体管208的漏极连接到一个I/O垫(例如，I/O垫52a)，而分流晶体管125的源极及触发晶体管208的源极连接到另一I/O垫(例如，I/O垫52b)。在此实施例中，隔离n阱连接到第三I/O垫(例如，52n)或VDD垫。在图2中未示出的又一实施例中(当ESD保护电路104用于VDD与VREF之间时)，分流晶体管125的漏极及触发晶体管208的漏极连接到VDD垫，且分流晶体管125的源极及触发晶体管208的源极连接到VREF。在此实施例中，隔离n阱连接到I/O垫(例如，I/O垫52a)。
图3示出根据各种实施例的ESD保护电路110的说明性电路图，所述ESD保护电路在将寄生结构引入ESD保护电路110中的ESD应力事件期间为I/O垫52a提供ESD保护。除了图3中的组件示出在I/O垫52a上发生ESD应力事件期间形成于ESD保护电路110中的寄生结构302到304之外，图3中示出的组件与图2中相同。举例来说，图3的ESD保护电路110包含具有与图2中所示相同的连接的启动电容器202、下拉晶体管204到206、触发晶体管208及有源分流晶体管125。因此，图3中示出的ESD保护电路110以与图2中示出的ESD保护电路110相同的方式执行。
在I/O垫52a与I/O垫52b之间或I/O垫52a与VDD之间发生ESD应力事件后，形成了寄生NPN晶体管302到304。更具体地说，寄生NPN晶体管304形成于下拉晶体管204的漏极与隔离n阱之间。类似地，寄生NPN晶体管302形成于下拉晶体管206的漏极与隔离n阱之间。在没有寄生晶体管302的情况下，寄生NPN 304将被电流322正向偏压，在假定I/O垫52b连接到隔离n阱220的情况下，所述电流从I/O垫52a流过在有源分流晶体管125周围分流的寄生电容器到VREF且接着流到I/O垫52b。因此，在没有寄生NPN 302的情况下，寄生NPN 304将放电触发晶体管208的栅极，从而在ESD应力事件期间停用接通有源分流晶体管125的触发机制。然而，因为下拉晶体管206处于与下拉晶体管204、触发晶体管208及有源分流晶体管125分离的隔离槽230中，所以下拉晶体管206的主体不同于其它晶体管的主体。因此，将不能容易地充电在I/O垫52a中发生ESD应力事件期间形成的寄生NPN 302的基极。因此，虽然寄生NPN304的基极将在ESD应力事件期间被偏压，但电流322将不会流过寄生NPN 304，这是因为寄生NPN 302将断开。因此，触发晶体管208的栅极将不会被放电，且用于有源分流晶体管125的触发机制将如上文所描述般起作用。
上文论述意在说明本公开的原理及各种实施例。对于所属领域的技术人员，一旦完全了解上文公开内容，则许多变化及修改将变得显而易见。希望将所附权利要求书解释为包涵所有此类变化及修改。

Claims (20)

1.一种静电放电ESD保护电路，其包括：
有源分流晶体管，其被配置成耦合在第一输入/输出I/O垫与参考电压之间；
第一下拉晶体管，其包含栅极及源极，其中所述第一下拉晶体管的所述源极被配置成连接到所述参考电压；及
第二下拉晶体管，其包含栅极及漏极，其中所述第二下拉晶体管的所述栅极连接到所述第一下拉晶体管的所述栅极，且所述第二下拉晶体管的所述漏极耦合到所述第一I/O垫；
其中所述第一下拉晶体管及所述第二下拉晶体管处于隔离深n阱的分离隔离槽中。
2.根据权利要求1所述的ESD保护电路，其进一步包括包含栅极、源极及漏极的触发晶体管，其中所述触发晶体管的所述栅极及所述源极被配置成连接到所述参考电压，且所述触发晶体管的所述漏极连接到所述第一I/O垫。
3.根据权利要求2所述的ESD保护电路，其中所述触发晶体管的所述栅极连接到所述第二下拉晶体管的所述漏极。
4.根据权利要求1所述的ESD保护电路，其中所述隔离深n阱连接到第二I/O垫。
5.根据权利要求4所述的ESD保护电路，其中在所述第一I/O垫上发生ESD应力事件后，由所述第一下拉晶体管形成第一寄生NPN晶体管，且由所述第二下拉晶体管形成第二寄生NPN晶体管。
6.根据权利要求5所述的ESD保护电路，其中所述第二寄生NPN晶体管在所述ESD应力事件期间是断开的。
7.根据权利要求6所述的ESD保护电路，其中在所述ESD应力事件期间，电流并不流过所述第一寄生NPN晶体管。
8.根据权利要求1所述的ESD保护电路，其中所述第二下拉晶体管的源极连接到所述第一下拉晶体管的漏极。
9.根据权利要求1所述的ESD保护电路，其中所述有源分流晶体管、所述第一下拉晶体管及所述第二下拉晶体管为n型金属氧化物半导体NMOS晶体管。
10.一种集成电路，其包括：
第一输入/输出I/O垫及第二I/O垫，所述第一及第二I/O垫连接到主机逻辑且为所述主机逻辑提供输入及输出连接；及
静电放电ESD保护电路，其耦合到所述第一及第二I/O垫，所述ESD保护电路包含：
有源分流晶体管，其被配置成耦合在所述第一I/O垫与参考电压之间；
第一下拉晶体管，其连接到所述参考电压；及
第二下拉晶体管，其连接到所述第一下拉晶体管及所述第一I/O垫；
其中所述第一下拉晶体管及所述第二下拉晶体管处于隔离深n阱的分离隔离槽中。
11.根据权利要求10所述的集成电路，其中所述ESD保护电路进一步包含触发晶体管，其被配置成连接到所述第一I/O垫、所述有源分流晶体管及所述第一下拉晶体管。
12.根据权利要求11所述的集成电路，其中：
所述触发晶体管的栅极通过电阻器连接到所述第二下拉晶体管的漏极及所述参考电压；且
所述触发晶体管的漏极连接到所述第一I/O垫。
13.根据权利要求11所述的集成电路，其中所述有源分流晶体管、所述第一下拉晶体管、所述第二下拉晶体管及所述触发晶体管为n型金属氧化物半导体NMOS晶体管。
14.根据权利要求10所述的集成电路，其中：
所述有源分流电阻器的漏极连接到所述第一I/O垫；且
所述有源分流电阻器的栅极及源极连接到所述参考电压。
15.根据权利要求10所述的集成电路，其中：
所述第一下拉晶体管的栅极连接到所述第二下拉晶体管的栅极；
所述第一下拉晶体管的漏极连接到所述第二下拉晶体管的源极；
所述第一下拉晶体管的源极连接到所述参考电压；且
所述第二下拉晶体管的漏极耦合到所述第一I/O垫。
16.根据权利要求10所述的集成电路，其中在所述第一I/O垫上发生ESD应力事件后，由所述第一下拉晶体管形成第一寄生NPN晶体管，且由所述第二下拉晶体管形成第二寄生NPN晶体管。
17.根据权利要求16所述的集成电路，其中所述第二寄生NPN晶体管在所述ESD应力事件期间是断开的。
18.根据权利要求17所述的集成电路，其中在所述ESD应力事件期间，电流并不流过所述第一寄生NPN晶体管。
19.一种静电放电ESD保护电路，其包括：
有源分流晶体管，其被配置成耦合在第一I/O垫与参考电压之间；
第一下拉晶体管，其连接到所述参考电压；及
第二下拉晶体管，其连接到所述第一下拉晶体管及所述第一I/O垫；
其中所述第一下拉晶体管及所述第二下拉晶体管处于隔离深n阱的分离隔离槽中。
20.根据权利要求19所述的ESD保护电路，其进一步包括触发晶体管，其被配置成连接到所述第一I/O垫、所述有源分流晶体管及所述第一下拉晶体管。
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