CN101099278A - 带反馈增强的触发及调节电路的静电放电保护电源轨条箝位电路 - Google Patents
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Abstract
静电放电保护电路包括定时电路(12)，其以可操作方式耦接于关联电路(10)的高电源侧与低电源侧之间。所述定时电路具有用于触发一系列反相器(14、20、30、40)的RC节点(RC)，所述一系列反相器(14、20、30、40)经配置以控制以可操作方式耦接至所述电路的高电源侧节点及低侧电源节点的ESD耗散装置(60)。本发明提供反馈晶体管网络(72、74)及反馈调节网络(50)，以保证所述ESD装置在ESD事件期间得以维持。
Description
技术领域
本发明涉及半导体装置及微电子电路。更具体而言，本发明涉及静电放电(ESD)保护电路。
背景技术
静电放电(ESD)事件可因电压或电流过高而造成对电路元件的损坏。例如，ESD事件通过电路进行传播可使晶体管远远超过其电压或电流容量，遭受物理损坏，并继而发生故障。随着电路变得越来越小及工作电压电平的降低，发生故障的可能性越来越大。ESD事件的发生可起因于在一相对较短的时间内在一装置上施加相对较高的电压或电流。例如，ESD事件有时是因与人体、机械(例如，加工或测试设备)发生接触或处于带电环境中而导致的，在众多消费应用中便可引发这些情形。在电子装置中可能会发生各种各样的ESD事件，包括集成电路各焊垫间的放电、各电压电源端子间的放电、及各焊垫与各电压电源端子间的放电。在所属领域中使用各种ESD保护电路来保护IC免受因在制造、试验及运行期间所发生ESD事件所致的损坏。一般来说，ESD保护电路被设计为可保护集成电路的输入/输出电路及内部电路免受过大的静电能量及静电能量的突然释放。
必须保护集成电路免遭静电放电，以防出现永久性损坏而损害或清除所期望的功能。ESD破坏通常发生在MOSFET装置或用于将各MOSFET耦接到一起以形成电路的各互连层中。必须将集成电路中的每一引脚耦接至适当的ESD保护电路，以使ESD放电电流从对破坏最为敏感的芯片内部部分分流出。由此，必须在IC中的每一对引脚之间为正、负两极性提供ESD放电路径。
一般来说，ESD保护的目的在于为每一具有潜在破坏性的ESD路径提供分流路径。对于施加于受保护节点的、具有远大于IC上其他任何位置的正值的ESD电位所产生的ESD电流，需要通至顶部轨条的分流路径。同样地，对于具有远大于IC上其他任何位置的负值的ESD电位所产生的ESD电流，也需要具有分流路径。对于那些需要在顶部轨条与底部轨条间存在耦合以使放电回路接通的ESD路径而言，需要一种轨条箝位电路来提供这种耦合。一般来说，其目的在于使放电回路中的最高电压保持在可接受的限值内。
正如ESD脉冲可施加在I/O焊垫与电源轨条之间一样，ESD放电可发生在各电源轨条之间。例如，对于顶部轨条至底部轨条的应力而言，ESD电流通常经一轨条箝位电路从所述顶部轨条流至所述底部轨条。而对于底部轨条至顶部轨条的应力而言，ESD电流则从所述底部轨条流至所述顶部轨条。对于使轨条箝位电路的第一电流电极具有高于其第二电流电极的正值的ESD极性，轨条箝位电路通常是提供放电路径的基本组件。对于使轨条箝位电路的第二电流电极具有高于第一电流电极的正值的极性而言，电源总线二极管通常提供ESD耗散路径。通常，此电源总线二极管默认地存在于集成电路中，且通常在正常运行期间承受反偏压。
ESD放电是持续时间通常小于一微秒的短暂的暂态事件。此外，与这些短暂脉冲相关的上升时间通常约小于二十纳秒。当在芯片的I/O焊垫上施加ESD脉冲时，ESD脉冲会由于存在ESD保护而在电源轨条上产生类似的、快速上升的电位。所述轨条箝位电路必须能检测到这些快速暂态量并开始导通，以分流所产生的ESD电流。然而，在通常的芯片运行中发生正常通电事件期间，轨条箝位电路不得对存在于电源轨条上的慢得多的上升时间(大于1毫秒)作出响应。如果在正常通电事件期间，ESD轨条箝位电路触发并导通，则可危及所期望的IC操作。此外，除了在进行ESD保护所需要时进行触发外，轨条箝位电路还必须在ESD脉冲的整个持续时间期间保持高度导通状态，以使全部ESD能量得以安全释放。如果轨条箝位电路过早地切断，则破坏性电位会在各电源轨条间快速积聚，并导致装置故障。
众所周知，可将轨条箝位电路放置在芯片中负责为IC提供电源连接的各底部轨条焊垫内。也可将轨条箝位电路放置在顶部轨条焊垫内。有时进行此种布置，以使众多I/O单元共享各ESD轨条箝位电路，从而保证ESD保护更坚固且电路小片面积减小。另外，如果可依赖一个以上的箝位电路来导通ESD电流，则可减小单个轨条箝位电路的尺寸，以节省电路小片区。一般来说，寄生功率及ESD放电回路周围的接地轨条电阻的总和会对各ESD轨条箝位电路之间相隔多远设定限值，以达到既定的ESD保护水平。总体设计目标之一是将在ESD放电期间出现在结合焊垫上的最高电压保持在可接受的限值内，以使损坏不发生在敏感电路元件内。
为了减轻寄生总线电阻的影响，可使ESD轨条箝位电路就地分布于I/O单元自身中。通过此种方式，使数个ESD轨条箝位电路参与到ESD事件中，来提供坚固的保护。以此方式，与将更少、更大的轨条箝位电路放入更集中的位置相比，也可减小功率及接地轨条电阻的影响。一般来说，要求所属技术领域的技术人员在ESD保护、电阻与芯片面积之间进行权衡。
由于这些及其它问题，需要具有使微电子电路具备更小的面积、低的泄漏及能够在正常运行期间耐受ESD事件而不会不利地影响功能电路路径性能的电路及方法。
发明内容
在实施本发明的原理过程中，根据其较佳实施例，参照提供ESD保护的各具体实施例对本发明的方法及电路进行说明。
根据本发明各较佳实施例的各个方面，ESD保护电路包括定时电路，其以可操作方式耦接于关联电路的高压电源侧与低压电源侧之间。所述定时电路具有用于触发一系列反相器的RC节点，所述反相器经配置以控制ESD耗散装置，所述ESD耗散装置以可操作方式耦接至所述电路的所述高压电源侧节点及所述低压侧电源节点。提供反馈晶体管网络，以保证所述ESD耗散装置在ESD事件期间保持高度导通状态。
根据本发明的另一方面，所述ESD耗散装置是PMOS晶体管。
根据本发明的另一方面，CMOS反相器用于控制所述ESD耗散装置。
本发明具备各种优点，其包括但不限于响应于发生ESD事件而提供有效的ESD分流。本发明可构建于ESD电路中，使面积减小且电流泄漏量降低。在结合附图认真考虑对本发明代表性实施例的详细说明后，所属技术领域的一般技术人员便可了解本发明的这些及其它特征、优点及益处。
附图说明
参照下文详细说明及附图将会更清楚地了解本发明，附图中：
图1是根据本发明ESD保护电路的较佳实施例的一实例的示意图；
图2是在图1所示电路运行期间所选节点处电压变化实例的图形表示；
图3是在图2所示电路运行期间所选节点处电压变化的所述图形表示的一所选部分的近视图；及
图4是在图2所示电路运行期间所选节点处电压变化的所述图形表示的另一所选部分的近视图。
除非另有说明，否则本详细说明中的各参考编号均对应于附图中的各参考编号。除非有明确规定，否则书面说明中所用的各说明性及指示性用语(例如第一、第二、顶部、底部、侧面等)均涉及在纸面上所展示的各附图本身而非是对本发明的具体限制。这些附图并非按比例绘示，且对所示及所述实施例的某些特征进行简化或放大，以便显示本发明的各种原理、特征及优点。
具体实施方式
主要参考图1，图中显示依据本发明的轨条箝位电路10的一较佳实例性实施例的示意图。显示及说明所述实例是为了提供对本发明实施方案的较佳配置的例示说明。所属技术领域的技术人员应了解，可采用各种替代实施方案，此并不背离本发明。电路10包括定时电路12、第一CMOS反相电路14、第二反相电路20、第三反相电路30、第四反相电路40、反馈控制电路50、ESD耗散装置60、反馈NMOS装置74及反馈PMOS装置72。定时电路12用作RC电路，其较佳由用作电容器的PMOS晶体管16及作为电阻器运行的一个或多个NMOS晶体管18构建而成。较佳使用多个电阻晶体管18。PMOS晶体管16的第一及第二电流电极及其阱电极耦接至顶部电源轨条VDD。晶体管16的控制电极耦接至节点RC。NMOS晶体管18形成一串联链，其中所述链中的下部元件的漏极连接至所述链中下一上部元件的源极。最顶部的漏极耦接至节点RC，且最底部源极耦接至VSS。电阻晶体管18的各控制电极均耦接至VDD。第一反相器14较佳由PMOS晶体管15及NMOS晶体管17构造而成。PMOS晶体管15的源极端子及阱端子耦接至VDD轨条，其漏极端子耦接至节点INV1_OUT，且其控制电极耦接至节点RC。NMOS晶体管17的源极耦接至节点VSS，其漏极耦接至节点INV1_OUT，且其控制电极耦接至节点RC。
在一类似配置中，较佳使用PMOS晶体管22及NMOS晶体管24构建第二反相器20。PMOS晶体管22的源极及阱端子耦接至顶部轨条VDD，其漏极端子耦接至节点INV2_OUT，且其控制电极耦接至节点INV1_OUT_A。NMOS晶体管24的源极耦接至节点VSS，其漏极耦接至节点INV2_OUT，且其控制电极耦接至节点INV1_OUT_A。
第三反相器30也较佳使用PMOS晶体管32及NMOS晶体管34构建而成。PMOS晶体管32的源极及阱端子耦接至顶部轨条VDD，其漏极端子耦接至节点BIG_GATE，且其控制电极耦接至节点INV2_OUT。NMOS晶体管34的源极耦接至节点VSS，其漏极耦接至节点BIG_GATE，且其控制电极耦接至节点INV2_OUT。
如图所示，第四反相器40也较佳使用PMOS晶体管42及NMOS晶体管44构建而成。PMOS晶体管42的源极及阱端子耦接至顶部轨条VDD，其漏极端子耦接至节点BIG_GATE_AUX，且其控制电极耦接至节点BIG_GATE。NMOS晶体管44的源极耦接至节点VSS，其漏极耦接至节点BIG_GATE_AUX，且其控制电极耦接至节点BIG_GATE。所述第三及第四反相器形成ESD放电装置前置驱动器级80，其负责施加为在ESD放电期间将ESD耗散装置60置于导通状态所需的正确极性。例如，假如使用NMOS ESD耗散装置取代PMOS，则节点BIG_GATE_AUX将会耦接至该装置的控制电极。一般来说，节点BIG_GATE与BIG_GATE_AUX彼此互补，且所属技术领域的技术人员将能够确定需要哪一极性来驱动具体选取的ESD耗散装置60。反馈控制电路50较佳使用PMOS晶体管52及NMOS晶体管54构建而成。PMOS晶体管52的漏极端子耦接至节点INV1_OUT，且其阱端子耦接至顶部轨条VDD。PMOS晶体管52的源极端子耦接至节点INV1_OUT_A，且其控制电极耦接至节点INV2_OUT。NMOS晶体管54的源极耦接至节点INV1_OUT，其漏极耦接至节点INV1_OUT_A，且其控制电极耦接至顶部轨条VDD。
ESD耗散装置(较佳采用PMOS晶体管60)的源极端子耦接至顶部轨条VDD，其漏极端子耦接至底部轨条VSS，且其控制电极耦接至节点BIG_GATE。阱电极也耦接至顶部轨条VDD。
PMOS反馈晶体管72的源极及阱端子耦接至顶部轨条VDD，且其漏极端子耦接至节点INV1_OUT。控制电极耦接至节点INV2_OUT。最后，NMOS反馈晶体管74的源极耦接至底部轨条VSS，其漏极耦接至节点INV1_OUT，且其控制电极耦接至节点INV2_OUT。
下文参照图1中所示的实例性电路10进一步说明本发明的运行。图2显示图1中所有节点在ESD放电的整个持续时间期间的电压。图3绘示在ESD放电的初始触发部分中所述电路中的各节点电压，且其为图2的放大视图。图4绘示电路运行的闩锁部分，且其为图2的放大视图。为进行举例说明起见，首先假设不存在ESD事件，则电路10不被激励，且全部节点电压可视为处于零电位。假设电源轨条VDD上出现快速向正向变化的ESD暂态，则电容器16(较佳为PMOS晶体管)中的位移电流会引起节点RC随VDD电位一起瞬时升高。由于晶体管17的栅极处的电压为正，所以第一反相器14的晶体管17被置于导通状态。此会将第一反相器14的输出朝地电位耦合。节点INV1_OUT处第一反相器14的输出耦接至节点INV1_OUTA处第二反相器20的输入，从而使PMOS晶体管22导通。在该实例中，所采用的通过反馈控制电路50的路径是通过NMOS晶体管54。自位于节点INV2_OUT处的第二反相器20产生的正输出导致位于第三反相器30处的NMOS晶体管34接通，此又使节点BIG_GATE朝地电位耦合，从而接通ESD耗散装置60。当ESD耗散装置60处于导通状态时，过大的ESD电流会如箭头路径63所示(也参见图2及图3)进行分流。第四反相器40的输入也耦接至节点BIG_GATE，从而接通PMOS晶体管42，此使电流从顶部轨条VDD流向节点BIG_GATE_AUX。节点BIG_GATE_AUX可由ESD网络(未显示)中的其它元件使用，或如上文所述，用于驱动互补ESD耗散装置。
一旦节点INV2_OUT的电位升至高于底部轨条VSS的阈电位，NMOS反馈晶体管74便开始导通。晶体管74中的电流导通进一步将节点INV1_OUT的电位拉向地电位，此通过晶体管54进一步增强晶体管22中的电流导通。在极限情况下，节点INV1_OUT和INV1_OUT_A的电位均位于地电位VSS，且节点INV2_OUT的电位与顶部轨条VDD的电位相同。由此即接通反馈回路，其将ESD耗散晶体管60闩锁至导通状态(还参见图2及图4)。由于节点INV2_OUT的电位紧密耦合至VDD，因而节点BIG_GATE的电位处于地电位。由此确保ESD耗散晶体管60尽可能强地导通。在ESD耗散晶体管60闩锁至导通状态后，可允许RC定时电路12超时(参见图2及图3)。由于这意味着RC时间常数的持续时间可显著短于ESD事件的持续时间，从而允许使用具有减小的实体面积的RC网络，因而这较为有利。
当轨条箝位电路10转变到这一导通状态时，只要在晶体管60完全接通之前节点INV2_OUT的电位接近地电位，PMOS反馈晶体管72就能瞬时阻抗节点INV1_OUT对地崩溃。由于其充当防止误触发的一个机构，因而这正是我们所希望的。在节点INV2_OUT的电位开始上升时，反馈晶体管72将稳定到断开状态，此随之加速节点INV1_OUT的崩溃，而这又会通过晶体管17和22的增强导通来提升节点INV2_OUT。所属技术领域的技术人员应了解，可调整反相晶体管与反馈晶体管之间的动态电流，以达到为在轨条VDD上的暂态变化导致初始动作后触发轨条箝位电路而在轨条VDD上所需的最低临界电压。
RC电路12超时意味着使NMOS电阻器18能有足够的时间朝地电位VSS释放节点RC的电位。而这又导致PMOS装置15开始导通。该动作趋向于朝顶部轨条VDD提升节点INV1_OUT的电位，从而趋向于断开ESD装置60。节点INV1_OUT的电位会受晶体管15与反馈晶体管74之间电流平衡选择的影响。该节点INV1_OUT的稳定电位的较佳设定成使箝位电路10保持接通，直至在ESD脉冲达到最小临界剩余能量为止。在ESD脉冲中的能量达到该临界点后，电路10的闩锁动作会释放，且ESD晶体管60会被再次置于非导通状态。到这个时候为止，ESD脉冲还不具有足够的能量对集成电路造成损坏。反馈控制电路50有助于保证箝位电路保持在导通状态的时间周期比原本呈现的时间周期更长。一旦RC电路12超时，晶体管15就会接通并开始拉动反馈晶体管74。晶体管74的控制电极通过晶体管22耦接至VDD电位。随着VDD轨条的电位继续降低，会达到晶体管74的阈电压附近的一点，在该处，晶体管74的栅极上不再有足够的电位来将其保持在导通状态。在该点处，节点INV1_OUT的电位因晶体管15的拉动动作而升高。如果节点INV1_OUT直接耦接至反相器20的输入，则INV1_OUT的电位跳动可过早地断开所述箝位电路。然而，通过将节点INV1_OUT经反馈控制电路50耦接至反相器20的输入，电位的此种“跳动”会被阻断，这是由于NMOS晶体管54所将经过的最高电位是VDD-VTN。因此，节点INV1_OUT的跳动大小会降低，此使所述箝位电路保持在导通状态更长时间。图4对此予以显示。应注意，在该时间期间，反馈控制电路50中的晶体管52处于断开状态。晶体管52是为正常运行所必需的，其中将满电平VDD大小传递到节点INV1_OUT_A以将所述箝位电路保持在断开状态至关重要。在半导体制作工艺中需要该反馈控制电路，其中无论是在设计还是制作参数的预期漂移方面NMOS装置的阈电压都不同于PMOS装置的阈电压。
一般而言，在系统通电及正常运行期间，使ESD轨条箝位电路10保持在非导通状态至关重要。在通电期间的正常应用中，系统电源将以预定速率斜升，所述预定速率通常在几毫秒到几十毫秒的范围内。这是比ESD事件期间所经受的上升时间慢的数量级。如前面一样，为便于举例说明，假设最初电路10未通电，且所有内部节点电压基本上均为零伏。在通电期间，响应于轨条VDD上相对缓慢的升高电压速率，图1中的RC节点会保持在接近地电位的电位，这是由于NMOS电阻器18会有效清除由PMOS电容器16所存积的任何位移电荷。由于电源轨条的dV/dT较低，因而该位移电流微乎其微。如果节点RC保持接近地电位，则通过经晶体管15的电流导通，会使节点INV1_OUT保持在顶部轨条VDD的电位。由于节点INV1_OUT基本上处于轨条VDD的电位，因而节点INV2_OUT因晶体管24中的电流导通而耦接至地电位VSS。由于反相器30的输出将处于VDD电位，因而这会使ESD放电晶体管60保持非导通状态。反馈晶体管72也保持在导通状态，此进一步将节点INV1_OUT耦接至顶部轨条VDD。应了解，本发明的反馈晶体管构造有助于防止误触发。
因此，本发明提供使微电子电路能够在正常运行期间耐受ESD事件而不会不利地影响功能电路路径的性能的方法及电路。本发明的方法及装置具有各种优点，包括但不限于可节省电路小片面积、提高ESD保护能力以及减小泄漏电流。尽管本文已参照某些例示性实施例对本发明进行了说明，但不应将所述方法及装置理解为具有限定意义。通过参考本说明及权利要求书，所属技术领域的技术人员将清楚地了解对各例示性实施例的各种修改及组合以及本发明的其它优点及实施例。
Claims (5)
1、一种ESD保护电路，其包括：
定时电路，其以可操作方式耦接至高电源侧节点及低电源侧节点，并具有RC节点；
一系列反相器，其以可操作方式耦接至所述高电源侧节点及所述低侧电源节点，并具有耦接至所述RC节点的输入端及输出节点；
ESD耗散装置，其以可操作方式耦接至所述高电源侧节点及所述低侧电源节点，并具有耦接至所述一系列反相器的输出节点的控制节点；
反馈晶体管网络，其以可操作方式耦接至所述高电源侧节点及所述低电源侧节点，且以一配置形式耦接至所述一系列反相器，所述配置形式适于在出现过大电流期间使所述ESD装置保持打开。
2、如权利要求1所述的电路，
其中所述一系列反相器包括：第一反相器，其以可操作方式耦接至所述高电源侧节点及所述低侧电源节点，并具有耦接至所述RC节点的控制节点及输出节点；及第二反相器，其以可操作方式耦接至所述高电源侧节点及所述低侧电源节点，并具有控制节点及输出节点；
其中所述反馈晶体管网络包括：第一反馈晶体管，其以可操作方式耦接至所述高电源侧节点及所述第一反相器的输出节点，并具有耦接至所述第二反相器的输出节点的控制端子；第二反馈晶体管，其以可操作方式耦接至所述低电源侧节点及所述第一反相器的输出节点，并具有耦接至所述第二反相器的输出节点的控制端子；及反馈控制电路，其以可操作方式耦接于所述第一反相器的输出节点与所述第二反相器的控制节点之间；及
其中所述ESD耗散装置包括：ESD耗散装置前置驱动器级，其耦接至所述第二反相器的输出节点，及耦接至ESD耗散装置的所述输入节点；及ESD耗散装置，其以可操作方式耦接至所述高电源侧节点及所述低侧电源节点，并具有耦接至所述ESD耗散装置前置驱动器的输出节点的控制节点。
3、如权利要求2所述的电路，其中所述反馈控制电路进一步包括NMOS晶体管及PMOS晶体管，所述NMOS晶体管及PMOS晶体管以可操作方式耦接于所述第一反相器的输出节点与所述第二反相器的控制节点之间，所述NMOS晶体管具有耦接所述高侧电源节点的控制端子，且所述PMOS晶体管具有耦接所述第二反相器的输出节点的控制端子与耦接至所述高侧电源节点的阱端子。
4、如权利要求2或3所述的电路，其中所述ESD耗散装置前置驱动器包括多个反相级。
5、如权利要求1-4中任一权利要求所述的电路，其中所述定时电路进一步包括：电容器，其耦接于所述高侧电源节点与所述RC节点之间；及一个或多个电阻器，其耦接于所述低侧电源节点与所述RC节点之间。
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