CN102882198B

CN102882198B - Rc触发esd保护器件

Info

Publication number: CN102882198B
Application number: CN201210040054.1A
Authority: CN
Inventors: 刘燕霖; 陈国基; 杨子毅
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2011-07-15
Filing date: 2012-02-20
Publication date: 2016-08-31
Anticipated expiration: 2032-02-20
Also published as: US20130016445A1; US9425616B2; CN102882198A

Abstract

一种RC触发ESD保护器件包括：放电晶体管、驱动电路、以及触发电路。触发电路包括与多个PMOS晶体管并联连接的多个本征NMOS晶体管，该多个PMOS晶体管作为电阻器运行。多个本征NMOS晶体管的相对较小的电阻有助于保持稳定的RC时间常数值，从而使得ESD保护器件可以在上电操作期间避免泄露电流的产生。

Description

RC触发ESD保护器件

技术领域

本发明涉及半导体领域，更具体地，本发明涉及一种RC触发ESD保护器件。

背景技术

静电放电(ESD)为由于静电电荷的积聚在两个物体之间的流动的快速放电。因为快速放电可能产生相对较大电流，所以ESD可能破坏半导体器件。为了减少由于ESD所导致的半导体故障，开发了ESD保护电路，从而提供了电流放电路径。当发生ESD事件时，会通过放电路径传导放电电流，而没有流经要保护的放电电路。

在半导体技术中，广泛地使用电阻电容(RC)触发ESD保护电路。RC触发ESD保护电路可以包括：放电晶体管、驱动器、以及ESD尖峰信号检测电路。ESD尖峰检测电路可以包括：串联连接的电阻元件和电容元件，从而形成RC检测电路。将在电阻元件和电容元件之间的节点经由驱动器连接至放电晶体管的栅极。选择通过电阻元件和电容元件所形成的时间常数，从而使得当ESD保护器件在正常的上电模式下运行时，放电晶体管截止。另一方面，当在连接ESD保护电路的电源总线上出现ESD尖峰信号时，放电晶体管导通。导通的放电晶体管可以提供从电源总线至地线的ESD电流的旁路，从而将电源总线的电压箝位在低于内部电路规定的最大额定电压的电平，进而有助于防止较大的电压尖峰信号损害要保护的内部电路。

为了实现鲁棒ESD保护并且避免误触发，在ESD电压尖峰信号的上升时间和正常上电的上升时间之间选择触发电路的RC时间常数。当没有正确设置RC时间常数时，放电晶体管在正常上电条件期间导通。因此，可能会产生泄漏电流。

功耗已经成为半导体集成电路的重要性能指标。来自ESD保护电路的泄漏电流可能导致不必要的功耗。通过采用低泄漏电流ESD保护电路，可以改善半导体芯片的总功耗。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括：本征n型金属氧化物半导体(NMOS)晶体管，连接在第一电压电势和电容器的第一端之间；电阻元件，连接在所述第一电压电势和所述电容器的第一端之间；以及所述电容器，具有连接至第二电压电势的第二端。

在该器件中，所述电容器通过并联连接的多个金属氧化物半导体(MOS)电容器形成。

在该器件中，所述电阻元件包括串联连接的多个p型金属氧化物半导体(PMOS)晶体管，所述多个p型金属氧化物半导体晶体管中的每一个都具有连接至所述第二电压电势的栅极。

在该器件中，进一步包括：电阻器，连接在所述多个PMOS晶体管的栅极和所述第二电压电势之间。

在该器件中，所述电阻元件包括串联连接的多个NMOS晶体管，所述多个NMOS晶体管中的每一个都具有连接至所述第一电压电势的栅极。

在该器件中，进一步包括：电阻器，连接在所述多个NMOS晶体管的栅极和所述第一电压电势之间。

在该器件中，所述本征NMOS晶体管包括并联连接或串联连接的多个本征NMOS晶体管。

根据本发明的另一方面，提供了一种系统，包括：放电晶体管，连接在第一电压电势和第二电压电势之间；驱动电路，生成提供到所述放电晶体管的栅极端的输出信号；以及触发器件，具有连接至所述驱动电路的输出端，包括：本征n型金属氧化物半导体(NMOS)晶体管，连接在所述第一电压电势和电容器的第一端之间；电阻元件，连接在所述第一电压电势和所述电容器的第一端之间；以及所述电容器，具有连接至所述第二电压电势的第二端。

在该系统中，所述放电晶体管包括并联连接的多个NMOS晶体管。

在该系统中，所述驱动电路包括串联连接的奇数个反相器。

在该系统中，所述放电晶体管包括并联连接的多个p型金属氧化物半导体(PMOS)晶体管。

在该系统中，所述驱动电路包括串联连接的偶数个反相器。

在该系统中，所述驱动电路为反相器，所述反相器包括：PMOS晶体管，具有连接至所述第一电压电势的源极；以及NMOS晶体管，具有连接至所述PMOS晶体管的漏极的漏极，连接至所述第二电压电势的源极，以及连接至所述PMOS晶体管的栅极的栅极。

在该系统中，所述触发器件、所述驱动电路、以及所述放电晶体管被配置为使得：当静电放电(ESD)尖峰信号被施加至所述第一电压电势时，电流流过所述放电晶体管；并且当所述系统在上电模式下运行时，所述放电晶体管截止。

根据本发明的又一方面，提供了一种静电放电(ESD)箝位器，包括：电阻电容(RC)触发电路，包括：电容器，由多个金属氧化物半导体(MOS)电容器形成；以及电阻元件，包括多个MOS晶体管和多个本征晶体管，其中，所述多个本征晶体管与所述多个MOS晶体管并联连接；驱动电路，从所述RC触发电路接收ESD保护信号；以及放电晶体管，具有连接至所述驱动电路的输出端的栅极。

在该ESD箝位器中，所述放电晶体管、所述RC触发电路、以及所述驱动电路连接在第一电压电势和第二电压电势之间。

在该ESD箝位器中，所述触发电路、所述驱动电路、以及所述放电晶体管被配置为使得：当ESD尖峰信号被施加至所述第一电压电势时，电流从所述第一电压电势流过所述放电晶体管，直至所述第二电压电势；并且当所述ESD箝位器处于上电操作时，所述放电晶体管截止。

在该ESD箝位器中，当所述放电晶体管包括并联连接的多个n型金属氧化物半导体(NMOS)晶体管时，所述驱动电路包括奇数个反相器；并且当所述放电晶体管包括并联连接的多个p型金属氧化物半导体(PMOS)晶体管时，所述驱动电路包括偶数个反相器。

在该ESD箝位器中，当所述ESD箝位器在上电模式下运行时，所述放电晶体管截止；并且当ESD尖峰信号被施加至所述ESD箝位器时，所述放电晶体管导通。

在该ESD箝位器中，进一步包括：电阻器，连接在所述多个MOS晶体管和地电位之间。

附图说明

为了更好地理解本发明及其优点，现在将结合附图所进行的以下描述作为参考，其中：

图1示出了根据实施例的静电放电(ESD)保护器件的结构图；

图2示出了在图1中所示的ESD保护器件的详细示意图；

图3A示出了在图2中所示的触发电路的示意图；

图3B和图3C分别示出了本征NMOS晶体管和PMOS晶体管的IV特性；

图4A至图4C示出了三种不同类型的RC触发ESD保护器件；以及

图4D示出了在图4A至图4C中所示的不同RC触发ESD保护器件下的时间常数和触发电路两端的电压之间的关系。

除非另有说明，不同附图中的相应数字和标号通常指的是相应部件。为了清晰地示出各个实施例的相关方面，绘制附图，并且这些附图没有必要按比例绘制。

具体实施方式

下面，详细讨论本发明优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而不用于限制本公开的范围。

在具体上下文中，参考电阻电容(RC)触发静电放电(ESD)保护电路的优选实施例描述了本发明。然而，还可以将本发明应用于各种ESD保护电路。

首先，参考图1，根据实施例示出了ESD保护器件的结构图。ESD保护器件包括：触发电路100、驱动电路102、以及放电晶体管104。如图1所示，ESD保护器件连接在第一电压电势VDD和第二电压电势VDD之间。更具体地来说，ESD保护器件的每个模块(例如，触发电路100)都具有连接至第一电压电势VDD的第一端和连接至第二电压电势VSS的第二端。此外，触发电路100具有通过驱动电路102连接至放电晶体管104的输出端。

当ESD电压尖峰信号施加在第一电压电势VDD和第二电压电势VSS之间时，触发电路100可以检测到电压尖峰信号，并且随后通过驱动电路102将放电晶体管104导通。放电晶体管104的导通形成通路，该通路允许较大电流从第一电压电势VDD流向第二电压电势VSS。从第一电压电势VDD至第二电压电势VSS的电流通路可以提供ESD电流的旁路，并且将第一电压电势VDD和第二电压电势VSS之间的电压箝位在低于内部电路(未示出)的最大额定电压的电平，从而有助于防止较大电压尖峰信号损害要保护的内部电路。

图2示出了在图1中所示的ESD保护电路的详细示意图。根据实施例，驱动电路102为反相器(inverter)，该反相器包括第一p型金属氧化物半导体(PMOS)晶体管P1和第一n型金属氧化物半导体(NMOS)晶体管N1，这两个晶体管串联连接在第一电压电势VDD和第二电压电势VSS之间。驱动电路102从触发电路100的输出端接收信号，并且将经过反相的信号发送至放电晶体管104的栅极。可以通过NMOS晶体管N2来实现放电晶体管104，该放电晶体管具有：连接至第一电压电势VDD的漏极、连接至第二电压电势VSS的源极、以及连接至驱动电路102的输出端的栅极。

应该注意，虽然图2示出了单个反相器，但是驱动电路102可以包括任何数量的串联连接的反相器。还应该注意，驱动电路102为简化示图，该简化示图示出了根据本发明的实施例驱动放电晶体管的操作。该示图仅为实例，并没有不适当地限制权利要求的范围。本领域普通技术人员应该了解到多种变化、替换、以及更改。例如，本领域技术人员将了解到可以采用驱动器的其他结构，该驱动器包括不同数量的驱动器级。更具体地来说，当放电晶体管为NMOS晶体管时，可以采用奇数个反相器，从而形成驱动电路。另一方面，当放电晶体管为PMOS晶体管时，可以采用偶数个反相器来形成驱动电路。

触发电路100为RC触发电路，其中，第二PMOS晶体管P2、第三PMOS晶体管P3、第三NMOS晶体管N3、以及电阻器R1形成等效电阻器。下文中，将参考图3描述等效电阻器的详细操作。应该注意，如本领域中公知，栅极接地PMOS晶体管和栅极接电源NMOS晶体管如同电阻器。因此，可以由栅极接电源NMOS晶体管替换栅极接地的PMOS晶体管(例如，PMOS晶体管P2)。还应该注意，虽然图2示出了具有串联连接的两个PMOS晶体管的触发电路100，但是触发电路100可以包括任何数量的PMOS晶体管。例如，根据实施例，为了形成2MΩ电阻器，在VDD和VC1之间串联连接15个PMOS晶体管。每个PMOS晶体管都具有2μm的沟道长度和0.3μm的沟道宽度。

触发电路100进一步包括电容器C1，该电容器与等效电阻器串联连接。根据实施例，如图2所示，可以通过将NMOS晶体管的漏极和源极连接在一起来实现电容器C1。还应该注意，虽然图2示出了通过单个NMOS电容器形成电容器C1，但是可以通过任何数量的并联连接的NMOS电容器来形成电容器C1。例如，根据实施例，为了形成90皮法电容器，在VC1和VSS之间并联连接20个NMOS晶体管。每个NMOS晶体管都具有3.915μm的沟道宽度和0.55μm的沟道长度。

在正常操作期间，将电容器C1充分充电至逻辑高状态。结果，反相器102生成逻辑低状态，该逻辑低状态稳固地将放电晶体管104截止，从而没有泄露电流从第一电压电势VDD至第二电压电势VSS流动。如本领域中所公知，触发电路100的RC时间常数在微秒范围内或者甚至在诸如0.1μS的几百纳秒范围内，从而可以防止在正常上电期间误触发，正常上电的上升时间在毫秒范围内。另一方面，当具有纳秒上升时间的ESD电压尖峰信号被施加到电压轨VDD时，RC触发电路可以生成ESD触发信号。例如，当在电压轨VDD处产生电压尖峰信号时，在电压尖峰信号的上升时间期间，电容器C1保持低电平，这是因为，触发电路的较长的RC时间常数导致电容器C1的电压的缓慢上升。结果，驱动电路102在放电晶体管104的栅极生成逻辑高状态。随后，导通的放电晶体管104提供了ESD电流通路，从而将电压轨VDD处的电压箝位在低于规定电压轨VDD的最大额定电压的电平。

图3A示出了在图2中所示的触发电路100的示意图。串联连接第二PMOS晶体管P2和第三PMOS晶体管P3。第二PMOS晶体管P2和第三PMOS晶体管P3的两个栅极经由电阻器R1接地。选择电阻器R1，从而当严重的ESD事件期间损害PMOS晶体管P2和P3时，限制了从两个栅极至VSS的电流。根据实施例，虽然没有限定本发明所要求的范围，但是可以认为在零欧姆至几百欧姆范围内的电阻器R1为优选的。

第三NMOS晶体管N3为本征NMOS晶体管。根据实施例，本征晶体管NMOS可以具有0.5μm的沟道宽度和2μm的沟道长度。如本领域中所公知，本征NMOS晶体管具有较低的阈值电压(几乎为零)。可以将本征NMOS晶体管视为较弱的上拉电阻器。下文中，将参考图3B描述第三NMOS晶体管电气特征。同样地，第二PMOS晶体管P2和第三PMOS晶体管P3形成伪电阻器。伪电阻器和源于第三NMOS晶体管的较弱的上拉电阻器进一步形成触发电路100的电阻元件。

图3B和图3C分别示出了第三NMOS晶体管N3和第二PMOS晶体管P2的IV特性。如图3C所示，在第二PMOS晶体管P2导通之前，IV特征曲线示出了PMOS晶体管P2可以具有较大电阻值。第三PMOS晶体管P3可以具体相同特性，并且因此，为了避免重复而本文进行论述。如图3C所示，在第二PMOS晶体管P2和第三PMOS晶体管P3导通之前，通过第二PMOS晶体管P2和第三PMOS晶体管P3所形成的伪电阻器相对较大。因此，通过伪电阻器和电容器C1所形成的时间常数较大。较长的时间常数可能在正常上电期间导致泄漏电流。如本领域中所公知的，正常上电的上升时间在毫秒范围内。如果触发电路的时间常数大于上电的上升时间，则在电容器C1的电压上升可能滞后于VDD的电压上升，并且电容器C1的电压可能暂时保持低电平。响应于在电容器C1处的较低电压，驱动电路102(没有示出，但是在图2中示出了)在放电晶体管104(没有示出，但是在图2中示出了)的栅极处生成逻辑高状态。结果，放电晶体管104导体，并且泄漏电流从第一电压电势VDD流向第二电压电势VSS。

在图3B中示出了第三NMOS晶体管N3的IV特性。如通过在图3B中的IV曲线所示的，与第二PMOS晶体管P2的相应部分相比较，第三NMOS晶体管N3的等效电阻相对较小。换句话说，在上电期间，当VDD和VC 1之间的电压相对较小时，第三NMOS晶体管N3的等效电阻小于第二PMOS晶体管P2的等效电阻。通过将第三NMOS晶体管N3与第二PMOS晶体管P2和第三PMOS晶体管P3并联，可以降低源于P2、P3、以及N3的总电阻，从而可以避免流经放电晶体管104的泄漏电流。

图4A、4B、以及4C示出了三种类型的RC触发ESD保护器件。已经参考图2详细描述了图4A，并且因此，为了避免重复而没有进行论述。除了不包括本征NMOS晶体管以外，在图4B中的触发电路402具有与图4A的相应部分类似的结构。图4C中的触发电路采用厚氧化物区(OD)电阻器或者多晶硅电阻器，从而替换了在图4A和图4B中所示出的PMOS等效电阻器。

图4D示出了在不同触发电路情况下在触发电路的时间常数和电压之间的关系。图4D的水平轴代表了电源电压VDD。图4的垂直轴代表了RC触发电路的时间常数。由于电容器C1的值几乎是固定的，所以时间常数改变与RC触发电路的电阻改变成比例。如图4D所示，当采用图4B的触发电路时，时间常数相对较大。例如，当VDD为约0.5V时，时间常数为约14微米。较大的时间常数可能导致在驱动电路的输入端处的缓慢电压增大。结果，驱动电路可能生成逻辑高状态，该逻辑高状态可能通过导通放电晶体管104而进一步导致泄漏电流。当采用OD电阻器时，OD电阻器曲线示出了通过OD电阻器所形成的时间常数较小，从而使得基于OD电阻器的触发电路(在图4C中未示出)不会导致泄漏电流。当VDD低于0.5V时，本征NMOS晶体管具有较小的电阻值。结果，连接本征NMOS晶体管和栅极接地PMOS晶体管可能形成较小电阻值。如图4D所示，图4A的RC触发电路的时间常数小于图4B的时间常数。当ESD器件在上电模式下运行时，较小的时间常数有助于稳固地将放电晶体管截止。应该注意，当ESD器件在上电模式下运行时，本征NMOS晶体管不仅有助于保持较小的电阻值，而且有助于提供稳定的时间常数值。

尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。

而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与本发明所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims

1.一种静电放电ESD保护器件，包括：

本征n型金属氧化物半导体NMOS晶体管，连接在第一电压电势和电容器的第一端之间；

电阻元件，连接在所述第一电压电势和所述电容器的第一端之间，所述电阻元件包括p型金属氧化物半导体晶体管，所述p型金属氧化物半导体晶体管在所述第一电压电势和所述电容器的第一端之间的电压相对较小时的电阻值大于所述本征n型金属氧化物半导体晶体管的电阻值；以及

所述电容器，具有连接至第二电压电势的第二端。

2.根据权利要求1所述的ESD保护器件，其中，所述电容器通过并联连接的多个金属氧化物半导体MOS电容器形成。

3.根据权利要求1所述的ESD保护器件，其中，所述电阻元件包括串联连接的多个p型金属氧化物半导体PMOS晶体管，所述多个p型金属氧化物半导体晶体管中的每一个都具有连接至所述第二电压电势的栅极。

4.根据权利要求3所述的ESD保护器件，进一步包括：电阻器，连接在所述多个PMOS晶体管的栅极和所述第二电压电势之间。

5.根据权利要求1所述的ESD保护器件，其中，所述电阻元件包括串联连接的多个NMOS晶体管，所述多个NMOS晶体管中的每一个都具有连接至所述第一电压电势的栅极。

6.根据权利要求5所述的ESD保护器件，进一步包括：电阻器，连接在所述多个NMOS晶体管的栅极和所述第一电压电势之间。

7.根据权利要求1所述的ESD保护器件，其中，所述本征NMOS晶体管包括并联连接或串联连接的多个本征NMOS晶体管。

8.一种静电放电ESD保护系统，包括：

放电晶体管，连接在第一电压电势和第二电压电势之间；

驱动电路，生成提供到所述放电晶体管的栅极端的输出信号；以及

触发器件，具有连接至所述驱动电路的输出端，包括：

本征n型金属氧化物半导体NMOS晶体管，连接在所述第一电压电势和电容器的第一端之间；

所述电容器，具有连接至所述第二电压电势的第二端。

9.根据权利要求8所述的ESD保护系统，其中，所述放电晶体管包括并联连接的多个NMOS晶体管。

10.根据权利要求9所述的ESD保护系统，其中，所述驱动电路包括串联连接的奇数个反相器。

11.根据权利要求8所述的ESD保护系统，其中，所述放电晶体管包括并联连接的多个p型金属氧化物半导体PMOS晶体管。

12.根据权利要求11所述的ESD保护系统，其中，所述驱动电路包括串联连接的偶数个反相器。

13.根据权利要求8所述的ESD保护系统，其中，所述驱动电路为反相器，所述反相器包括：

PMOS晶体管，具有连接至所述第一电压电势的源极；以及

NMOS晶体管，具有连接至所述PMOS晶体管的漏极的漏极，连接至所述第二电压电势的源极，以及连接至所述PMOS晶体管的栅极的栅极。

14.根据权利要求8所述的ESD保护系统，其中，所述触发器件、所述驱动电路、以及所述放电晶体管被配置为使得：

当静电放电(ESD)尖峰信号被施加至所述第一电压电势时，电流流过所述放电晶体管；并且

当所述系统在上电模式下运行时，所述放电晶体管截止。

15.一种静电放电ESD箝位器，包括：

电阻电容(RC)触发电路连接在第一电压电势和第二电压电势之间，包括：

电容器，由多个金属氧化物半导体MOS电容器形成；以及

电阻元件，包括多个MOS晶体管和多个本征晶体管，其中，所述多个本征晶体管与所述多个MOS晶体管并联连接，所述多个MOS晶体管中的每一个在所述第一电压电势和所述电容器的第一端之间的电压相对较小时的电阻值大于所述多个本征晶体管的电阻值；

驱动电路，从所述电阻电容触发电路接收ESD保护信号；以及

放电晶体管，具有连接至所述驱动电路的输出端的栅极。

16.根据权利要求15所述的ESD箝位器，其中，所述放电晶体管、所述电阻电容触发电路、以及所述驱动电路连接在第一电压电势和第二电压电势之间。

17.根据权利要求16所述的ESD箝位器，其中，所述触发电路、所述驱动电路、以及所述放电晶体管被配置为使得：

当ESD尖峰信号被施加至所述第一电压电势时，电流从所述第一电压电势流过所述放电晶体管，直至所述第二电压电势；并且

当所述ESD箝位器处于上电操作时，所述放电晶体管截止。

18.根据权利要求15所述的ESD箝位器，其中，

当所述放电晶体管包括并联连接的多个n型金属氧化物半导体NMOS晶体管时，所述驱动电路包括奇数个反相器；并且

当所述放电晶体管包括并联连接的多个p型金属氧化物半导体PMOS晶体管时，所述驱动电路包括偶数个反相器。

19.根据权利要求15所述的ESD箝位器，其中，

当所述ESD箝位器在上电模式下运行时，所述放电晶体管截止；并且

当ESD尖峰信号被施加至所述ESD箝位器时，所述放电晶体管导通。

20.根据权利要求15所述的ESD箝位器，进一步包括：电阻器，连接在所述多个MOS晶体管和地电位之间。