JP5650659B2 - 立ち上がり時間検出器および放電継続回路を有する静電放電保護回路 - Google Patents
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Description
集積回路は、静電放電(ESD:electrostatic discharge )事象の間に発生されるもの等の過剰電荷の印加から損傷を受けやすい。例えば、集積回路(IC)は、集積回路(ウェハレベル)の製造、パッケージング後の集積回路の取り扱いおよび/または組み立て後のプリント回路板の取り扱いの間に静電荷に曝される恐れがある。場合によっては、集積回路が、プラズマエッチング技法または荷電粒子を生成する他の製造プロセスの使用から生じる電荷に曝される恐れがある。別の場合では、回路パッケージ上の露出したピンに人がうっかり触れると、あるいは導電性の表面を横切るパッケージの動きが原因でパッケージが静電的に帯電すると、パッケージングされた集積回路が静電荷に曝される恐れがある。
加えて、プログラム可能なESD保護回路も発明されている。しかし、これらの回路は大規模で複雑であり、コストを著しく増大させうるほどのプログラミング時間を必要とする。
従って、改良されたESD保護回路が必要である。
静電放電(ESD)保護回路の一実施形態は、第1のRC時定数に関連づけられる第1のRC回路を含む。この回路は第1の電圧線路に接続され、第1の線路上の静電放電に応答して第1のRCベースのトリガ信号を生成する。ESD回路は、活性化されるとESDエネルギーを被保護回路外へ分流するように構成されるシャントも有する。この実施形態は、第2のRCベースの活性化信号を生成するために第2のRC回路も含む。第2の回路は第1のRC回路およびシャント回路に結合され、回路が継続時間制御回路として機能するように構成される。従って、第1のRC回路から受信されたトリガ信号に応答して活性化信号を生成する。活性化信号はシャント回路を活性化し、第2のRC回路の第2のRC時定数に関連づけられる延長された期間にわたりシャントを活性状態に保つ。第2のRC時定数は第1のRC時定数よりも大幅に長い。関連実施形態によっては、追加のラッチ回路を備えることなく所望の性能を達成することができるものがある。
以下の発明を実施するための形態は、添付の図面と併せることでより容易に理解されるはずである。
図面において、同様の参照符号は同様の構造要素を示すことを理解するべきである。同様に、図面における図は必ずしも原寸に比例してはいないことも理解するべきである。
まず、ESD保護回路は立ち上がり時間依存活性化回路12(点線で示される)を含む。この回路は、非常に短いRC時定数を備えるように構成される。1つの実装例では、時定数を40ナノ秒(ns)以下に構成することができる。それゆえ、回路12は、実際のESD事象と通常の回路動作による電圧変動との間の良好な選択力をもってESD事象に迅速に応答することができる。特に、この回路は通常のランプアップ電圧とESD事象とを区別することができる。
図3(a)は、図に示された回路の選択された場所における電圧を、時間の関数として描くグラフである。この図では、電圧はESD事象に関連づけられる。例えば、図に示されている放電は人体モデル(HBM)の放電である。本発明の実施形態は、この種のESD事象を放電するのに非常によく適している。縦軸301はボルト(V)単位で区切られ、横軸302はナノ秒(ns)単位で時間(t)を表している。ピン11におけるESD事象は時間変動電圧曲線311として示されている。例えば、これは、パッケージの外部で印加される8,000ボルト(8kV)の(または他の)ESD事象でありうる。ただし、本発明のESD回路はいかなるESD事象に対しても同様に反応する。11のピンにおける初期電圧スパイクおよび最大電圧311が示されている。加えて、ノード25における電圧が示されている。図に示されているESD事象は約40ns足らずで最大電圧(この例では、約4.5V)に達する。これは、本発明のいくつかの実施形態のために設けられた50mV/nsのしきい値を十分に超える。このような事象は、より遅いかまたはより速い立ち上がり時間ならびにより低い最大電圧を有し、なお極めて破壊力があるものでありうる。しかし、発明者は、50mV/nsのしきい値は、広範なESD事象に対処するのに十分であると理解している。
図3(c)は、正常な電源ランプアップの間の電圧を描くグラフである。グラフは電圧を時間の関数として描いている。この図では、電圧を標準的な事象に関連づける。例えば、図に示されたランプアップは約100〜105nsで5Vまで達するものである。これはピン11における50mV/ns未満の立ち上がり時間を与える。従って、ランプアップ電圧のスルーレートは、スルーレート検出器21の動作のために設定されたしきい値(例えば、50mV/ns)未満である。検出器21のためのスルーレートしきい値を任意の所望のレベルに設定することができることを指摘しておくことは重要である。一般に所与の回路の通常のランプアップ電圧のスルーレートに合わせられる。それゆえ、本発明の実施形態はスルーレートに非常に敏感であり、所望のレベルに設定されるスルーレートしきい値を持つように設定させることができる。
Claims (23)
- 少なくとも1つの入力ピンを有する内部回路を、前記入力ピンにおける静電放電(ESD)事象に関連するエネルギーを消散させることによって保護する静電放電(ESD)保護回路であって、
前記入力ピンにおいて供給される入力信号のスルーレートを検出する立ち上がり時間依存活性化回路と、
前記立ち上がり時間依存活性化回路およびESD消散回路に結合される消散継続時間制御回路と、
前記消散継続時間制御回路に結合される前記ESD消散回路と、を備え、
前記立ち上がり時間依存活性化回路が、前記入力信号のスルーレートが第1のしきい値よりも大きいと判定する場合には、前記入力信号を前記ESD事象であるとし、かつ前記立ち上がり時間依存活性化回路に関連づけられる第1のRC時定数にしたがって短い期間のトリガ信号を生成し、前記第1のしきい値未満のスルーレートを有する入力信号の場合にはトリガ信号を生成せず、
前記立ち上がり時間依存活性化回路から受信したトリガ信号に応答して前記消散継続時間制御回路を活性化して、前記ESD消散回路を活性化する活性化信号を生成し、前記活性化信号は第1のRC時定数よりも長い前記消散継続時間制御回路に関連づけられる第2のRC時定数にしたがって、前記ESD消散回路を活性状態に保っておく時間の長さを制御し、前記ESD消散回路が前記入力信号を十分に放電可能となるように十分長く活性状態を保ち、前記消散継続時間制御回路が、前記入力ピンにおいて供給される電圧と接地端子との間で直列に配置され、かつトランジスタのゲート端子とソース端子を接地端子に接続するように配置されるトランジスタおよびキャパシタをさらに備え、それによりシャントインバータを保護するシャント保護回路を形成し、
前記ESD消散回路は、前記ESD消散回路を活性化することによって、前記消散継続時間制御回路により供給された活性化信号に応答し、それにより前記ESD事象に関連づけられるエネルギーを前記内部回路外へ分流し、前記ESD事象に関連づけられる十分な量のエネルギーが前記内部回路外へ分流されるまでの期間にわたってエネルギーの分流を保つように前記ESD消散回路を構成し、それにより前記内部回路を前記ESD事象から保護するESD保護回路。 - 請求項1記載のESD保護回路において、
前記ESD保護回路は、ラッチ回路を備えずに構成されるESD保護回路。 - 請求項1記載のESD保護回路において、
前記立ち上がり時間依存活性化回路の第1のRC時定数は、50ナノ秒未満であり、
前記消散継続時間制御回路の第2のRC時定数は、第1のRC時定数よりも大きいESD保護回路。 - 請求項3記載のESD保護回路において、
前記立ち上がり時間依存活性化回路の第1のRC時定数は、40ナノ秒未満であり、
前記消散継続時間制御回路の第2のRC時定数は、400ナノ秒よりも大きいESD保護回路。 - 請求項3記載のESD保護回路において、
前記入力信号のスルーレートが、50ミリボルト毎ナノ秒に設定された第1のしきい値を超える場合に、前記立ち上がり時間依存活性化回路は、前記トリガ信号を発生するESD保護回路。 - 請求項1記載のESD保護回路において、
前記消散継続時間制御回路は、通常の動作条件が原因でこうむるノイズを受けた際に、前記ESD保護回路の安定性を保つためにラッチ回路をさらに備えるESD保護回路。 - 請求項1記載のESD保護回路において、
前記ESD保護回路は、集積回路パッケージ内に組み込まれ、
前記集積回路パッケージは、
基板と、
前記基板上に全て配置される、電源ピン、前記ESD保護回路および前記内部回路と、を備え、
前記電源ピンは、素子の前記内部回路に動作可能に結合され、かつ前記入力ピンに印加された入力信号が前記ESD事象を含む場合に、前記ESD保護回路が活性化されるように、前記電源ピンは前記ESD保護回路に結合されるESD保護回路。 - 請求項7記載のESD保護回路において、
前記電源ピンは、初期のESD事象を吸収し、かつESDエネルギーを前記ESD保護回路内にゆっくりと消散させるキャパシタにさらに結合されるESD保護回路。 - IC素子であって、
入力ピンと、
前記入力ピンに結合される内部回路と、
前記入力ピンおよび前記内部回路に動作可能に結合され、過剰な電圧スパイクから前記内部回路を保護するように配置される静電放電(ESD)保護回路と、を備え、
前記ESD保護回路は、トリガ回路、シャント継続時間回路、およびシャント回路を備え、
前記トリガ回路は、前記入力ピンにおける入力信号がスルーレートの第1のしきい値を超える場合に、前記シャント継続時間回路を活性化するトリガ信号を前記トリガ回路が生成することを可能にする小さい第1のRC時定数を有し、
前記シャント継続時間回路は、前記入力信号がスルーレートの第1のしきい値を超えると、前記トリガ信号によって前記シャント継続時間回路を活性化する場合に、活性化信号を生成するように配置され、
前記シャント回路は、前記活性化信号を受信し、かつ前記活性化信号を受信しながら、前記入力信号を前記内部回路外へ経路変更し、
前記シャント継続時間回路は、より大きい第2のRC時定数を有し、前記トリガ回路の第1のRC時定数によって規定されるものを超えて前記シャント継続時間回路を活性状態に保ち、それによりESD事象が前記内部回路を損傷することがない程度まで前記ESD事象を放電させるのに十分な期間にわたって前記シャント継続時間回路が前記シャント回路を活性状態に保つのを可能にするように構成され、
前記シャント継続時間回路は、前記入力ピンにおいて供給される電圧と接地端子との間に配置され、かつトランジスタのゲート端子とソース端子を接地端子に接続するように配置されるトランジスタおよびキャパシタをさらに備え、それにより前記シャント継続時間回路のシャントインバータを保護するシャント保護回路を形成するIC素子。 - 請求項9記載のIC素子において、
前記シャント継続時間回路は、通常の動作条件のノイズを受けた際に、前記ESD保護回路の安定性を高めるように構成されるラッチ回路を含むIC素子。 - 請求項9記載のIC素子において、
前記トリガ回路は、前記入力ピンにおいてESD事象が起きた場合には前記シャント継続時間回路を活性化するように構成されるが、前記入力信号が意図された入力信号である場合には前記シャント継続時間回路を活性化しないIC素子。 - 請求項11記載のIC素子において、
前記意図された入力信号は、電源投入時の電圧による突入電流であるIC素子。 - 静電放電(ESD)保護回路であって、
第1の電圧線路に接続して、前記第1の電圧線路上の静電放電に応答して第1のRCベースのトリガ信号を生成するために第1のRC時定数に関連づけられる第1のRC回路と、
静電放電(ESD)事象に応答して活性化される場合に、エネルギーを被保護回路外へ分流するように構成されたシャント回路と、
第2のRCベースの活性化信号を生成する第2のRC回路と、を備え、
前記第2のRC回路は、前記第1のRC回路および前記シャント回路に結合され、かつ前記第1のRC回路から受信された第1のRCベースのトリガ信号に応答して第2のRCベースの活性化信号を生成するための継続時間制御回路として機能するように構成され、
第2のRCベースの活性化信号が前記シャント回路を活性化し、かつ前記第2のRC回路に関連づけられる第2のRC時定数に関連する延長された期間にわたって前記シャント回路を活性状態に保ち、
第2のRC時定数が第1のRC時定数よりも大幅に長いことにより、前記第2のRC回路が静電放電のエネルギーを安全に放電するのに十分に長く第2のRCベースの活性化信号を保つことを可能にし、
前記第2のRC回路は、前記第1の電圧線路と接地端子との間に配置されるキャパシタおよびトランジスタをさらに備え、
前記トランジスタは、インバータ降伏電圧がインバータに達する前に、前記シャント回路に関連づけられる前記インバータを保護するように配置されるインバータ保護回路として配置されるESD保護回路。 - 請求項13記載のESD保護回路において、
ラッチ回路を備えないように構成されるESD保護回路。 - 入力ピンに結合される内部回路を備える電気回路素子のための静電放電(ESD)保護を提供する方法であって、
前記入力ピンにおいて供給される入力信号のスルーレートを検出する工程と、
前記入力信号において検出されたスルーレートが第1のしきい値よりも大きい場合には、
第1のRC時定数にしたがって短い期間のトリガ信号を生成する工程と、
前記トリガ信号に応答して、消散信号を生成する工程であって、前記消散信号は、消散回路を活性化し、かつ第1のRC時定数よりも長い第2のRC時定数にしたがって、前記消散回路を動作状態に保ち、前記消散回路が静電放電(ESD)事象を十分に放電可能となるように十分長く活性状態を保ち、前記消散回路が、シャントインバータを備え、また前記入力ピンにおいて供給される電圧と接地端子との間で直列に配置され、かつトランジスタのゲート端子とソース端子を接地端子に接続するように配置されるトランジスタおよびキャパシタも備え、それにより前記シャントインバータを保護するシャント保護回路を形成する、消散信号を生成する工程と、
前記消散信号に応答して、前記内部回路を損傷することがないように、前記ESD事象を放電するのに十分な期間にわたって前記ESD事象に関連づけられるエネルギーを前記内部回路外へ分流する工程と、
前記入力信号において検出されたスルーレートが前記第1のしきい値未満である場合には、トリガ信号を生成しない工程と、
を含む方法。 - 請求項15記載の方法において、
前記スルーレートを検出する工程は、前記ESD事象を特定するべく選定された第1のRC時定数にしたがって選定された第1のしきい値を使用し、
前記ESD事象が放電されるまで前記消散回路を活性状態に保つことは、前記ESD事象が十分に消散されるまで前記消散回路を動作状態に保つ第2のRC時定数にしたがってなされる方法。 - 請求項16記載の方法において、
第1のRC時定数は、前記電気回路素子のための標準的な電源投入スルーレートよりも大きいスルーレートを有する前記入力信号に応答する方法。 - 請求項16記載の方法において、
第1のRC時定数は40ナノ秒未満であり、第2のRC時定数は500ナノ秒よりも大きい方法。 - 請求項15記載の方法において、
第1のRC時定数は、50ミリボルト毎ナノ秒よりも大きいスルーレートを有する前記入力信号に応答する方法。 - 請求項15記載の方法において、
前記消散回路を活性状態に保つことは、残留電圧が前記内部回路の通常の動作電圧の1.5倍未満となるレベルにESDエネルギーが消散されるまで前記消散回路を活性状態に保つことを含む方法。 - 請求項15記載の方法において、
前記方法により、通常の動作条件のノイズを受けた際に、前記ESD保護を提供する方法の安定性を高めるように構成されるラッチ回路を操作する方法。 - 請求項15記載の方法において、
前記入力ピンにおいてESD事象が起きた場合には前記トリガ信号が活性化し始めるが、前記入力信号が意図された入力信号である場合には前記トリガ信号が活性化し始めないように、前記第1のしきい値を設定する方法。 - 請求項15記載の方法において、
前記入力信号が電源投入時の電圧による突入電流である場合には、前記トリガ信号が活性化し始めないように、前記第1のしきい値を設定する方法。
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