KR20020045641A - 반도체 디바이스 - Google Patents

Abstract

반도체 디바이스가 패키지 내부의 칩에 멀티플렉서를 구성하여 이를 통하여 테스트할 로직회로를 선택하여 핀에 연결시킴으로써 패키칭된 상태에서 내부 로직회로들 중 원하는 것에 대한 테스트를 수행하도록 개선된다. 그러므로, 패키지의 칩에 구성되는 접속 패드의 수를 줄임으로써 칩 레이아웃의 면적 증가가 방지되며, 접속 패드의 활용도가 개선되면서 패키징이 용이해지고, 반도체 디바이스의 수율이 향상될 수 있다.

Description

반도체 디바이스{Semiconductor device}

본 발명은 반도체 디바이스에 관한 것으로서, 보다 상세하게는 패키지 내부의 칩에 멀티플렉서를 구성하여 이를 통하여 테스트할 로직회로를 선택하여 핀에 연결시킴으로써 패키칭된 상태에서 내부 로직회로들 중 원하는 것에 대한 테스트를 수행하도록 개선시킨 반도체 디바이스에 관한 것이다.

통상, 반도체 디바이스는 웨이러 레벨의 제조 공정과 패키지 레벨의 제조 공정을 거쳐서 완제품으로 출하된다. 웨이퍼 레벨의 제조 공정에는 산화, 식각, 증착, 포토 및 이온주입 등의 다양한 공정을 거치면서 테스트 과정이 단위 공정 별로 수행되고, 패키지 레벨의 제조 공정도 쏘잉, 다이본딩, 몰딩 등의 복수의 공정을 거치면서 테스트가 이루어진다.

상술한 과정에서 웨이퍼에 집적되는 칩에는 칩 내부와 외부를 전기적으로 연결하기 위한 접속 패드들이 구성된다. 이러한 접속 패드는 웨이퍼 레벨에서 테스트를 위한 것과, 패키지 레벨에서 테스트를 위한 것과, 웨이퍼와 패키지 레벨 공통되게 이용되는 것 등으로 구분된다.

웨이퍼 레벨 테스트를 위해서 칩의 접속 패드와 전기적인 접속을 이루기 위해서는 프로브 카드가 이용되는데, 프로브 카드에는 접속 패드와 전기적인 접촉을 이루기 위한 핀들이 구성된다. 이러한 프로브 카드의 핀들이 입력용 또는 출력용 접속 패드와 접속됨으로써, 테스트가 이루어질 수 있다.

그러나, 상술한 종래의 반도체 디바이스에는 접속 패드가 필요한 수만큼 제작되어 배치됨으로써 레이아웃의 면적 증가와 패키징의 문제점을 야기시킨다.

또한, 패키징 과정에서 리드 프레임의 수에 한계가 있으므로 연결되지 않아서 사용되지 않는 접속 패드들이 발생되며, 이러한 접속 패드들은 패키지로 제작된 후의 테스트에 이용될 수 없어서 이들 접속 패드들에 연결된 로직회로들에 대한 테스트가 이루어질 수 없는 문제점이 있다.

본 발명의 목적은 칩 내부에 구현되는 복수의 로직회로를 접속 패드에 선택적으로 연결되도록 하여, 접속 패드의 수를 절감하여서 레이아웃 면적의 감소를 가능케함에 있다.

본 발명의 다른 목적은 칩에 구현되는 접속 패드의 수를 줄여서 패키지 공정이 손쉽게 이루어지도록 함에 있다.

본 발명의 또다른 목적은 패키징된 후에도 반도체 디바이스에 대하여 웨이퍼 레벨에서 이루어지는 내부에 구현된 로직회로들에 대한 테스트 수행을 가능케함에 있다.

도 1은 본 발명에 따른 반도체 디바이스의 바람직한 실시예를 나타내는 블록도

도 2는 실시예를 구현하기 위한 반도체 디바이스의 핀 구성을 나타내는 평면도

본 발명에 따른 반도체 디바이스는 칩 내부에 구현되는 복수의 로직회로들을 멀티플렉서에 연결하고, 멀티플렉서에 연결되는 접속패드를 통하여 복수의 로직회로들 중 어느 하나가 비접속핀으로 연결되도록 구성한다.

여기에서 멀티플렉서는 테스트 모드를 설정하기 위한 명령을 입력받기 위하여 구성되는 최소한 하나 이상의 핀들을 통하여 외부로부터 연결 상태를 제어하기 위한 선택신호를 인가받거나 또는 어드레스를 입력받기 위하여 구성되는 최소한 하나 이상의 핀들을 통하여 외부로부터 연결 상태를 제어하기 위한 선택신호를 인가받도록 구성될 수 있다.

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여보다 상세히 설명한다.

도 1을 참조하면, 본 발명에 따른 실시예는 멀티플렉서를 구성함으로써 멀티플렉서의 선택 상태에 따라서 신호를 관찰하기 위한 로직회로를 선택하여 패드를 통하여 외부와 연결되도록 구성된다.

즉, 반도체 디바이스의 패키지(10)의 내부에는 칩(12)이 몰딩되고, 칩(12) 내부에는 정해진 동작을 수행하는 로직회로들(14)과 멀티플렉서(16) 및 접속패드(18)가 구성된다. 이때 접속패드(18)는 도 1에서 예시적으로 하나만 구성되었으나 본 발명과 용도를 달리하는 다른 접속 패드들이 복수 개 구성된다.

멀티플렉서(16)는 복수 개의 로직회로들(14) 중 어느 하나를 접속 패드(18)와 연결하도록 구성되고, 접속 패드(18)는 패키지(10)에 구성되는 핀들 중 비접속핀(no connection)(20)에 이들 간에 본딩된 와이어(22)를 통하여 연결된다.

그리고, 멀테플렉서(16)의 스위칭 동작을 위한 선택신호는 임의로 설정가능한 다른 핀들(예시적으로 도 2의 A0, A1 핀)을 통하여 입력되도록 구성될 수 있다. 구체적으로, SDRAM의 스페셜 테스트 모드와 같은 명령을 입력하기 위하여 구비된 핀이나 또는 어드레스를 입력하기 위하여 설정된 핀을 용도 변경하여 선택신호를 입력하도록 구성될 수 있다.

즉, 도 2와 같이 패키지(10)는 테스트를 위하여 내부의 특정 로직회로와 전기적으로 연결되는 비접속핀(NC, 20)과 선택신호를 입력하기 위한 핀들 A0, A1 및 기타 전압 Vss를 인가하기 위한 핀들을 갖는다.

상술한 바와 같이 본 발명에 따른 실시예가 구성됨으로써, 테스트할 로직회로에 대응되는 선택신호를 해당 핀들을 통하여 입력하면, 이 신호가 멀티플렉서(16)에 인가됨으로써 멀티플렉서(16)는 지정된 로직회로(14)를 접속 패드(18)에 전기적으로 연결한다. 그러면 접속 패드(18)와 비접속핀(20)이 전기적으로 연결되고, 비접속핀(20)을 통하여 해당 로직회로(14)에 대한 테스트가 이루어진다.

그러므로, 본 발명은 각 로직회로 별로 테스트를 위한 접속 패드의 구성이 불필요하고, 실시예에 따른 특정 로직회로에 대한 테스트가 접속 패드(18)를 통하여 웨이퍼 레벨 또는 패키지 레벨에서 이루어질 수 있다.

본 발명에 의하면, 패키지의 칩에 구성되는 접속 패드의 수를 줄임으로써 칩 레이아웃의 면적 증가가 방지되는 효과가 있다.

또한, 본 발명은 한정된 리드 프레임의 리드 수에 대응하여 패드가 구성될 수 있어서 접속 패드의 활용도가 개선되면서 패키징이 용이해지는 효과가 있다.

또한, 본 발명은 웨이퍼 레벨의 테스트가 패키지 레벨에서 이루어질 수 있으므로, 반도체 디바이스의 수율을 개선시키는 효과가 있다.

Claims (3)

1. 접속패드, 개별적인 정해진 동작을 수행하는 복수의 로직회로들 및 상기 접속패드와 상기 복수의 로직회로들간의 연결 상태를 스위칭하는 멀티플렉서가 패키징되는 칩에 구성되고, 상기 패드는 외부로 연장된 핀들 중 소정 비접속핀에 연결됨으로써 상기 멀티플렉서의 스위칭 상태에 따라서 상기 로직회로들이 외부와 연결되는 것이 선택됨을 특징으로 하는 반도체 디바이스.
2. 제 1 항에 있어서,

   상기 멀티플렉서는 테스트 모드를 설정하기 위한 명령을 입력받기 위하여 구성되는 최소한 하나 이상의 핀들을 통하여 외부로부터 연결 상태를 제어하기 위한 선택신호를 인가받도록 구성됨을 특징으로 하는 반도체 디바이스.
3. 제 1 항에 있어서,

   상기 멀티플렉서는 어드레스를 입력받기 위하여 구성되는 최소한 하나 이상의 핀들을 통하여 외부로부터 연결 상태를 제어하기 위한 선택신호를 인가받도록 구성됨을 특징으로 하는 반도체 디바이스.