JP2013140592A - メモリ特性情報を保存する半導体メモリ装置、それを含むメモリモジュール、メモリシステム及び半導体メモリ装置の動作方法 - Google Patents

メモリ特性情報を保存する半導体メモリ装置、それを含むメモリモジュール、メモリシステム及び半導体メモリ装置の動作方法 Download PDF

Info

Publication number
JP2013140592A
JP2013140592A JP2012288094A JP2012288094A JP2013140592A JP 2013140592 A JP2013140592 A JP 2013140592A JP 2012288094 A JP2012288094 A JP 2012288094A JP 2012288094 A JP2012288094 A JP 2012288094A JP 2013140592 A JP2013140592 A JP 2013140592A
Authority
JP
Japan
Prior art keywords
address
memory
memory device
semiconductor memory
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012288094A
Other languages
English (en)
Inventor
Hak-Soo Yu
鶴 洙 柳
Joo-Sun Choi
周 善 崔
Ozen Ko
泓 善 黄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2013140592A publication Critical patent/JP2013140592A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

【課題】メモリ特性情報を保存する半導体メモリ装置、それを含むメモリモジュール、メモリシステム及び半導体メモリ装置の動作方法を提供する。
【解決手段】第１アドレスによってアクセスされる複数の領域を含み、複数の領域は、それぞれ異なるメモリ特性を有する少なくとも二つのグループを含むセルアレイと、複数の領域それぞれが、少なくとも二つのグループのうちいかなるグループに属するかを表すグループ情報の不揮発性の保存を行う不揮発性アレイと、を備える。
【選択図】 図１

Description

本発明は、半導体メモリ装置に係り、特に、メモリ特性情報を保存する半導体メモリ装置、それを含むメモリモジュール、メモリシステム及び半導体メモリ装置の動作方法に関する。
高性能の電子システムに広く使われている半導体装置は、その容量及び速度がいずれも増加している。半導体装置の一例として、ＤＲＡＭ(Dynamic Random Access Memory)は、揮発性メモリであって、キャパシタに保存されている電荷によりデータを判定するメモリである。キャパシタに保存された電荷は、経時的に多様な形態で漏れるので、ＤＲＡＭは、有限データリテンション特性を有する。
ＤＲＡＭ工程スケーリングが持続するにつれて、セルキャパシタは、持続的に小さくなり、データを保有するリテンション時間が短くなるなどの理由によって、工程収率が低下する。これを改善するために、リペア資源を増加させる方法など多様な方案が提示されているが、かかる方案によって工程収率を向上させるのには限界が生じる。
なお、先行技術文献は特に発見できなかった。
本発明の目的は、前記のような問題点を解決するためのものであって、低いメモリ特性を有するメモリセルやページ（ウイークセル、ウイークページ）が、メモリ動作に及ぼす影響を低下させることによって、メモリ性能を向上させる半導体メモリ装置、それを含むメモリモジュール、メモリシステム及び半導体メモリ装置の動作方法を提供することである。
本発明の他の目的は、ウイークセルやウイークページによる影響を低下させることによって、半導体装置の工程収率を向上させる半導体メモリ装置、それを含むメモリモジュール、メモリシステム及び半導体メモリ装置の動作方法を提供することである。
前記目的を達成するために、本発明の一実施形態による半導体メモリ装置は、第１アドレスによってアクセスされる複数の領域を含み、前記複数の領域は、それぞれ異なるメモリ特性を有する少なくとも二つのグループを含むセルアレイと、前記複数の領域それぞれが、前記少なくとも二つのグループのうちいかなるグループに属するかを表すグループ情報の不揮発性の保存を行う不揮発性アレイとを備えることを特徴とする。
一方、本発明の他の実施形態による半導体メモリ装置は、複数の領域を含むセルアレイと、前記複数の領域の物理的位置を表す第１アドレスを、前記複数の領域それぞれのメモリ特性に基づいて、第２アドレスに変換した変換情報の不揮発性の保存を行う不揮発性アレイと、外部装置からの信号に応答して、前記不揮発性アレイをアクセスするデコーダとを備えることを特徴とする。
一方、本発明の一実施形態によるメモリモジュールは、モジュールボードと、前記モジュールボード上に装着され、複数の領域を有するセルアレイを含み、前記複数の領域は、それぞれ異なるメモリ特性を有する少なくとも二つのグループを含む一つ以上のメモリチップと、前記モジュールボード上に装着され、前記メモリチップのメモリ動作を管理し、前記複数の領域それぞれが、前記少なくとも二つのグループのうちいかなるグループに属するかを表すグループ情報の不揮発性の保存を行う不揮発性アレイを含むメモリ管理チップとを備えることを特徴とする。
一方、本発明の一実施形態によるメモリコントローラは、複数の領域を有するセルアレイを含み、前記複数の領域は、それぞれ異なるメモリ特性を有する少なくとも二つのグループを含む半導体メモリ装置と通信し、前記複数の領域それぞれが、前記少なくとも二つのグループのうちいかなるグループに属するかを表すグループ情報を受信し、前記グループ情報を利用して、前記領域の物理的位置を表す第１アドレスを、第２アドレスに変換するアドレス変換部と、アドレスを変換した変換情報を保存するアドレス保存部とを備えることを特徴とする。
一方、本発明の他の実施形態によるメモリコントローラは、複数の領域を有するセルアレイを含む半導体メモリ装置と通信し、前記複数の領域の物理的位置を表す第１アドレスを、前記複数の領域それぞれのメモリ特性に基づいて、第２アドレスに変換した変換情報を保存するアドレス保存部と、ホストから、前記第２アドレスを受信し、前記第２アドレスをデコーディングして、前記アドレス保存部をアクセスするデコーダとを備え、前記ホストからの第２アドレスに対応する第１アドレスを、前記半導体メモリ装置に出力することを特徴とする。
本発明によれば、メモリセルの特性をグループ化して保存し、保存された特性情報を利用して、メモリ動作を管理することによって、ウイークセルやウイークページがメモリ動作に及ぼす影響を低下させることができる。
また、本発明によれば、半導体メモリ装置のウイークセルやウイークページを、データ損失なしに効率的に活用でき、ＤＲＡＭ工程スケーリングが持続しても、半導体装置の工程収率を向上させることができる。
本発明が適用される半導体メモリ装置、メモリモジュール及びメモリシステムを示すブロック図。 図１の半導体メモリ装置のバンクを示すブロック図。 図１の半導体メモリ装置のページ構造を示すブロック図。 メモリ特性によって、セルアレイの領域をグループ化する動作の例を示す図。 メモリ特性によって、セルアレイの領域をグループ化する動作の例を示す図。 図３Ａ及び図３Ｂの特性情報を利用したアドレス変換動作の一例を示す図。 図３Ａ及び図３Ｂの特性情報を利用したアドレス変換動作の一例を示す図。 図３Ａ及び図３Ｂの特性情報を利用したアドレス変換動作の他の例を示す図。 図３Ａ及び図３Ｂの特性情報を利用したアドレス変換動作の他の例を示す図。 テスト装備によって、メモリ装置のメモリ特性を判断する一例を示すブロック図。 本発明の半導体メモリ装置に、グループ情報及び／またはアドレス変換情報を保存する一例を示すブロック図。 ノーマルモードで、半導体メモリ装置の動作の一例を示すブロック図。 本発明の一実施形態によるメモリモジュールの一例を示すブロック図。 本発明の一実施形態によるメモリモジュールの一例を示すブロック図。 本発明の他の実施形態によるメモリモジュール及びメモリシステムの一例を示すブロック図。 本発明の他の実施形態によるメモリモジュールの一例を示すブロック図。 メモリモジュールに備えられる複数のＤＲＡＭチップについてのアドレス変換の例を示すブロック図。 メモリモジュールに備えられる複数のＤＲＡＭチップについてのアドレス変換の例を示すブロック図。 本発明の他の実施形態によるメモリシステムの一具現例を示すブロック図。 図１２のメモリシステムにおけるアドレス変換動作の一例を示す図。 メモリシステムのノーマル動作時の動作の一例を示すブロック図。 本発明の一実施形態によるメモリシステムの動作方法を示すフローチャート。 本発明の他の実施形態によるメモリシステムの動作方法を示すフローチャート。 セルアレイの各領域のメモリ特性によって、半導体メモリ装置の動作を管理する一例を示す図。 セルアレイの各領域のメモリ特性によって、半導体メモリ装置の動作を管理する一例を示す図。 本発明の実施形態によるメモリコントローラの一具現例を示すブロック図。 本発明の一実施形態による半導体メモリ装置の一具現例を示すブロック図。 本発明の一実施形態によるメモリコントローラの構成を示すブロック図。 図２０のメモリコントローラのリフレッシュ制御動作の一例を示すブロック図。 図２０のメモリコントローラのリフレッシュ制御動作の一例を示すブロック図。 図２０のメモリコントローラのリフレッシュ制御動作の一例を示すブロック図。 本発明の実施形態によるメモリコントローラで、欠陥ページ管理及びロードバランシングを行う一例を示す図。 本発明のさらに他の実施形態によるメモリシステムの動作方法を示すフローチャート。 本発明の他の実施形態による半導体メモリ装置を示す構造図。 図２４の半導体メモリ装置が適用されたメモリシステムの一具現例を示す図。 本発明の一実施形態によるメモリシステムを装着するコンピューティングシステムを示すブロック図。
以下、本発明の望ましい実施形態を、当業者に本発明の徹底的な理解を提供する意図以外には他の意図なしに、添付した図面を参照して詳細に説明する。
半導体メモリ装置として、ＤＲＡＭ(Dynamic Random Access Memory)は、有限データリテンション特性を有するので、正常なセルの場合も、スペックで決定した時間が経てば、そのデータの有効性が保証されない。データを維持するために、リフレッシュ動作が実行されており、これによって、ＤＲＡＭは、スペック値に設定されるリフレッシュ周期ごとに、メモリセルに保存されたデータをリフレッシュする。
ＤＲＡＭの工程スケーリングが持続するにつれて、セルキャパシタのキャパシタンス値が小さくなり、かつその分布が広がる。これによって、データを維持するためのリフレッシュ周期が短くなり、工程収率の低下をもたらす。ウイークセルをリダンダンシーセルに代替する方策が利用されているが、リダンダンシーセルも、ノーマルセルと同一または類似したメモリ特性を有するので、前記方策の効率性には限界が存在する。以下、メモリ特性情報を保存し、特性情報を利用して、メモリ動作を管理する本発明の実施形態が開示される。
図１は、本発明が適用される半導体メモリ装置、メモリモジュール及びメモリシステムを示すブロック図である。図１に示したように、本発明の一実施形態によるメモリシステム１００は、メモリモジュール１０００と、メモリコントローラ２０００とを備える。また、メモリモジュール１０００は、モジュールボード上に装着された一つ以上の半導体メモリ装置１１００を備え、例えば、この半導体メモリ装置１１００は、ＤＲＡＭチップである。ＤＲＡＭチップは、ＤＲＡＭセルがアレイ形態に配置されるセルアレイを含む。以下の説明では、半導体メモリ装置１１００がＤＲＡＭチップであるものと仮定する。
メモリコントローラ２０００は、メモリモジュール１０００に備えられる半導体メモリ装置１１００を制御するための各種の信号、例えば、コマンド／アドレスＣＭＤ／ＡＤＤ及びクロック信号ＣＬＫを提供し、メモリモジュール１０００と通信して、データ信号ＤＱを半導体メモリ装置１１００に提供したり、データ信号ＤＱを半導体メモリ装置１１００から受信する。半導体メモリ装置１１００は、セルアレイを含み、セルアレイは、複数の領域に分けられる。一例として、セルアレイは、複数のメモリバンクを含み、また、それぞれのメモリバンクは、複数のページを含む。ページは、一回のＲＡＳ(Row Address Strobe)アクティブ命令が印加された時、バンクからビットラインセンスアンプに移動するデータを保存する単位として定義される。
本発明の実施形態によれば、半導体メモリ装置１１００は、メモリ特性情報の不揮発性の保存を行う保存部を備える。保存部は、多様な形態で具現され、一例として、ヒューズやアンチヒューズがアレイ形態に配置されて、情報の不揮発性の保存を行う不揮発性アレイ１１１０により具現される。
不揮発性アレイ１１１０に保存される情報として、セルアレイのメモリ特性に係る情報が保存され、一例として、セルアレイそれぞれの領域のデータリテンション特性に係る情報が、不揮発性アレイ１１１０に保存される。一例として、セルアレイの複数の領域（一例として、ページ）それぞれのデータリテンション特性をテストし、そのテスト結果を不揮発性アレイ１１１０に保存する。
また、ページのデータリテンション特性を参照して、ページそれぞれの物理的ページアドレス(Physical Page Address: PPA)を、論理的ページアドレス(Logical Page Address: LPA)に変換する。このアドレス変換動作は、物理的ページアドレスと、論理的ページアドレスとを１：１マッピングすることによって行われる。また、アドレス変換動作を行う時、論理的ページアドレスの少なくとも一部のビットが、該ページのデータリテンション特性を含むようにマッピングされる。メモリ動作時、メモリコントローラ２０００が、論理的ページアドレスのビット情報を参照して、ページのメモリ特性（一例として、データリテンション特性）を判断し、判断結果によって、各ページについての特性を考慮して、メモリ動作を管理する。メモリ動作の管理の一例として、セルアレイのデータリテンション特性を考慮して、リフレッシュ動作をページ別に管理したり、リード／ライトを含むアクセス動作をページ別に管理する。
図２Ａ及び図２Ｂは、図１の半導体メモリ装置のバンク及びページ構造を示すブロック図である。図２Ａに示したように、半導体メモリ装置１１００は、一つ以上のメモリバンクＢＡＮＫ１ないしＢＡＮＫ４を含むセルアレイと、セルアレイを駆動するための周辺回路領域とを備える。図２Ａには示していないが、セルアレイを駆動するために、ロウデコーダ、カラムデコーダ、データ入出力部、リフレッシュ管理部など各種の回路が周辺回路領域に配置されてもよく、また、図１に示した不揮発性アレイ１１１０が、半導体メモリ装置１１００にさらに備えられてもよい。
セルアレイは、図２Ａに示したように、複数のメモリバンクＢＡＮＫ１ないしＢＡＮＫ４を含み、また、メモリバンクＢＡＮＫ１ないしＢＡＮＫ４それぞれは、複数のページを含む。一例として、図２Ｂに示したように、いずれか一つのバンク（一例として、第１バンクＢＡＮＫ１）は、物理的ページアドレスが、“００００００００００”から“１１１１１１１１１１”に指定される複数のページを含み、また、一部の欠陥が発生したページをリペアするための一枚以上のリダンダンシーページを含む。ページそれぞれは、所定のサイズのデータ（例えば、８ｋバイトのデータ）を保存し、一回のＲＡＳアクティブ命令を印加した時、外部のアドレス（例えば、ロウアドレス）に応答して、いずれか一枚のページが選択され、選択されたページのデータがビットラインセンスアンプ（図示せず）に移動して、データセンシング動作が行われる。
図３Ａ及び図３Ｂは、メモリ特性によって、セルアレイの領域をグループ化する動作の一例を示す図である。セルアレイの特性を判断するために、セルアレイの複数の領域がそれぞれテストされ、同一または類似した特性を有する領域をグループ化する。一例として、セルアレイのページのデータリテンション特性をそれぞれテストし、テスト結果によって、ページのデータリテンション特性がいかなるグループに属するかを表すグループ情報が生成される。
複数のページについてのデータリテンション特性をテストし、そのテスト結果を利用して、それぞれのページのデータリテンション特性がいかなるグループに属するかが判断される。一例として、図３Ａに示したように、０ないし７に該当する物理的ページアドレスのページの実際のデータリテンション値Ｔｍｒｅｆが、２ｍｓ，５ｍｓ，１ｓ，２４ｍｓ，６１ｍｓ，１４０ｍｓ，１ｍｓ，１２８ｍｓと測定された場合、リテンションガードバンドを考慮して、それぞれのページに要求されるリフレッシュ周期Ｔｒｒｅｆは、１ｍｓ，２．５ｍｓ，０．５ｓ，１２ｍｓ，３１ｍｓ，７０ｍｓ，０．５ｍｓ，６４ｍｓと算出される。図３Ａでは、リテンションガードバンドによるリフレッシュ周期Ｔｒｒｅｆが、実際のデータリテンション値Ｔｍｒｅｆの１／２に該当する例が示される。
また、測定されたリフレッシュ周期Ｔｒｒｅｆによって、複数のグループＴｒｅｆが定義され、例えば、図３Ｂに示したように、複数のグループＴｒｅｆは、リフレッシュ周期Ｔｒｒｅｆの範囲が、１ｍｓ以上８ｍｓ未満である第１グループ（グループ名：１ｍｓ）、８ｍｓ以上３２ｍｓ未満である第２グループ（グループ名：８ｍｓ）、３２ｍｓ以上６４ｍｓ未満である第３グループ（グループ名：３２ｍｓ）、６４ｍｓ以上である第４グループ（グループ名：６４ｍｓ）に分けられる。これによって、物理的ページアドレスが０，１に該当するページは、第１グループに属し、物理的ページアドレスが３，４に該当するページは、第２グループに属し、残りのページは、第４グループに属する。前記のように判断される各ページのメモリ特性情報（一例として、各ページが属するグループ情報）は、半導体メモリ装置１１００内の不揮発性アレイ１１１０に保存される。グループの個数が所定の個数に限定されるので、それぞれのページが属するグループの情報（以下、グループ情報）は、一つ以上のビット値として定義される。四つのグループが定義される場合、前記グループ情報は、２ビットのサイズを有する。
前述した実施形態において、定義されるグループの個数は、データリテンションなどメモリ特性の分布によって決定され、または、半導体メモリ装置１１００が適用されるアプリケーションによって変更される。また、各グループを定義するための境界は、テストガードバンドに鑑みて決定され、各グループを構成する基本単位は、多様な形態に定義される。例えば、図３Ａ及び図３Ｂでは、ページが各グループを構成する単位であると説明されたが、複数のページをまとめたページクラスタが、各グループを構成する単位であってもよい。また、複数のページをグループ別に分類する時、セルアレイのメモリバンクに含まれたページを利用して分類動作を行ったり、またはメモリバンクの一部分として、メモリブロックに含まれたページを利用して分類動作を行う。
一方、前記のような分類動作は、欠陥ページをリダンダンシーページに代替した後で行われる。一例として、図３Ａ及び図３Ｂに示したように、物理的ページアドレスが６に該当するページは、リフレッシュ周期Ｔｒｒｅｆが０．５ｍｓに該当する欠陥ページであり、該ページは、リダンダンシーページによってリペアされる。メモリ特性を分類する時、リペアされたページのメモリ特性によって分類動作を行う。
図４Ａ及び図４Ｂは、図３Ａ及び図３Ｂの特性情報を利用したアドレス変換動作の一例を示す図である。図３Ａ及び図３Ｂにおいて、それぞれのグループに割り当てられたページの物理的ページアドレス（ＰＰＡ）は、論理的ページアドレス（ＬＰＡ）に変換され、論理的ページアドレスの少なくとも一つのビットは、メモリ特性情報を含む。一例として、ページのデータリテンション特性が四つのグループに分類された場合、論理的ページアドレスの二つのビットは、前記グループ情報を含む。図４Ａには、論理的ページアドレスの二つの上位ビット(Most Significant Bit: MSB)が前記グループ情報を含む例が示され、また、図４Ｂには、第１グループ（グループ名：１ｍｓ）には、“００”のグループ情報が割り当てられ、第２グループ（グループ名：８ｍｓ）には、“０１”のグループ情報が割り当てられ、第３グループ（グループ名：３２ｍｓ）には、“１０”のグループ情報が割り当てられ、第４グループ（グループ名：６４ｍｓ）には、“１１”のグループ情報が割り当てられる例が示される。すなわち、論理的ページアドレスの少なくとも一つのビットから、それぞれのページのデータリテンション特性を判断することが可能であり、判断された特性を考慮して、半導体メモリ装置１１００の動作を管理することによって、ウイークセル（または、ページ）による影響を最小化することができる。
メモリ特性情報をグループ化する動作や、物理的ページアドレスを論理的ページアドレスに変換する動作は、多様に具現が可能である。一例として、図４Ｂに示したように、それぞれのグループのサイズが同一であるように、メモリ特性情報をグループ化する。すなわち、各グループに属するページの数が同じであるように、グループ化を行い、このために、いずれか一つのグループに属するページの数が、前記グループに割り当てられた数を超える場合には、超えるページは、他のグループに属するようにグループ化を行う。
一例として、半導体メモリ装置の製造工程において、セルアレイの一部のセル（または、一部のページ）の特性が低下し、正常なセル（または、正常なページ）に比べて低い特性を有する一部のセル（または、一部のページ）は、相対的に少ない。これによって、正常なページを第４グループ（グループ名：６４ｍｓ）に割り当て、その割り当てられた数を超えるページは、次のグループとして第３グループ（グループ名：３２ｍｓ）に割り当てる。かかる方式によって、それぞれのグループに同じ枚数のページを割り当て、また、相対的に低いデータリテンション特性を有するグループには、該グループに対応するデータリテンション特性を有するページ、及びそれより良好なデータリテンション特性を有するページが共に割り当てられる。
前記のようなグループ割り当て動作以後に、物理的ページアドレスを論理的ページアドレスに変換する動作が行われる。各グループに対応して、論理的ページアドレスの一部のビット（一例として、二つの上位ビット）が特定の値に設定され、また、各グループに属するページに対して、下位ビット(Least Significant Bit: LSB)から一つずつカウンティング動作を行うことによって、各グループに属するページの論理的ページアドレスの値を求める。
前記のようなアドレス変換動作は、半導体メモリ装置１１００のテスト動作時にテストにより行われるか、または半導体メモリ装置１１００に不揮発性の保存が行われたページの特性情報を参照して、メモリコントローラまたはホストで行われる。アドレス変換動作がテストにより行われる場合、物理的ページアドレスと論理的ページアドレスとのアドレス変換情報が、半導体メモリ装置１１００内に不揮発性の保存が行われる。または、アドレス変換動作がメモリコントローラやホストで行われる場合、メモリコントローラやホストは、半導体メモリ装置１１００に保存されたページの特性情報を読み込んで、それを利用してアドレス変換動作を行い、アドレス変換動作による物理的ページアドレスと論理的ページアドレスとの変換情報を、その内部の保存手段（一例として、ＳＲＡＭのような揮発性保存手段）に保存する。一例として、データアクセス要請がホストからメモリコントローラに提供される場合、メモリコントローラは、論理的ページアドレスの少なくとも一部のビットを確認して、ページのメモリ特性を判断し、アクセスを行うページの論理的ページアドレスに対応する物理的ページアドレスを半導体メモリ装置１１００に提供して、データアクセス動作を行う。
図５Ａ及び図５Ｂは、図３Ａ及び図３Ｂの特性情報を利用したアドレス変換動作の他の例を示す図面である。図５Ａ及び図５Ｂの例でも、それぞれのページのデータリテンション特性が四つのグループに分類され、グループ分類結果によって、物理的ページアドレスを論理的ページアドレスに変換する例が示される。
各ページのメモリ特性によって、グループ化を行う時、各グループのサイズは、異なって設定される。一例として、図５Ｂのように、第４グループ（グループ名：６４ｍｓ）に属するページの数が最も多い一方、第１グループ（グループ名：１ｍｓ）に属するページの数が最も少ない。すなわち、各グループに該当するページの数に合わせて、グループのサイズが決定され、前記のようにグループ化が行われた後で、アドレス変換動作が行われる。
それぞれのグループに割り当てられたページの物理的ページアドレスは、論理的ページアドレスに変換され、論理的ページアドレスを参照して、メモリ特性情報が判断される。図５Ａに示したように、各ページのデータリテンション特性によって、グループ化を行う場合、各ページのデータリテンション特性をテストした結果によって、ページを複数のグループのうちいずれか一つに割り当てる。前記割り当て動作によって、各グループに属するページの情報及び各グループのサイズが決定されれば、論理的ページアドレスを物理的ページアドレスに変換する。アドレス変換動作は、各グループの論理的ページアドレスをアップカウンティングまたはダウンカウンティングすることによって行われる。一例として、それぞれのグループサイズが既定のものであるので、第１グループ（グループ名：１ｍｓ）のページの論理的ページアドレスは、最大値ＬＰＡｍａｘ“１１１１１１１１１１”から、ダウンカウンティング動作により割り当てられ、第４グループ（グループ名：６４ｍｓ）のページの論理的ページアドレスは、所定のアドレス値ＬＰＡ１から最小値“００００００００００”まで、ダウンカウンティング動作により割り当てられる。
すなわち、それぞれのグループに割り当てられるページの枚数に対応して、それと同じ枚数の論理的ページアドレスが各グループに割り当てられる。図５Ａの例では、第１グループ（グループ名：１ｍｓ）のページの論理的ページアドレスのアドレス値が相対的に大きい値を有する例が示されるが、各グループに割り当てられる論理的ページアドレスの値が、前述した例と異なって割り当てられてもよい。論理的ページアドレスの値を利用して、ページのメモリ特性（一例として、データリテンション特性）を判断する時、論理的ページアドレスの値がいかなる範囲内に位置するか確認することによって、各ページのメモリ特性を判断できる。
以下、前述したグループ情報及びアドレス変換情報の生成／保存動作を説明する。説明の便宜上、グループ化の単位として、セルアレイの領域は、ページであり、テストされるメモリ特性は、各ページのデータリテンション特性であるものと仮定する。
図６は、テスト装置によって、メモリ装置のメモリ特性を判断する一例を示すブロック図である。一例として、半導体メモリ装置１１００が、外部のテスト装置(Automated Test Equipment: ATE)１２００によってテストされる例が示される。
半導体メモリ装置１１００に備えられるセルアレイの複数のページについてのメモリ特性情報を得るために、テスト装置１２００は、各種のテスト信号Ｔｅｓｔ＿ｓｉｇを半導体メモリ装置１１００に提供する。各種のテスト信号Ｔｅｓｔ＿ｓｉｇは、セルアレイの複数のページにアクセスするためのコマンド、アドレス及びデータの信号を含む。テスト装置１２００は、半導体メモリ装置１１００から、テスト結果Ｔｅｓｔ＿ｒｅｓを受信する。テスト動作により、テスト装置１２００からのデータ信号がセルアレイに保存され、セルアレイに保存されたデータ信号をリードしたリードデータが、テスト結果Ｔｅｓｔ＿ｒｅｓとしてテスト装置１２００に提供される。テスト結果Ｔｅｓｔ＿ｒｅｓは、テスト装置１２００内に保存される。
テスト装置１２００は、テスト結果Ｔｅｓｔ＿ｒｅｓを分析して、セルアレイの複数のページについてのメモリ特性を判断する。メモリ特性として、テスト装置１２００は、ページそれぞれのデータリテンション特性を判断し、その判断結果によって、複数のページを少なくとも二つのグループに分類し、その分類結果によるグループ情報Ｇｒｏｕｐ Ｉｎｆｏを生成する。また、このグループ情報を利用して、ページそれぞれの物理的ページアドレスを論理的ページアドレスに変換して、アドレス変換情報ＬＰＡ／ＰＰＡを生成する。グループ情報Ｇｒｏｕｐ Ｉｎｆｏの生成動作、及びアドレス変換情報ＬＰＡ／ＰＰＡの生成動作は、前述した図３ないし図５に示した実施形態によって行われる。一例として、それぞれのページのグループ情報Ｇｒｏｕｐ Ｉｎｆｏを判断し、論理的ページアドレスと、物理的ページアドレスとを１：１マッピングさせることによって、アドレス変換動作が行われる。
テスト装置１２００は、グループ情報Ｇｒｏｕｐ Ｉｎｆｏ及び／またはアドレス変換情報ＬＰＡ／ＰＰＡを、半導体メモリ装置１１００に提供する。半導体メモリ装置１１００は、その内部に備えられる不揮発性アレイ（図示せず）に、グループ情報及び／またはアドレス変換情報を保存する。
図７は、本発明の半導体メモリ装置に、グループ情報及び／またはアドレス変換情報を保存する一例を示すブロック図である。図７は、テスト装置によって生成されたグループ情報及び／またはアドレス変換情報を、半導体メモリ装置内の不揮発性アレイに保存する一例を示す。
図７に示したように、半導体メモリ装置１１００は、不揮発性アレイ１１１０、データバッファ１１２０、コマンドバッファ１１３０、アドレスバッファ１１４０、デコーダ１１５０及びマルチプレクサ１１６０を備える。不揮発性アレイ１１１０は、グループ情報Ｇｒｏｕｐ Ｉｎｆｏを保存するための保存領域と、アドレス変換情報ＬＰＡ／ＰＰＡを保存するための保存領域とを備える。
テスト装置からのグループ情報Ｇｒｏｕｐ Ｉｎｆｏ及びアドレス変換情報ＬＰＡ／ＰＰＡは、不揮発性アレイ１１１０それぞれの領域に保存される。または、テスト装置からのアドレス変換情報ＬＰＡ／ＰＰＡのみが、不揮発性アレイ１１１０に保存される。アドレス変換情報ＬＰＡ／ＰＰＡを保存する時、論理的ページアドレスを、不揮発性アレイ１１１０のアクセスのためのアドレスとして利用し、論理的ページアドレスによって指定される位置に、物理的ページアドレスが保存される。すなわち、アドレス変換情報ＬＰＡ／ＰＰＡを保存する動作は、実質的に物理的ページアドレスを不揮発性アレイ１１１０に保存することによって行われる。
以後、メモリ動作のために、半導体メモリ装置１１００に論理的ページアドレスが入力され、入力された論理的ページアドレスをデコーディングして、不揮発性アレイ１１１０に保存された物理的ページアドレスが出力される。この出力された物理的ページアドレスは、セルアレイのアクセスのためのアドレスデコーダに提供される。
データバッファ１１２０は、ノーマルモードで、データ信号ＤＱを一時保存し、テストモードで、テストのためのデータ信号ＤＱを一時保存したり、不揮発性アレイ１１１０に保存されるグループ情報Ｇｒｏｕｐ Ｉｎｆｏや物理的ページアドレスを一時保存する。グループ情報Ｇｒｏｕｐ Ｉｎｆｏや物理的ページアドレスは、一つ以上のバッファを経て、不揮発性アレイ１１１０に提供される。
コマンドバッファ１１３０は、ノーマルモードやテストモードで、半導体メモリ装置１１００を動作するための各種のコマンドＣＭＤを受信する。テストモード時、コマンドＣＭＤによって、半導体メモリ装置１１００は、テストモードＴｅｓｔ＿Ｍｏｄｅ＿Ｏｎに進入し、テスト動作のためのデータ信号ＤＱと、物理的ページアドレスとが半導体メモリ装置１１００に提供される。テストモードＴｅｓｔ＿Ｍｏｄｅ＿Ｏｎで、マルチプレクサ１１６０は、外部からの物理的ページアドレスを選択的に出力する。物理的ページアドレスによってアクセスされたデータ信号ＤＱが、テスト装置に提供され、テスト装置によって、セルアレイ（図示せず）のページについてのグループ情報Ｇｒｏｕｐ Ｉｎｆｏやアドレス変換情報ＬＰＡ／ＰＰＡが生成される。テストモードＴｅｓｔ＿Ｍｏｄｅ＿Ｏｎへの進入は、既存のコマンドＣＭＤの特定の命令語の組み合わせにより制御されるか、または半導体メモリ装置１１００に別途のピンを備えて、この別途のピンを通じて制御される。
一方、コマンドＣＭＤにより、半導体メモリ装置１１００は、グループ情報Ｇｒｏｕｐ Ｉｎｆｏ及び／またはアドレス変換情報ＬＰＡ／ＰＰＡを保存するためのモードＰＰＡ＿Ｗｒｉｔｅ＿Ｏｎに進入する。グループ情報Ｇｒｏｕｐ Ｉｎｆｏは、データバッファ１１２０を経て、不揮発性アレイ１１１０の所定の領域に保存される。
一方、不揮発性アレイ１１１０にアドレス変換情報ＬＰＡ／ＰＰＡを保存するために、物理的ページアドレス及び論理的ページアドレスが、半導体メモリ装置１１００に提供される。一例として、物理的ページアドレスは、データバッファ１１２０を経て、不揮発性アレイ１１１０に提供され、論理的ページアドレスは、アドレスバッファ１１４０を通じて、デコーダ１１５０に提供される。不揮発性アレイ１１１０の論理的ページアドレスに対応する領域に、物理的ページアドレスが保存される。
以後、半導体メモリ装置１１００のノーマル動作時、セルアレイにアクセスするための論理的ページアドレスが外部から受信され、不揮発性アレイ１１１０は、論理的ページアドレスに対応する領域に保存された物理的ページアドレスを出力する。ノーマルモードで、マルチプレクサ１１６０は、不揮発性アレイ１１１０からの物理的ページアドレスを選択的に出力して、アドレスデコーダに提供する。
前述した実施形態では、アドレス変換情報ＬＰＡ／ＰＰＡを不揮発性アレイ１１１０に保存する時、実質的に物理的ページアドレスのみを不揮発性アレイ１１１０に保存する例が示されたが、本発明の実施形態は、これに限定されるものではない。一例として、半導体メモリ装置１１００内に、物理的ページアドレスと、論理的ページアドレスとのマッピング情報を有するマッピングテーブルが保存され、マッピングテーブル情報と、外部から提供される論理的ページアドレスとを参照して、該物理的ページアドレスを出力する。
図８は、ノーマルモードで、半導体メモリ装置の動作の一例を示すブロック図である。図８に示したように、半導体メモリ装置１１００は、不揮発性アレイ１１１０を含み、不揮発性アレイ１１１０は、論理的ページアドレスと、物理的ページアドレスとのアドレス変換情報を保存する。メモリ動作のために、外部のコントローラから論理的ページアドレスが受信され、この論理的ページアドレスは、デコーダ１１５０を経て、不揮発性アレイ１１１０に提供される。論理的ページアドレスに対応する領域に保存された物理的ページアドレスが、不揮発性アレイ１１１０から出力され、この物理的ページアドレスは、アドレスデコーダ１１７０を通じて、セルアレイ１１８０に提供される。図８には、不揮発性アレイ１１１０を具現するための一例として、アンチヒューズアレイが利用された例が示されたが、ヒューズアレイを利用して具現されてもよい。また、不揮発性アレイ１１１０は、情報を固定して保存するためのレーザーヒューズアレイ、または情報の変更が可能な電気的ヒューズアレイなどにより具現されてもよい。
一方、前述した実施形態では、グループ情報Ｇｒｏｕｐ Ｉｎｆｏ及び／またはアドレス変換情報ＬＰＡ／ＰＰＡが、半導体メモリ装置１１００内の不揮発性アレイ１１１０に保存される例が説明されたが、これらのグループ情報Ｇｒｏｕｐ Ｉｎｆｏ及び／またはアドレス変換情報ＬＰＡ／ＰＰＡは、メモリモジュール上の別途のチップに保存されてもよい。すなわち、メモリモジュール上に装着された半導体メモリ装置１１００の特性をテストした結果が、メモリモジュール上の別途の管理チップに保存され、外部のコントローラまたはメモリモジュール上の管理チップにより、メモリ特性によるメモリ動作制御が行われる。本発明の実施形態は、各種の形態のメモリモジュールに適用され、一例として、ＳＩＭＭ(Single In-line Memory Module)、ＤＩＭＭ(Dual In-line Memory Module)、ＳＯ−ＤＩＭＭ(Small-Outline DIMM)、ＵＤＩＭＭ(Unbuffered DIMM)、ＦＢＤＩＭＭ(Fully-Buffered DIMM)、ＲＢＤＩＭＭ(Rank-Buffered DIMM)、ＬＲＤＩＭＭ(Load-Reduced DIMM)、ｍｉｎｉ−ＤＩＭＭ及びｍｉｃｒｏ−ＤＩＭＭなどのメモリモジュールに適用される。
図９Ａ及び図９Ｂは、本発明の一実施形態によるメモリモジュールの一例を示すブロック図である。図９Ａ及び図９Ｂは、本発明の実施形態がＬＲＤＩＭＭ形態のメモリモジュールに適用される例を示す。
図９Ａに示したように、メモリモジュール１０００は、モジュールボード上に装着された一つ以上の半導体メモリ装置１１００と、メモリ管理チップ１３００とを備える。前記半導体メモリ装置１１００として、ＤＲＡＭセルを備えるＤＲＡＭチップＤＲＡＭ１ないしＤＲＡＭｎが適用され、メモリ管理チップ１３００は、半導体メモリ装置１１００のセルアレイ（図示せず）の特性に関連したグループ情報Ｇｒｏｕｐ Ｉｎｆｏ及び／またはアドレス変換情報ＬＰＡ／ＰＰＡを保存するための不揮発性アレイ１３１０を含む。ＬＲＤＩＭＭ形態のメモリモジュールの場合、メモリ動作のための一つ以上のランクが定義され、一例として、ＤＲＡＭチップＤＲＡＭ１ないしＤＲＡＭｎそれぞれが異なるランクとして定義される。
テスト装置１２００によるテスト結果として、グループ情報Ｇｒｏｕｐ Ｉｎｆｏ及び／またはアドレス変換情報ＬＰＡ／ＰＰＡは、メモリモジュール１０００のメモリ管理チップ１３００の不揮発性アレイ１３１０に保存される。テストモードや情報保存モードでの動作のためのコマンドＣＭＤが、半導体メモリ装置１１００に提供され、不揮発性アレイ１３１０に保存されるグループ情報Ｇｒｏｕｐ Ｉｎｆｏが、メモリ管理チップ１３００に提供される。また、アドレス変換情報の保存のために、物理的ページアドレス及び論理的ページアドレスが、メモリ管理チップ１３００に提供される。前述したように、論理的ページアドレスは、不揮発性アレイ１３１０の保存位置を選択するためのアドレスとして使われ、論理的ページアドレスにより選択された位置に、物理的ページアドレスが保存される。
図９Ｂは、図９Ａのメモリ管理チップ１３００の一具現例を示すブロック図である。ＬＲＤＩＭＭ形態のメモリモジュール１０００は、二つ以上の半導体メモリ装置１１００が、一つの論理的チップにグループ化される。メモリ管理チップ１３００は、半導体メモリ装置１１００のランクを制御するための一つ以上の制御信号を発するロジック素子１３３０を含む。また、メモリ管理チップ１３００は、外部からのクロック信号ＣＬＫを受信して、位相を調節するＰＬＬ(Phase Locked Loop)１３２０、外部からのコマンドＣＭＤと、アドレスＡ０ないしＡｎとを一時保存するレジスタ１３４０、不揮発性アレイ１３１０のアクセスのためのデコーダ１３５０、及びモジュール情報を保存するＳＰＤ(Serial-Presence Detect)１３６０を含む。
ロジック素子１３３０は、外部のメモリコントローラ（図示せず）から、コマンドＣＭＤ、チップ選択信号ＣＳ及び少なくとも一つのアドレスＡｎ＋１を受信し、この受信された信号を処理して、ランクを制御するための制御信号ＣＳ［１：ａ］を発する。このランク制御信号ＣＳ［１：ａ］は、メモリモジュール１０００に備えられるランクの個数に対応して発せられ、望ましくは、ランク制御信号ＣＳ［１：ａ］は、メモリモジュール１０００に備えられるランクと同じ個数を有する。外部のメモリコントローラ（図示せず）は、実際のメモリモジュール１０００に備えられるランクより小さい数のランクが、メモリモジュール１０００に備えられるものと認識する。一例として、メモリモジュール１０００は、ｎ個のランクを備え、メモリコントローラは、メモリモジュール１０００にｎ／２個のランクが備えられたものと認識する。ロジック素子１３３０は、チップ選択信号ＣＳ、アドレスの上位ビットＡｎ＋１及びコマンドＣＭＤなどの状態によって、ランクの選択を決定する。
また、ＳＰＤ １３６０は、不揮発性メモリ（一例として、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)）を備え、一例として、ＳＰＤ １３６０には、メモリインターフェースの設計時に、メモリモジュール１０００に装着された半導体メモリ装置１１００についての情報（一例として、ロウアドレス及びカラムアドレスの個数、データ幅、ランクの数、ランク当たりメモリ密度、半導体メモリ装置の個数、及び半導体メモリ装置当たりメモリ密度など）などが記録される。メモリシステムを初期化する場合、メモリモジュール１０００の情報Ｍｏｄｕｌｅ＿ｉｎｆｏが、ＳＰＤ １３６０からメモリコントローラに提供される。
一方、選択されたＤＲＡＭチップ（または、ランク）に備えられたセルアレイのアクセスのために、メモリコントローラからアドレスＡ０ないしＡｎが受信され、前記アドレスＡ０ないしＡｎは、論理的ページアドレスを有する。論理的ページアドレスは、デコーダ１３５０を経て、不揮発性アレイ１３１０に提供される。論理的ページアドレスＬＰＡについてのデコーディング結果によって、不揮発性アレイ１３１０の該当領域に保存された物理的ページアドレスが出力される。
図１０Ａ及び図１０Ｂは、本発明の他の実施形態によるメモリモジュール及びメモリシステムの一例を示すブロック図である。図１０Ａ及び図１０Ｂは、本発明の実施形態が、ＦＢＤＩＭＭ形態のメモリモジュールに適用される例を示す。
図１０Ａに示したように、メモリシステム１００は、メモリモジュール１０００と、メモリコントローラ２０００とを備え、メモリモジュール１０００は、一つ以上の半導体メモリ装置１１００と、ＡＭＢ(Advanced Memory Buffer)チップ１４００とを備える。ＦＢＤＩＭＭ形態のメモリモジュール１０００は、メモリコントローラ２０００と、メモリモジュール１０００内のＡＭＢチップ１４００とが、ポイント・ツー・ポイント(point-to-point)方式で互いに接続されて直列通信する。図１０Ａでは、説明の便宜上、一つのメモリモジュール１０００のみが示されたが、ＦＢＤＩＭＭ方式によれば、メモリシステム１００に接続されるメモリモジュール１０００の数を増加させるので、大容量化が可能であり、また、ＦＢＤＩＭＭは、パケットプロトコルを利用するので、高速動作が可能である。
ＡＭＢチップ１４００は、メモリモジュール１０００内の半導体メモリ装置１１００のメモリ特性についての情報を保存する不揮発性アレイ１４１０を含む。メモリ特性についての情報として、前述したように、メモリモジュール１０００内の半導体メモリ装置１１００に備えられたセルアレイをテストし、テスト結果に基づいて生成されたグループ情報及び／またはアドレス変換情報が、不揮発性アレイ１４１０に保存される。メモリコントローラ２０００と、ＡＭＢチップ１４００との間で直列通信される信号は、論理的ページアドレスを含む。ＡＭＢチップ１４００は、不揮発性アレイ１４１０に保存されたアドレス変換情報を利用して、論理的ページアドレスを物理的ページアドレスに変換し、メモリ動作のためのデータ信号ＤＱ、物理的ページアドレス及びクロック信号ＣＬＫｓなどを、半導体メモリ装置１１００に出力する。
図１０Ｂは、図１０ＡのＡＭＢチップ１４００の一具現例を示すブロック図である。図１０Ｂに示したように、ＡＭＢチップ１４００は、外部のクロック信号を受信して、ＡＭＢチップ１４００の内部で使われるクロック信号を発するＰＬＬ １４４０と、外部からのパケットをライトし、コマンドＣＭＤをデコーディングしたり、パケットが損傷されたか否かを確認するためのＣＲＣ(Cyclic Redundancy Check)を行うＡＭＢコア１４２０と、パケットの双方向への伝達を制御する経路制御ロジック１４３０とを備える。また、ＡＭＢチップ１４００は、半導体メモリ装置１１００のセルアレイのメモリ特性によって、メモリ動作を管理するためのＤＲＡＭ管理部１４５０をさらに備え、ＤＲＡＭ管理部１４５０は、グループ情報やアドレス変換情報を保存する不揮発性アレイ１４１０を備える。
ＤＲＡＭ管理部１４５０は、不揮発性アレイ１４１０に保存されたアドレス変換情報を利用して、外部からのパケットに含まれた論理的ページアドレスを、物理的ページアドレスに変換する。変換された物理的ページアドレスは、ＡＭＢコア１４２０を通じて、半導体メモリ装置１１００に提供される。
図１１Ａ及び図１１Ｂは、メモリモジュールに備えられる複数のＤＲＡＭチップについてのアドレス変換の例を示すブロック図である。図１１Ａ及び図１１Ｂのメモリモジュールは、前述したＬＲＤＩＭＭ形態のメモリモジュールや、ＦＢＤＩＭＭ形態のメモリモジュール以外にも、多様な形態のメモリモジュールに適用される。
図１１Ａに示したように、メモリモジュール１０００Ａは、メモリ管理チップまたはＡＭＢチップと共に、複数のＤＲＡＭチップを備える。このメモリモジュール１０００ＡのＤＲＡＭチップは、チップ選択信号（図示せず）によってそれぞれ選択されて、メモリ動作が行われるか、または前述した実施形態のように、複数のＤＲＡＭチップは、複数のランクとして定義され、チップ選択信号や少なくとも一つの他のアドレス信号（図示せず）を利用して、ランク別に選択動作及びメモリ動作が行われる。
メモリ管理チップまたはＡＭＢチップ（以下、このチップは、メモリ管理チップであるものと仮定する）は、ＤＲＡＭチップ別またはランク別に、論理的ページアドレスと、物理的ページアドレスとのアドレス変換情報を保存する不揮発性アレイ１５１０ないし１５４０を備える。一例として、ＤＲＡＭチップが、四つのランクに分けられる場合、第１ないし第４不揮発性アレイ１５１０ないし１５４０は、それぞれのランクのアドレス変換情報を保存する。また、前述したように、第１ないし第４不揮発性アレイ１５１０ないし１５４０それぞれは、アドレス変換情報以外にも、ＤＲＡＭチップの複数の領域それぞれのメモリ特性によるグループ情報を保存することも可能である。また、図１１Ａでは、第１ないし第４不揮発性アレイ１５１０ないし１５４０をそれぞれ分けて示したが、ＤＲＡＭチップ全体のアドレス変換情報を保存する一つの不揮発性アレイが備えられてもよい。
メモリ管理チップは、メモリ動作のために、外部から提供される各種の信号を利用して、ＤＲＡＭチップをアクセスするための物理的ページアドレスを発する。一例として、図９Ａ及び図９Ｂに示したようなＬＲＤＩＭＭ形態のメモリモジュールから、外部からのチップ選択信号ＣＳや、アドレスの上位ビットＡｎ＋１を参照して、アドレス変換動作を行ういずれか一つの不揮発性アレイを選択し、ＤＲＡＭチップの領域（例えば、ページ）を選択するための論理的ページアドレスＡ０ないしＡｎを、選択された不揮発性アレイを利用して、物理的ページアドレスに変換する。この変換された物理的ページアドレスは、選択されたＤＲＡＭチップに提供される。
図１１Ｂは、メモリモジュール１０００Ｂで、ＤＲＡＭチップ内に不揮発性アレイが配置される例が示される。メモリモジュール１０００Ｂに備えられる複数のＤＲＡＭチップの場合、それぞれの領域ごとにメモリ特性が異なり、これによって、該ＤＲＡＭチップのアドレス変換情報が、それぞれのＤＲＡＭチップの不揮発性アレイ１６１０ないし１６４０に保存される。メモリ管理チップは、外部からのチップ選択信号及びアドレスなどを利用して、メモリ動作のためのＤＲＡＭチップを選択し、選択されたチップに論理的ページアドレスを提供する。選択されたＤＲＡＭチップに提供された論理的ページアドレスは、該ＤＲＡＭチップに備えられた不揮発性アレイにより、物理的ページアドレスに変換される。
図１２は、本発明の他の実施形態によるメモリシステムの一具現例を示すブロック図である。図１２のメモリシステム１００Ａでは、セルアレイのページのメモリ特性をテストした結果によるグループ情報Ｇｒｏｕｐ Ｉｎｆｏを、半導体メモリ装置１１００Ａに保存し、システム駆動時、メモリコントローラ２０００Ａが、グループ情報Ｇｒｏｕｐ Ｉｎｆｏを利用して、アドレス変換動作を行う実施形態が示される。また、図１２では、グループ情報Ｇｒｏｕｐ Ｉｎｆｏが、半導体メモリ装置１１００Ａ内に保存された例が示されたが、前述したように、グループ情報Ｇｒｏｕｐ Ｉｎｆｏは、メモリモジュール（図示せず）上の別途のチップに保存されてもよい。
半導体メモリ装置１１００Ａは、複数の領域（例えば、ページ）を含むセルアレイ１１８０Ａと、このセルアレイ１１８０Ａのページのメモリ特性情報を保存する不揮発性アレイ１１１０Ａとを備える。半導体メモリ装置１１００Ａについてのテスト動作時、セルアレイ１１８０Ａそれぞれのページのメモリ特性（例えば、データリテンション特性）がテストされ、テストされたメモリ特性によって、ページが少なくとも二つのグループに分けられる。一例として、セルアレイ１１８０Ａの複数のページは、データリテンション特性によって、四つのグループに分けられ、グループ分類結果は、不揮発性アレイ１１１０Ａに保存される。
ページそれぞれは、セルアレイ１１８０Ａ上の物理的位置による物理的ページアドレスを有し、この物理的ページアドレスの値によって、グループ情報Ｇｒｏｕｐ Ｉｎｆｏが、不揮発性アレイ１１１０Ａに順次に保存される。一例として、四つのグループが定義された場合、各ページのグループ情報は、“００”，“０１”，“１０”，“１１”のうちいずれか一つの値を有する。また、物理的ページアドレスの値が増加する順序によって、各ページのグループ情報Ｇｒｏｕｐ Ｉｎｆｏが、不揮発性アレイ１１１０Ａに順次に保存される。
メモリシステム１００Ａの駆動時、不揮発性アレイ１１１０Ａに保存されたグループ情報Ｇｒｏｕｐ Ｉｎｆｏが、直列伝送方式によってメモリコントローラ２０００Ａへ伝送される。メモリコントローラ２０００Ａは、直列伝送されるグループ情報Ｇｒｏｕｐ Ｉｎｆｏを、ｎビット（図１２の場合、２ビット）ずつ検出して、セルアレイ１１８０Ａそれぞれのページが属するグループの情報を判断する。アドレス変換部２１００Ａは、前記グループ情報Ｇｒｏｕｐ Ｉｎｆｏを利用して、物理的ページアドレスを論理的ページアドレスに変換し、そのアドレス変換情報をアドレス保存部２２００Ａに保存する。前記アドレス保存部２２００Ａには、アドレス変換情報が多様な形態に保存される。前述したように、論理的ページアドレスは、アドレス保存部２２００Ａをアクセスするためのアドレスとして利用され、アドレス保存部２２００Ａの該当位置に、前記論理的ページアドレスに対応する物理的ページアドレスが保存される。
このようなグループ情報Ｇｒｏｕｐ Ｉｎｆｏの伝送動作、及びメモリコントローラ２０００Ａ内でのアドレス変換動作は、メモリシステム１００Ａの駆動時ごとに行われ、これによって、メモリコントローラ２０００Ａのアドレス保存部２２００Ａは、揮発性メモリにより具現されてもよい。一例として、図１２には、アドレス保存部２２００Ａが、揮発性メモリであるＳＲＡＭにより具現される例が示される。
以後、半導体メモリ装置１１００Ａについてのノーマル動作時、メモリコントローラ２０００Ａは、外部のホストから、半導体メモリ装置１１００Ａのアクセス動作を要請され、アクセスのための論理的ページアドレスをホストから受信する。ホストからの論理的ページアドレスは、デコーダ２３００Ａを経て、アドレス保存部２２００Ａに提供され、アドレス保存部２２００Ａの該当領域に保存された物理的ページアドレスが出力されて、半導体メモリ装置１１００Ａに提供される。物理的ページアドレスによって、セルアレイ１１８０Ａのページが選択され、データがアクセスされる。
図１２では、半導体メモリ装置１１００Ａにグループ情報Ｇｒｏｕｐ Ｉｎｆｏが保存され、メモリコントローラ２０００Ａが、それを利用したアドレス変換動作を行い、変換情報を保存する例が示されたが、グループ情報Ｇｒｏｕｐ Ｉｎｆｏを利用したアドレス変換動作は、ホストで行われ、そのアドレス変換情報がホストに保存されてもよい。
図１３は、図１２のメモリシステムにおけるアドレス変換動作の一例を示す図である。図１３の（ａ）は、半導体メモリ装置１１００Ａに不揮発性の保存が行われたグループ情報Ｇｒｏｕｐ Ｉｎｆｏを表す。セルアレイそれぞれのページについてのグループ情報Ｇｒｏｕｐ Ｉｎｆｏが、メモリコントローラ２０００Ａに提供される。
メモリコントローラ２０００Ａは、グループ情報Ｇｒｏｕｐ Ｉｎｆｏが増加する方向または減少する方向によって、物理的ページアドレスをソーティングする。一例として、グループ情報Ｇｒｏｕｐ Ｉｎｆｏが“１１”から“００”に減少する方向に、物理的ページアドレスをソーティングする。
メモリコントローラ２０００Ａは、前記のようなソーティング動作を行った後、（ｃ）に示したように、マッピング動作を行う。マッピング動作は、ソーティングされた物理的ページアドレスに対して、論理的ページアドレスが増加する方向に、物理的ページアドレスと、論理的ページアドレスとを１：１対応させて行うか、または論理的ページアドレスが減少する方向に、物理的ページアドレスと、論理的ページアドレスとを１：１対応させて行う。図１３は、ソーティングされた物理的ページアドレスに対して、論理的ページアドレスが増加する方向にマッピングを行った例を示す。
図１３の例において、ソーティング動作及びマッピング動作により、物理的ページアドレスが論理的ページアドレスに変換され、その変換情報は、メモリコントローラ２０００Ａ内のアドレス保存部２２００Ａに保存される。図１４は、メモリシステム１００Ａのノーマル動作時の動作の一例を示すブロック図である。図１４に示したように、ホストとメモリコントローラ２０００Ａとの間には、論理的ページアドレスが送受信される。メモリコントローラ２０００Ａは、アドレス保存部２２００Ａを備え、ホストからの論理的ページアドレスが、メモリコントローラ２０００Ａ内で物理的ページアドレスＰＰＡに変換される。メモリコントローラ２０００Ａと、半導体メモリ装置１１００Ａとの間には、物理的ページアドレスＰＰＡが送受信される。また、物理的ページアドレスＰＰＡに該当するセルアレイ１１８０Ａのデータがアクセスされる。
図１５は、本発明の一実施形態によるメモリシステムの動作方法を示すフローチャートである。図１５では、テスト動作によって、グループ情報及びアドレス変換情報が生成され、その情報が半導体メモリ装置内に保存される例が示される。
図１５に示したように、外部のテスト装備によって、半導体メモリ装置がテストされ、このテスト動作は、半導体メモリ装置のセルアレイに含まれた複数のページの特性をテストするステップを含む（Ｓ１１）。また、ページの特性をテストする動作は、ページ内に欠陥セルが存在するか否かを検出したり、各ページのデータリテンション特性を検出する動作を含む。
ページの特性をテストした結果によって、一部のページに欠陥セルが存在したり、データリテンション特性が許容範囲を外れる場合、ページリペア動作を行う（Ｓ１２）。このページリペア動作は、低い特性を有するページを、リダンダンシーページに代替することによって行われる。ページリペア動作が行われた後、各ページのメモリ特性によって、複数のページを少なくとも二つのグループに分け、これによって、それぞれのページが属するグループが決定される（Ｓ１３）。
それぞれのページが属するグループの情報についてのグループ情報が生成されれば、このグループ情報を利用して、物理的ページアドレスを論理的ページアドレスに変換する（Ｓ１４）。前述したように、このアドレス変換動作は、グループ情報に基づいた物理的ページアドレスのソーティング動作、及びソーティング結果に基づいた物理的ページアドレスと、論理的ページアドレスとのマッピング動作により行われる。アドレス変換動作が行われた後、グループ情報及びアドレス変換情報は、半導体メモリ装置に不揮発性の保存が行われる（Ｓ１５）。
アドレス変換情報が保存された半導体メモリ装置を備えるメモリシステムが駆動されれば、半導体メモリ装置に保存されたアドレス変換情報が、メモリコントローラへ伝送される（Ｓ１６）。この半導体メモリ装置へ伝送されるアドレス変換情報として、物理的ページアドレス情報及び論理的ページアドレス情報のうち少なくとも一つが伝送される。メモリコントローラは、論理的ページアドレスの少なくとも一つのビット、または論理的ページアドレスの値を検出して、それによってセルアレイのページのメモリ特性を判断する。メモリコントローラは、半導体メモリ装置についてのメモリ動作（例えば、リフレッシュ動作、データライト／リード動作など）を行う時、各ページのメモリ特性を参照して、アクセスを行う論理的ページアドレスを選択し、選択された論理的ページアドレスを半導体メモリ装置に提供して、ページ特性に基づいたメモリ動作を制御する（Ｓ１７）。
一方、図１６は、本発明の他の実施形態によるメモリシステムの動作方法を示すフローチャートである。前述した実施形態では、半導体メモリ装置に、グループ情報やアドレス変換情報が保存される例が説明され、本実施形態では、アドレス変換情報が外部のコントローラやホストにより生成及び保存される例が説明される。
図１６に示したように、外部のテスト装備によって、半導体メモリ装置のセルアレイに含まれた複数のページの特性をテストし（Ｓ２１）、ページの特性をテストした結果によって、欠陥セルが存在したり、データリテンション特性が許容範囲を外れる場合、ページリペア動作を行う（Ｓ２２）。また、各ページのメモリ特性によって、複数のページを少なくとも二つのグループに分け、これによって、それぞれのページが属するグループが決定される（Ｓ２３）。これによるグループ情報は、半導体メモリ装置に不揮発性の保存が行われる（Ｓ２４）。
半導体メモリ装置を備えるメモリシステムが駆動される場合、ＤＲＡＭチップに保存されたグループ情報は、外部のメモリコントローラやホストへ伝送される（Ｓ２５）。メモリコントローラやホストは、グループ情報を受信し、それを利用して、ページの物理的ページアドレスを論理的ページアドレスに変換する（Ｓ２６）。かかるアドレス変換動作は、前述したように、グループ情報に基づいた物理的ページアドレスのソーティング動作、及びソーティング結果に基づいた物理的ページアドレスと、論理的ページアドレスとのマッピング動作により行われる。アドレス変換による変換情報は、メモリコントローラやホストに保存される（Ｓ２７）。このアドレス変換情報は、メモリシステムの駆動時ごとに行われて保存され、この場合、アドレス変換情報は、メモリコントローラやホストに不揮発性の保存が行われてもよい。
メモリコントローラやホストは、論理的ページアドレスの少なくとも一つのビットや、論理的ページアドレスの値を検出して、それによって物理的ページアドレスに対応するセルアレイのページのメモリ特性を判断する。また、各ページの特性に基づいて、半導体メモリ装置のメモリ動作を制御する（Ｓ２８）。一例として、アドレス変換情報がメモリコントローラに保存され、ホストは、論理的ページアドレスを参照して、各ページのデータリテンション特性によって、リフレッシュ、データライト／リードなどのメモリ動作を管理する。ホストは、コントローラと論理的ページアドレスを送受信し、コントローラは、アドレス変換情報を利用して、論理的ページアドレスを物理的ページアドレスに変換し、変換された物理的ページアドレスを半導体メモリ装置に提供する。
図１７Ａ及び図１７Ｂは、セルアレイの各領域のメモリ特性によって、半導体メモリ装置の動作を管理する一例を示す図である。図１７Ａに示したように、メモリシステムにおいて、半導体メモリ装置に保存されるデータの特性を考慮して、アドレスを割り当てる。また、前述した論理的ページアドレスの少なくとも一つのビットを検出して、セルアレイの領域のメモリ特性を判断し、それぞれのデータの特性によって、データを、異なるメモリ特性を有する領域に保存する。一例として、データの特性としてデータ変動周期を考慮して、データにアドレスを割り当て、アドレス割り当てのために、セルアレイの各ページのデータリテンション特性を判断する。
セルアレイは、データ保存特性によって、複数の領域に分類され、一例として、保存されるデータを動的に管理するヒープ領域、保存されるデータを静的に管理するスタティック領域、及びローカル変数や関数の呼び出しに関連した情報などを臨時保存するスタック領域を含む。前記領域の場合、ヒープ領域は、セルアレイ内で相対的に要求される割り当てサイズが大きい値を有し、スタック領域の場合、その保存されるデータの変動周期が相対的に小さい値を有する。
メモリコントローラがデータにアドレス（一例として、論理的ページアドレス）を割り当てる時、セルアレイの各領域（一例として、ページ）のリフレッシュ周期以前に、各ページのデータのリード／ライトなどのアクセス確率が高くなるように割り当てを行う。すなわち、各ページに対するリフレッシュ周期が達する前に、該ページに対してリード／ライトなどのアクセスを行うことによって、該ページに対するリフレッシュ動作をスキップする。一部のページに対するリフレッシュ周期が達する前に、データのアクセスが行われない場合には、メモリコントローラは、該ページをリフレッシュするか、または以後にも該ページに対して、リフレッシュ周期以内にデータのアクセスが行われない確率が高い場合には、該データに高いデータリテンション特性を有するアドレスを再び割り当てる。
図１７Ｂは、各ページのリフレッシュ周期及びデータアクセスによるメモリ管理動作の一例を示す。図１７Ｂに示したように、データ変動周期特性によって、データを８ｍｓ，１６ｍｓ，３２ｍｓ，６４ｍｓのうちいずれか一つのグループに属するアドレスに割り当てる。以後、各ページのリフレッシュ周期以前にデータがアクセスされれば、該ページに対するリフレッシュ動作をスキップして、不要なリフレッシュ動作を減少させる。一方、リフレッシュ周期以後にデータがアクセスされる場合には、該ページがリフレッシュ周期に達した時にリフレッシュ動作を行うようにして、データの損失を防止する。また、所定のグループに属するアドレスに割り当てられたデータに対して、以後にもリフレッシュ周期以内にデータアクセスが行われない確率が高い場合には、該データを、さらに高いデータリテンション特性を有するグループに属するアドレスに再び割り当てる。
図１８は、本発明の実施形態によるメモリコントローラの一具現例を示すブロック図である。図１８に示したように、メモリコントローラ２０００は、半導体メモリ装置（図示せず）の論理的ページアドレスと、物理的ページアドレスとの変換情報を保存するアドレス保存部２２００、メモリ動作のための全般的な制御を行う制御ユニット２３００、半導体メモリ装置のリフレッシュ動作に係る各種の信号を発生させるリフレッシュエンジン２４００、データにアドレス割り当てを管理するアドレス割り当て部２５００、セルアレイの欠陥ページを管理する欠陥ページ管理部２６００、データのロードバランスを管理するロードバランシング部２７００、及びリード／ライト、リフレッシュなどのメモリ動作を管理するスケジューラ２８００などを備える。また、論理的ページアドレスと物理的ページアドレスとの変換情報が、メモリコントローラ２０００内で生成される場合、メモリコントローラ２０００は、アドレス変換部２１００をさらに備える。
制御ユニット２３００は、外部のホストから、メモリアクセス要請、アクセスのための論理的ページアドレス及びデータ信号ＤＱを受信し、それを処理する。アドレス割り当て部２５００は、前述したようにデータにアドレスを割り当てる時、データの特性（例えば、データ変動周期特性）及びセルアレイのページのデータリテンション特性を参照して、アドレス割り当て動作を行う。アドレス割り当て動作は、所定のページに割り当てられたデータに対して、リフレッシュ周期以内にデータのアクセスが行われない確率が高いデータに対して、他のアドレスを割り当てる再割り当て動作を含む。
リフレッシュエンジン２４００は、前述したような実施形態によって、セルアレイに対するリフレッシュ動作を制御する。一例として、各ページに対してデータがアクセスされたか否かを判断し、リフレッシュ周期以内にデータのアクセスが行われたページに対しては、リフレッシュ動作をスキップし、リフレッシュ周期以内にデータのアクセスが行われないページに対しては、リフレッシュ動作が行われるように、リフレッシュを管理する。この管理結果によって、リフレッシュエンジン２４００は、リフレッシュコマンド及びアドレスを出力する。このアドレスは、論理的ページアドレスの形態であってもよい。
一方、欠陥ページ管理部２６００は、半導体メモリ装置のノーマル動作時にハードエラーが発生したページを検出し、この欠陥ページに対するアクセスが行われないように管理する。一例として、欠陥ページとして検出されたページの物理的ページアドレスを、残っているページの物理的ページアドレスに変換して、該欠陥ページをアクセスさせない。この場合、アドレス保存部２２００に保存される論理的ページアドレスと、物理的ページアドレスとの変換情報は可変である。
一方、ロードバランシング部２７００は、半導体メモリ装置が利用されるメモリシステムで、半導体メモリ装置のページ別の作業ロードを分析し、作業ロードのバランシングを維持するためのバランシング動作を行う。一例として、セルアレイの特定の物理的ページアドレスを有するページのアクセス率が、所定のしきい値を超える場合、この物理的ページアドレスを、相対的に低いアクセス率を有する他の物理的ページアドレスに代替する。その場合、前述したように、アドレス保存部２２００に保存される論理的ページアドレスと、物理的ページアドレスとの変換情報は可変である。
スケジューラ２８００は、ＤＲＡＭチップのセルアレイの状態、及びＤＲＡＭチップとメモリコントローラとの間のバスの状態などを考慮して、ＤＲＡＭチップへのメモリ動作のためのコマンド／アドレスなどの各種の信号の提供を管理する。この場合、リフレッシュのためのアドレスや、リード／ライトのためのアドレスなどが、論理的ページアドレスの形態でスケジューラ２８００に提供される。スケジューラ２８００は、これら各種の状態を考慮して、リード／ライトやリフレッシュなどのメモリ動作のための論理的ページアドレスを出力する。この論理的ページアドレスは、アドレス保存部２２００を通じて、物理的ページアドレスに変換され、変換された物理的ページアドレスが、ＤＲＡＭチップに提供される。
図１９ないし図２２は、本発明の実施形態によって、ページの特性別にメモリ動作を制御する半導体メモリ装置及びメモリコントローラの一例を示すブロック図である。
図１９に示したように、半導体メモリ装置３１００は、複数のＤＲＡＭセルを含むセルアレイ３１０１、ロウデコーダ３１０２、カラムデコーダ３１０３及びセンスアンプ部３１０４を備える。また、半導体メモリ装置３１００は、セルアレイ３１０１を駆動したり、リフレッシュ動作を行うための周辺回路であって、コマンドデコーダ３１０５、リフレッシュ制御部３１０６、内部アドレス発生部３１０７及びアドレスデコーダ３１０８を備える。
コマンドデコーダ３１０５は、外部から入力される外部コマンドＣＭＤをデコーディングして、内部コマンドを発する。リフレッシュ動作時、リフレッシュ制御部３１０６は、コマンドデコーダ３１０５のデコーディング結果に応答して、リフレッシュ信号ＲＥＦ＿Ｓを発する。また、内部アドレス発生部３１０７は、半導体メモリ装置３１００がセルフリフレッシュモードで動作する場合、内部アドレスＡＤＩを発するための構成要素であって、内部アドレス発生部３１０７は、リフレッシュ信号ＲＥＦ＿Ｓに応答して、リフレッシュが行われるページを選択するための内部アドレスＡＤＩを発する。
一方、ページの特性による選択的なリフレッシュ動作を行うために、メモリコントローラからの物理的ページアドレスが、アドレスデコーダ３１０８に提供される。ノーマル動作時、物理的ページアドレス以外に、セルアレイ３１０１のカラムを選択するためのアドレス（図示せず）がさらに提供され、アドレスデコーダ３１０８からのロウアドレスＡＤＤ＿Ｒ及びカラムアドレスＡＤＤ＿Ｃは、それぞれロウデコーダ３１０２及びカラムデコーダ３１０３に提供される。リフレッシュ動作の場合、物理的ページアドレスに対するデコーディング結果によるロウアドレスＡＤＤ＿Ｒが、ロウデコーダ３１０２に提供される。
セルアレイ３１０１に対するリフレッシュ動作をページ別に管理するために、リフレッシュ動作のためのコマンドＣＭＤ及び物理的ページアドレスが、メモリコントローラから半導体メモリ装置３１００に提供される。メモリコントローラは、それぞれのページに対応する論理的ページアドレスの少なくとも一つのビットを利用して、それぞれのページのデータリテンション特性を判断し、前記リテンション特性によって、異なる周期でそれぞれのページをリフレッシュする。また、それぞれのページに対して、リフレッシュ周期以内にデータのアクセスが行われた場合には、該ページに対するリフレッシュ動作をスキップする。
図２０は、本発明の一実施形態によるメモリコントローラの構成を示すブロック図である。一例として、図２０のメモリコントローラ４０００は、半導体メモリ装置のリフレッシュ動作を制御するための構成が主に示されており、それ以外にも半導体メモリ装置についての各種の制御動作のための構成がさらに備えられる。
メモリコントローラ４０００は、半導体メモリ装置と送受信するデータを一時保存するデータバッファ４３１０、半導体メモリ装置へのコマンド／アドレスの出力タイミングを制御するタイミングジェネレータ４８００、コマンド／アドレスを駆動するためのコマンド／アドレス駆動部４３２０、データ信号の入出力経路を制御するデータ経路制御部４４００、及び外部のホスト（図示せず）と送受信するデータを一時保存するデータ保存部４５１０，４５２０を備える。また、メモリコントローラ４０００は、リフレッシュ動作を行うためのリフレッシュ命令Ｒｅｆｒｅｓｈ ＣＭＤを生成するリフレッシュエンジン４６１０、外部からのデータのリード及びライト要請を一時保存するリード／ライト要請保存部４６２０，４６３０、及びリフレッシュ命令によるリフレッシュ動作を管理し、リード／ライトに係るコマンドを生成するスケジューラ及びステートマシン４７００を備える。スケジューラ及びステートマシン４７００は、前述した図１８に示したスケジューラ２８００以外に、少なくとも一つのステートマシンを備える構成である。または、図１８に示したスケジューラ２８００は、図２０に示した少なくとも一つのステートマシンをさらに備える構成であってもよい。
一方、メモリコントローラ４０００は、半導体メモリ装置のセルアレイの論理的ページアドレスと、物理的ページアドレスとの変換情報を保存するアドレス保存部４２００をさらに備える。前述した実施形態のように、アドレス保存部４２００は、論理的ページアドレスを、アドレス保存部４２００のアドレスとして利用し、論理的ページアドレスに対応する物理的ページアドレスを、アドレス保存部４２００に保存する。
一方、図２０に示したアドレス変換部４１００は、メモリコントローラ４０００内で、論理的ページアドレスと物理的ページアドレスとのアドレス変換動作が行われる場合に備えられる。すなわち、メモリシステムの駆動時、半導体メモリ装置から、物理的ページアドレスとグループ情報Ｇｒｏｕｐ Ｉｎｆｏとが、メモリコントローラ４０００に提供され、アドレス変換部４１００は、物理的ページアドレスとグループ情報Ｇｒｏｕｐ Ｉｎｆｏとを利用して、アドレス変換動作を行う。
リフレッシュエンジン４６１０は、所定のリフレッシュ周期によって、半導体メモリ装置のセルアレイに対するリフレッシュを行うためのリフレッシュコマンドＲｅｆｒｅｓｈ ＣＭＤを生成する。リフレッシュエンジン４６１０は、セルアレイのページのリフレッシュ周期によって、リフレッシュコマンドＲｅｆｒｅｓｈ ＣＭＤを生成して、スケジューラ及びステートマシン４７００に提供する。一方、リード／ライトなどのアクセスが行われたページのアドレス情報Ｒｅａｄ／Ｗｒｉｔｅ Ｐａｇｅ Ａｄｄｒｅｓｓが、リフレッシュエンジン４６１０に提供され、リフレッシュエンジン４６１０は、アクセスが行われたページのアドレス情報をさらに参照して、リフレッシュ動作を制御する。
スケジューラ及びステートマシン４７００は、リフレッシュコマンドＲｅｆｒｅｓｈ ＣＭＤに応答して、セルアレイのページに対する選択的なリフレッシュ動作のためのコマンド及びアドレスを生成する。生成されるアドレスは、論理的ページアドレスであり、生成された論理的ページアドレスは、アドレス保存部４２００に保存された情報を参照して、物理的ページアドレスに変換される。物理的ページアドレスは、コマンド／アドレス駆動部４３２０を通じて、半導体メモリ装置に提供される。
一方、ノーマル動作時、リード／ライトのための要請がスケジューラ及びステートマシン４７００に提供され、スケジューラ及びステートマシン４７００は、半導体メモリ装置のリード／ライト動作のためのコマンド及びアドレスを生成する。このリード／ライト動作のためのアドレスも、論理的ページアドレスであり、生成された論理的ページアドレスは、アドレス保存部４２００に保存された情報を参照して、物理的ページアドレスに変換される。
図２１Ａないし図２１Ｃは、図２０のメモリコントローラのリフレッシュ制御動作の一例を示すブロック図である。メモリコントローラのリフレッシュ制御の一例を、図２０及び図２１Ａないし図２１Ｃを参照して説明すれば、次の通りである。
メモリコントローラ４０００は、グループ情報Ｇｒｏｕｐ Ｉｎｆｏや論理的ページアドレスを参照して、半導体メモリ装置の各ページのデータリテンション特性を判断する。判断されたデータリテンション特性を利用して、各ページに対するリフレッシュ動作を管理する。
図２１Ａに示したように、グループ情報Ｇｒｏｕｐ Ｉｎｆｏを利用して、物理的ページアドレスをソーティングする。一例として、相対的に短いデータリテンション特性を有する物理的ページアドレスを順次にソーティングする。物理的ページアドレスのソーティング結果によって、論理的ページアドレスと物理的ページアドレスとのマッピング動作を行う。一例として、ソーティングされた物理的ページアドレスの順序によって、論理的ページアドレスの値を一つずつ増加させて、マッピングを行う。このマッピング結果によって、論理的ページアドレスの値を利用して、論理的ページアドレスに対応する物理的ページアドレスを有するページのデータリテンション特性を判断する。
図２１Ｂは、図２０のスケジューラ及びステートマシン４７００の一具現例を示すブロック図であって、マッピングされた論理的ページアドレスを利用して、リフレッシュアドレスを生成する例を表す。データリテンション特性によって、論理的ページアドレスが四つのグループに分けられる場合、各グループに属する論理的ページアドレスを生成するための第１ないし第４リフレッシュアドレスカウンタ４７１０，４７２０，４７３０，４７４０が、スケジューラ及びステートマシン４７００に備えられる。第１ないし第４リフレッシュアドレスカウンタ４７１０，４７２０，４７３０，４７４０それぞれには、各グループの開始アドレスを表す情報と、終了アドレスを表す情報とが提供される。
リフレッシュコマンド／アドレス維持部４７５０は、第１ないし第４リフレッシュアドレスカウンタ４７１０，４７２０，４７３０，４７４０から、それぞれアドレス（一例として、各グループの論理的ページアドレス）を受信し、それを維持する。また、リフレッシュコマンド／アドレス維持部４７５０は、図２０に示したリフレッシュエンジン４６１０から、リフレッシュコマンドＲｅｆｒｅｓｈ ＣＭＤを受信し、それを維持する。リフレッシュ間隔タイマ４７６０は、リフレッシュコマンドＲｅｆｒｅｓｈ ＣＭＤ及び論理的ページアドレスの出力タイミングを制御するための制御信号を、リフレッシュコマンド／アドレス維持部４７５０に提供する。
図２１Ｃは、メモリコントローラ４０００で生成されるリフレッシュコマンド及びアドレスの一例を示す図である。図２１Ｃに示したように、それぞれのグループに属するページは、異なるリフレッシュ周期によって、リフレッシュが行われる。一例として、第１グループＧｒｏｕｐ ０に属するページの場合、相対的に最も短いリフレッシュ周期を有し、第４グループＧｒｏｕｐ ３に属するページの場合、相対的に最も長いリフレッシュ周期を有する。リフレッシュコマンド／アドレス維持部４７５０は、各グループのリフレッシュ周期によって、第１ないし第４リフレッシュアドレスカウンタ４７１０，４７２０，４７３０，４７４０からのアドレスを選択的に出力する。リフレッシュコマンド／アドレス維持部４７５０から出力されるアドレスは、論理的ページアドレスであり、これは、メモリコントローラ４０００内で物理的ページアドレスに変換されて、半導体メモリ装置に提供される。
図２２は、本発明の実施形態によるメモリコントローラで、欠陥ページ管理及びロードバランシングを行う一例を示す図である。図２２に示したように、所定の物理的ページアドレスを有するページが、欠陥ページとして検出された場合、この欠陥ページを残っているページに代替することによって、欠陥ページを管理する。一例として、“０００００００１０１”の物理的ページアドレスを有するページが欠陥ページである場合、この“０００００００１０１”の物理的ページアドレスを、残っているページの物理的ページアドレス、一例として“００００００００００”値に代替する。この代替動作によって、欠陥ページの物理的ページアドレスは、最も大きい値（一例として、“１１１１１１１１１１”）を有する論理的ページアドレスに再びマッピングされる。“１１１１１１１１１１”値を有する論理的ページアドレスに対しては、アクセス可能なアドレス範囲を外して管理することによって、欠陥ページへのアクセスを防止する。
一方、ロードバランシングと関連した動作も、図２２に示したような方式により行われる。特定の物理的ページアドレスのページ（例えば、物理的ページアドレス“０００００００１０１”）のアクセス率が、所定のしきい値を超えるか否かを検出し、その検出結果によって、該ページの物理的ページアドレスを他の値に代替してもよい。一例として、物理的ページアドレス“０００００００１０１”のページのアクセス率が、しきい値を超える場合、物理的ページアドレス“０００００００１０１”を、相対的に低いアクセス率を有する“００００００００００”値に変動させる。前記のような動作によって、セルアレイの特定の領域のみが頻繁にアップデートされることを減少させる。
図２３は、本発明のさらに他の実施形態によるメモリシステムの動作方法を示すフローチャートである。図２３では、メモリコントローラが、セルアレイの領域別（一例として、ページ別）にメモリ動作を管理する一例が示される。
外部のホストから、メモリ装置のデータアクセス要請を受信する（Ｓ３１）。メモリコントローラは、半導体メモリ装置から論理的ページアドレスを受信し、それを保存したり、半導体メモリ装置から、前述した例のようなグループ情報と物理的ページアドレスとを受信し、それを利用して、論理的ページアドレスを生成し、それを保存する。メモリ動作のために、論理的ページアドレスを構成するビットのうち少なくとも一つのビットを検出し（Ｓ３２）、検出結果によって、論理的ページアドレスに対応するページの特性（一例として、ページのデータリテンション特性などのメモリ特性）を判断する（Ｓ３３）。
メモリ動作と関連して、データのリード／ライトなどのデータアクセス動作や、半導体メモリ装置のセルアレイに対するリフレッシュ動作などをページ別に管理する。一例として、データのリード／ライト動作のために、データに論理的ページアドレスを割り当てたり、リフレッシュ動作を行う論理的ページアドレスを割り当てる。データのリード／ライト動作時、データの変動周期と、各ページのデータリテンション特性とを参照して、データに対する論理的ページアドレスの割り当て動作を行う。または、リフレッシュ動作時、ページそれぞれのデータリテンション特性によって、リフレッシュ周期ごとに異なるページが選択されてリフレッシュされ、これによって、実際のリフレッシュが行われるページの論理的ページアドレスが、各リフレッシュ周期ごとに割り当てられる。前記割り当てられた論理的ページアドレスは、アドレス変換情報を利用して、物理的ページアドレスに変換される（Ｓ３４）。
前記のように、セルアレイの領域別にメモリ動作を制御するためのコマンド及び物理的ページアドレスが、メモリコントローラから出力される（Ｓ３５）。出力されたコマンド及び物理的ページアドレスが、半導体メモリ装置に提供されて、該ページのメモリ動作が制御される。
図２４は、本発明の他の実施形態による半導体メモリ装置を示す構造図である。図２４は、半導体メモリ装置が複数の半導体レイヤを積層して具現される例を表す。
図２４に示したように、半導体装置５０００は、複数の半導体レイヤＬＡ１ ５１００ないしＬＡｎ ５２００を備える。半導体レイヤＬＡ１ ５１００ないしＬＡｎ ５２００それぞれは、ＤＲＡＭセルを含むメモリチップであってもよく、半導体レイヤＬＡ１ ５１００ないしＬＡｎ ５２００のうち一部は、外部のコントローラとインターフェーシングを行うマスタチップであり、残りはデータを保存するスレーブチップであってもよい。図２４の例では、最下位に位置する半導体レイヤＬＡ１は、マスタチップと仮定し、残りの半導体レイヤＬＡ２ないしＬＡｎ ５２００は、スレーブチップと仮定する。
複数の半導体レイヤＬＡ１ ５１００ないしＬＡｎ ５２００は、貫通シリコンビア(Through Silicon Via: TSV)を通じて、信号を互いに送受信し、マスタチップは、外面に形成された導電手段（図示せず）を通じて、外部のメモリコントローラ（図示せず）と通信する。マスタチップとしての第１半導体レイヤＬＡ１ ５１００と、スレーブチップとしての第ｎ半導体レイヤＬＡｎ ５２００とを中心に、半導体メモリ装置５０００の構成及び動作を説明すれば、次の通りである。
第１半導体レイヤＬＡ１ ５１００は、スレーブチップに備えられるセルアレイ５２１０を駆動するための各種の回路を備える。例えば、第１半導体レイヤＬＡ１ ５１００は、セルアレイ５２１０のワードラインを駆動するためのロウドライバＸ−Ｄｒｉｖｅｒ ５１１０と、ビットラインを駆動するためのカラムドライバＹ−Ｄｒｉｖｅｒ ５１２０と、データの入出力を制御するためのデータ入出力部５１３０と、外部からコマンドＣＭＤを入力されるコマンドバッファ５１４０と、外部からアドレスを入力されてバッファリングするアドレスバッファ５１５０とを備える。
また、第１半導体レイヤＬＡ１ ５１００は、スレーブチップのメモリ動作を管理するためのＤＲＡＭ管理部５１６０をさらに備える。ＤＲＡＭ管理部５１６０は、前述した実施形態で説明されたように、セルアレイ５２１０の領域のメモリ特性に係るグループ情報や、物理的ページアドレスと論理的ページアドレスとの変換情報を保存する不揮発性アレイ５１６１を備える。これらのグループ情報やアドレス変換情報は、メモリシステムの初期駆動時、外部のメモリコントローラに提供される。
一方、第ｎ半導体レイヤＬＡｎ ５２００は、セルアレイ５２１０と、セルアレイを駆動するためのその他の周辺回路、例えば、セルアレイ５２１０のロウ及びカラムを選択するためのロウ／カラム選択部、ビットラインセンスアンプなど（図示せず）が配置される周辺回路領域５２２０とを備える。
図２４に示した実施形態によれば、半導体メモリ装置５０００内に備えられるセルアレイ５２１０のメモリ特性に係る情報が、不揮発性アレイ５１６１に保存され、メモリシステムの駆動時、この情報が外部のメモリコントローラやホストに提供される。外部のメモリコントローラやホストは、半導体メモリ装置５０００からグループ情報を受けて、論理的ページアドレスを生成するか、または半導体メモリ装置５０００から直接論理的ページアドレスを提供される。生成または提供された論理的ページアドレスの少なくとも一つのビットを参照して、セルアレイ５２１０の領域のメモリ特性を判断し、その判断結果によって、セルアレイ５２１０の領域別にメモリ動作を管理する。
または、マスタチップとしての第１半導体レイヤＬＡ１ ５１００が、セルアレイ５２１０の領域別にメモリ動作を管理する。セルアレイ５２１０の領域別にメモリ動作を管理するための各種の制御回路が、ＤＲＡＭ管理部５１６０に備えられ、一例として、図１８に示したメモリを管理するための各種の構成が、ＤＲＡＭ管理部５１６０に備えられる。ＤＲＡＭ管理部５１６０は、論理的ページアドレスの少なくとも一つのビットを参照して、データにアドレスを割り当て、割り当てられた論理的ページアドレスを、不揮発性アレイ５１６１に保存された情報を参照して、物理的ページアドレスに変換し、それをスレーブチップに出力する。
図２５は、図２４の半導体メモリ装置が適用されたメモリシステムの一具現例を示す図である。図２５に示したように、メモリシステム６０００は、メモリモジュール６１００と、メモリコントローラ６２００とを備え、メモリモジュール６１００は、モジュールボード上に装着された一つ以上の半導体メモリ装置６１１０を備える。半導体メモリ装置６１１０は、ＤＲＡＭチップにより具現され、それぞれの半導体メモリ装置６１１０は、複数の半導体レイヤを備える。半導体レイヤは、一つ以上のマスタチップ６１１１と、一つ以上のスレーブチップ６１１２とを備える。また、前述したように、マスタチップ６１１１は、本発明の実施形態によって生成されたグループ情報やアドレス変換情報などを保存するための不揮発性アレイを有するＤＲＡＭ管理部を備える。半導体レイヤ間の信号の伝達は、貫通シリコンビアを通じて行われる。メモリモジュール６１００は、システムバスを通じて、メモリコントローラ６２００と通信し、これによって、データＤＱ、コマンド／アドレスＣＭＤ／Ａｄｄ及びクロック信号ＣＬＫなどが、メモリモジュール６１００とメモリコントローラ６２００との間で送受信される。
図２５に示したメモリモジュール６１００によれば、モジュールボード上に、メモリ動作の管理のための別途のチップが装着される必要がない。すなわち、それぞれの半導体装置６１１０の一部の半導体レイヤが、マスタチップとして動作し、メモリ管理のための管理部をマスタチップに配置させる。これによれば、メモリモジュール６１００の観点で、集積度を向上させることができる。
図２６は、本発明の一実施形態によるメモリシステムを装着するコンピューティングシステムを示すブロック図である。モバイル機器やデスクトップコンピュータのようなコンピューティングシステム７０００に、本発明の半導体メモリ装置がＲＡＭ ７２００として装着される。ＲＡＭ ７２００として装着される半導体メモリ装置は、前述した実施形態のうちいずれか一つが適用される。例えば、ＲＡＭ ７２００は、前述した実施形態のうち半導体メモリ装置が適用されてもよく、メモリモジュールの形態で適用されてもよい。また、図２６のＲＡＭ ７２００は、半導体メモリ装置とメモリコントローラとを備える概念である。
本発明の一実施形態によるコンピューティングシステム７０００は、中央処理装置(Central Processing Unit: CPU)７１００、ＲＡＭ ７２００、ユーザーインターフェース７３００及び不揮発性メモリ７４００を備え、それらの構成要素は、それぞれバス７５００に電気的に連結されている。不揮発性メモリ７４００は、ＳＳＤ(Solid State Disk)やＨＤＤ(Hard Disk Drive)のような大容量保存装置が使われる。
コンピューティングシステム７０００において、前述した実施形態のように、ＲＡＭ ７２００は、データを保存するためのセルアレイを含むＤＲＡＭチップと、メモリの特性による管理動作を行うためのメモリ管理チップとを備える。
前記のような構成によれば、セルアレイの領域別の管理のための各種の情報、一例として、前述した実施形態におけるグループ情報やアドレス変換情報がＲＡＭ ７２００に保存され、前記情報を利用したメモリ動作を管理するための各種の構成要素がＲＡＭ ７２００に備えられる。前記のような領域別の管理のための構成要素が、メモリ管理チップに集積されるので、ＤＲＡＭチップの汎用の特性を低下させず、メモリ動作性能を向上させることができる。
前述した実施形態の説明は、本発明のさらに徹底的な理解のために、図面を参照して例を挙げたものに過ぎないので、本発明を限定する意味に解釈されてはならない。また、当業者から、本発明の基本的原理を逸脱しない範囲内で多様な変化と変更が可能であることは明らかである。
本発明は、例えば、電子システム関連の技術分野に適用可能である。
１００ メモリシステム
１０００ メモリモジュール
１１００ 半導体メモリ装置
１１１０ 不揮発性アレイ
２０００ メモリコントローラ

Claims (30)

  1. 第１アドレスによってアクセスされる複数の領域を含み、前記複数の領域は、それぞれ異なるメモリ特性を有する少なくとも二つのグループを含むセルアレイと、
    前記複数の領域それぞれが、前記少なくとも二つのグループのうちいかなるグループに属するかを表すグループ情報の不揮発性の保存を行う不揮発性アレイと、を備えることを特徴とする半導体メモリ装置。
  2. 前記グループ情報は、前記領域の第１アドレス値によって、前記不揮発性アレイに順次に保存されることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記セルアレイの領域は、前記第１アドレスに応答して、選択的にそれぞれアクセスされるページであることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記メモリ特性は、前記複数の領域それぞれのデータリテンション特性であることを特徴とする請求項１に記載の半導体メモリ装置。
  5. 前記不揮発性アレイは、アンチヒューズアレイ及びヒューズアレイのうちいずれか一つにより具現されることを特徴とする請求項１に記載の半導体メモリ装置。
  6. 前記セルアレイは、ＤＲＡＭ(Dynamic Random Access Memory)セルを含むことを特徴とする請求項１に記載の半導体メモリ装置。
  7. 初期動作時、前記グループ情報は、外部のコントローラに提供され、前記グループ情報によって、それぞれの領域別にメモリ動作が制御されることを特徴とする請求項１に記載の半導体メモリ装置。
  8. 前記不揮発性アレイは、前記グループ情報を利用して、前記第１アドレスを第２アドレスに変換した変換情報をさらに保存することを特徴とする請求項１に記載の半導体メモリ装置。
  9. 前記第２アドレスの少なくとも一つのビットは、それぞれの領域が属するグループを表すグループ情報を含むことを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記第２アドレスのアドレス値の大きさによって、各領域の属するグループが判別可能に、前記第２アドレスが変換されることを特徴とする請求項８に記載の半導体メモリ装置。
  11. 前記不揮発性アレイは、
    複数のロウを有するアレイ形態の不揮発性セルを含み、
    前記第２アドレスにより選択されたロウに、前記第２アドレスに対応する第１アドレスを、前記変換情報として保存することを特徴とする請求項８に記載の半導体メモリ装置。
  12. 外部から、前記第２アドレスを受信してデコーディングするデコーダをさらに備え、
    前記不揮発性アレイは、前記第２アドレスに該当するロウに保存された第１アドレスを出力することを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記セルアレイは、ＤＲＡＭセルアレイを含み、前記メモリ特性は、前記ＤＲＡＭセルアレイの複数の領域のデータリテンション範囲に関連することを特徴とする請求項１に記載の半導体メモリ装置。
  14. 複数の領域を含むセルアレイと、
    前記複数の領域の物理的位置を表す第１アドレスを、前記複数の領域それぞれのメモリ特性に基づいて、第２アドレスに変換した変換情報の不揮発性の保存を行う不揮発性アレイと、
    外部装置からの信号に応答して、前記不揮発性アレイにアクセスするデコーダと、を備えることを特徴とする半導体メモリ装置。
  15. 前記不揮発性アレイは、前記第２アドレスによってアクセスされる位置に、前記第２アドレスに対応する第１アドレスを、前記変換情報として保存することを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記デコーダは、前記外部装置から、前記第２アドレスを受信して、それをデコーディングし、
    前記セルアレイの複数の領域は、前記不揮発性アレイから出力された前記第１アドレスによってアクセスされることを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記第１アドレスと第２アドレスとの変換情報は、初期動作時に前記外部装置に提供されることを特徴とする請求項１４に記載の半導体メモリ装置。
  18. 前記第１アドレスと第２アドレスとの変換情報は、前記半導体メモリ装置のテストステップで保存されることを特徴とする請求項１４に記載の半導体メモリ装置。
  19. 前記第２アドレスの少なくとも一つのビットは、それぞれの領域のメモリ特性に係わる情報を含むことを特徴とする請求項１４に記載の半導体メモリ装置。
  20. モジュールボードと、
    前記モジュールボード上に装着され、複数の領域を有するセルアレイを含み、前記複数の領域は、それぞれ異なるメモリ特性を有する少なくとも二つのグループを含む一つ以上のメモリチップと、
    前記モジュールボード上に装着され、前記メモリチップのメモリ動作を管理し、前記複数の領域それぞれが、前記少なくとも二つのグループのうちいかなるグループに属するかを表すグループ情報の不揮発性の保存を行う不揮発性アレイを含むメモリ管理チップと、を備えることを特徴とするメモリモジュール。
  21. 前記セルアレイの領域は、それぞれ第１アドレスに応答して、選択的にアクセスされるページであり、前記グループ情報は、前記複数のページそれぞれのデータリテンション特性による値を有することを特徴とする請求項２０に記載のメモリモジュール。
  22. 前記不揮発性アレイは、前記グループ情報を利用して、前記第１アドレスを第２アドレスに変換した変換情報をさらに保存することを特徴とする請求項２０に記載のメモリモジュール。
  23. 前記メモリ管理チップは、外部からコマンド及び前記第２アドレスを含むパケットを受信するＡＭＢ(Advanced Memory Buffer)チップであることを特徴とする請求項２２に記載のメモリモジュール。
  24. 前記ＡＭＢチップは、
    前記外部からのパケットを保存するＡＭＢコアと、
    前記パケットの伝達経路を制御する経路制御ロジックと、
    前記不揮発性アレイを含み、前記パケットに含まれた第２アドレスを、前記第１アドレスに変換するメモリ管理部と、をさらに備えることを特徴とする請求項２３に記載のメモリモジュール。
  25. メモリコントローラにおいて、
    前記メモリコントローラは、複数の領域を有するセルアレイを含み、前記複数の領域は、それぞれ異なるメモリ特性を有する少なくとも二つのグループを含む半導体メモリ装置と通信し、
    前記複数の領域それぞれが、前記少なくとも二つのグループのうちいかなるグループに属するかを表すグループ情報を受信し、前記グループ情報を利用して、前記領域の物理的位置を表す第１アドレスを、第２アドレスに変換するアドレス変換部と、
    アドレスを変換した変換情報を保存するアドレス保存部と、を備えることを特徴とするメモリコントローラ。
  26. 前記アドレス保存部は、前記第２アドレスによって指定される位置に、前記第２アドレスに対応する第１アドレスを保存することを特徴とする請求項２５に記載のメモリコントローラ。
  27. 外部のホストから、前記第２アドレスを受信し、前記第２アドレスを第１アドレスに変換して、前記半導体メモリ装置に提供することを特徴とする請求項２６に記載のメモリコントローラ。
  28. メモリ動作時、前記第２アドレスの少なくとも一つのビットを確認し、前記確認結果によって、アクセスを行う領域に対応する第２アドレスを選択することを特徴とする請求項２５に記載のメモリコントローラ。
  29. メモリコントローラにおいて、
    前記メモリコントローラは、複数の領域を有するセルアレイを含む半導体メモリ装置と通信し、
    前記複数の領域の物理的位置を表す第１アドレスを、前記複数の領域それぞれのメモリ特性に基づいて、第２アドレスに変換した変換情報を保存するアドレス保存部と、
    ホストから、前記第２アドレスを受信し、前記第２アドレスをデコーディングして、前記アドレス保存部をアクセスするデコーダと、を備え、
    前記ホストからの第２アドレスに対応する第１アドレスを、前記半導体メモリ装置に出力することを特徴とするメモリコントローラ。
  30. 前記変換情報は、システム駆動時に、前記半導体メモリ装置から提供されることを特徴とする請求項２９に記載のメモリコントローラ。
JP2012288094A 2011-12-30 2012-12-28 メモリ特性情報を保存する半導体メモリ装置、それを含むメモリモジュール、メモリシステム及び半導体メモリ装置の動作方法 Pending JP2013140592A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110147415A KR20130078455A (ko) 2011-12-30 2011-12-30 메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법
KR10-2011-0147415 2011-12-30

Publications (1)

Publication Number Publication Date
JP2013140592A true JP2013140592A (ja) 2013-07-18

Family

ID=48608029

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012288094A Pending JP2013140592A (ja) 2011-12-30 2012-12-28 メモリ特性情報を保存する半導体メモリ装置、それを含むメモリモジュール、メモリシステム及び半導体メモリ装置の動作方法

Country Status (6)

Country Link
US (1) US9058897B2 (ja)
JP (1) JP2013140592A (ja)
KR (1) KR20130078455A (ja)
CN (1) CN103187092A (ja)
DE (1) DE102012111092A1 (ja)
TW (1) TW201333949A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016540337A (ja) * 2013-12-09 2016-12-22 クアルコム，インコーポレイテッド ネクストビット表を用いたメモリセルのためのリフレッシュ方式

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD758372S1 (en) * 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
US9888283B2 (en) 2013-03-13 2018-02-06 Nagrastar Llc Systems and methods for performing transport I/O
US10042750B2 (en) * 2013-03-15 2018-08-07 Micron Technology, Inc. Apparatuses and methods for adaptive control of memory using an adaptive memory controller with a memory management hypervisor
KR20150024685A (ko) * 2013-08-27 2015-03-09 삼성전자주식회사 특성이 서로 다른 칩으로 구성된 메모리 모듈
KR102070729B1 (ko) 2013-11-12 2020-03-02 삼성전자주식회사 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템
US9424442B2 (en) 2013-11-27 2016-08-23 Huawei Technologies Co., Ltd. Nonvolatile memory and electronic device
CN103631732B (zh) * 2013-11-27 2016-09-07 华为技术有限公司 非易失存储器及电子设备
US10114584B2 (en) * 2014-12-22 2018-10-30 Sandisk Technologies Llc Removing read disturb signatures for memory analytics
US9899102B2 (en) * 2015-03-31 2018-02-20 SK Hynix Inc. Semiconductor device and operating method thereof
USD864968S1 (en) 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
CN104851452B (zh) * 2015-05-06 2017-09-29 中国航天科技集团公司第九研究院第七七一研究所 一种基于功耗控制的存储体片上集成结构及其控制方法
KR20170023439A (ko) * 2015-08-24 2017-03-06 삼성전자주식회사 메모리 테스트 시스템 및 메모리 시스템
US10031674B2 (en) * 2015-10-07 2018-07-24 Samsung Electronics Co., Ltd. DIMM SSD addressing performance techniques
KR102497239B1 (ko) 2015-12-17 2023-02-08 삼성전자주식회사 고속 신호 특성을 갖는 반도체 모듈
US10078567B2 (en) 2016-03-18 2018-09-18 Alibaba Group Holding Limited Implementing fault tolerance in computer system memory
KR102637160B1 (ko) * 2016-04-14 2024-02-19 삼성전자주식회사 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법
US10324760B2 (en) * 2016-04-29 2019-06-18 Advanced Micro Devices, Inc. Leases for blocks of memory in a multi-level memory
CN108074623A (zh) * 2016-11-08 2018-05-25 英业达科技有限公司 依据测试粒度决定存储器测试覆盖率的系统及其方法
WO2018094620A1 (zh) 2016-11-23 2018-05-31 华为技术有限公司 一种内存分配方法和设备
CN109983538B (zh) * 2016-11-29 2023-06-16 Arm有限公司 存储地址转换
US10785301B2 (en) * 2017-08-03 2020-09-22 Toshiba Memory Corporation NVM express over fabrics
CN107591176A (zh) * 2017-08-25 2018-01-16 晶晨半导体(上海)股份有限公司 一种减弱芯片和存储器之间的辐射强度的方法
KR102064873B1 (ko) * 2018-02-21 2020-01-10 삼성전자주식회사 메모리 모듈 및 이를 구비하는 메모리 시스템
US11573800B2 (en) 2018-07-05 2023-02-07 Marvell Asia Pte, Ltd. Complex I/O value prediction for multiple values with physical or virtual addresses
US11360840B2 (en) * 2020-01-20 2022-06-14 Samsung Electronics Co., Ltd. Method and apparatus for performing redundancy analysis of a semiconductor device
CN113391184A (zh) * 2020-03-11 2021-09-14 长鑫存储技术有限公司 控制芯片的测试方法及相关设备
CN113393892A (zh) 2020-03-11 2021-09-14 长鑫存储技术有限公司 控制芯片的测试方法及相关设备
CN113689902B (zh) * 2020-05-19 2023-09-01 长鑫存储技术有限公司 生成存储器地址数据的方法、计算机可读存储介质及设备
US11604609B1 (en) * 2021-10-08 2023-03-14 Micron Technology, Inc. Techniques for command sequence adjustment

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09147554A (ja) 1995-11-24 1997-06-06 Nec Corp ダイナミックメモリ装置及びその駆動方法
US6188595B1 (en) * 1998-06-30 2001-02-13 Micron Technology, Inc. Memory architecture and addressing for optimized density in integrated circuit package or on circuit board
US20030090937A1 (en) * 2001-11-14 2003-05-15 Han-Ping Chen DRAM-based flash memory unit
JP2003346477A (ja) 2002-05-28 2003-12-05 Internatl Business Mach Corp <Ibm> Ｄｒａｍおよびそのリフレッシュ方法
JP4499982B2 (ja) * 2002-09-11 2010-07-14 株式会社日立製作所 メモリシステム
US6920523B2 (en) 2002-10-07 2005-07-19 Infineon Technologies Ag Bank address mapping according to bank retention time in dynamic random access memories
JP4478974B2 (ja) 2004-01-30 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
KR101380187B1 (ko) * 2007-10-08 2014-04-03 삼성전자주식회사 저전력, 낮은 독출 디스터번스를 갖는 비휘발성 메모리 장치 및 그것의 프리챠지 방법 및 독출 방법
JP2010282511A (ja) * 2009-06-05 2010-12-16 Elpida Memory Inc メモリモジュール及びこれを備えるメモリシステム
JP2011164994A (ja) * 2010-02-10 2011-08-25 Toshiba Corp メモリシステム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016540337A (ja) * 2013-12-09 2016-12-22 クアルコム，インコーポレイテッド ネクストビット表を用いたメモリセルのためのリフレッシュ方式

Also Published As

Publication number Publication date
US20130170274A1 (en) 2013-07-04
US9058897B2 (en) 2015-06-16
DE102012111092A1 (de) 2013-07-04
KR20130078455A (ko) 2013-07-10
TW201333949A (zh) 2013-08-16
CN103187092A (zh) 2013-07-03

Similar Documents

Publication Publication Date Title
JP2013140592A (ja) メモリ特性情報を保存する半導体メモリ装置、それを含むメモリモジュール、メモリシステム及び半導体メモリ装置の動作方法
US11393519B2 (en) Semiconductor memory devices and methods of operating the semiconductor memory devices
US8588017B2 (en) Memory circuits, systems, and modules for performing DRAM refresh operations and methods of operating the same
US9922729B2 (en) Soft post package repair of memory devices
US9600362B2 (en) Method and apparatus for refreshing and data scrubbing memory device
US20080291765A1 (en) Methods, circuits, and systems to select memory regions
US20140089574A1 (en) Semiconductor memory device storing memory characteristic information, memory module and memory system having the same, and operating method of the same
US11694762B2 (en) Memory device with a memory repair mechanism and methods for operating the same
US11232849B2 (en) Memory device with a repair match mechanism and methods for operating the same
CN112116945A (zh) 半导体存储器设备和存储器系统
US9069717B1 (en) Memory parametric improvements
US9672891B2 (en) Memory device, memory module including the memory device, method of fabricating the memory module, and method of repairing the memory module
US10755762B2 (en) Semiconductor device and memory module including the semiconductor device for controlling a refresh cycle differently based on error correction code
US11901025B2 (en) Semiconductor memory device and method of operating semiconductor memory device
CN115543869A (zh) 多路组相连高速缓冲存储器及其访问方法、计算机设备
CN113362883B (zh) 可配置软封装后修复(sppr)方案
TWI721660B (zh) 控制資料讀寫裝置與方法