CN103187092A - 半导体存储器件、存储模块和存储系统及其操作方法 - Google Patents

半导体存储器件、存储模块和存储系统及其操作方法 Download PDF

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Abstract

一种半导体存储器件包括包含通过第一地址存取的多个区域的单元阵列，其中所述多个区域包括分别具有不同存储特性的至少两组区域。所述器件进一步包括用于指示多个区域中的每一个属于至少两组中的哪个组的组信息的非易失性存储的非易失性阵列。

Description

半导体存储器件、存储模块和存储系统及其操作方法
对相关申请的交叉引用 
本申请要求于2011年12月30日在韩国知识产权局提交的韩国专利申请第10-2011-0147415号的优先权，通过全文引用将其公开合并于此。 
技术领域
本发明构思通常涉及半导体存储器件，并且更具体地，本发明构思涉及存储存储特性信息的半导体存储器件、包含其的存储模块和存储系统、以及操作其的方法。 
背景技术
动态随机存取存储器（DRAM）是具有有限数据保留特性的半导体存储器件的示例。也就是说，即使对于无缺陷的存储单元，在所规定的时间段流逝之后也不保证在存储单元中所存储的数据的有效性。照这样说来，采用刷新功能，其中，DRAM在刷新时段到期时刷新（重写）在存储单元中所存储的数据。所述刷新时段被设置为DRAM的规定值。 
随着器件集成度的增加可能减小刷新时段（即，可能增加刷新频率）。这是因为，例如，随着DRAM变得更高集成化，存储单元电容器的尺寸（电容）能够减小，并且寄生电容等的有害效应等能够增加。 
同时，可以利用半导体存储器件的冗余单元来代替薄弱单元（即，具有不可接受的低数据保留特性的单元）。然而，由于冗余单元可能具有与所谓的薄弱单元相同或相似的存储特性，所以特别是随着器件集成度的增加，限制了此方法的效率。因而可能有必要投入相当大的资源来提供冗余单元。 
发明内容
根据本发明构思的一方面，提供一种半导体存储器件，包括：包含通过第一地址存取的多个区域的单元阵列，其中，所述多个区域包含分别具有不 同存储特性的至少两组区域。该器件进一步包括：非易失性阵列，用于对指示所述多个区域中的每个属于所述至少两组中的哪个组的组信息的非易失性储存。 
根据本发明构思的另一方面，提供一种半导体存储器件，包括：单元阵列，包括多个区域；非易失性阵列，用于基于多个区域的存储特性的从表示多个区域的物理地址的第一地址到第二地址的转换的转换信息的非易失性储存。该器件进一步包括：译码器，响应于来自外部器件的信号，存取所述非易失性阵列。 
根据本发明构思的另一方面，提供一种存储模块，包括：模块板；以及至少一个存储芯片，其被装配在所述模块板上并且包括具有多个区域的单元阵列，所述多个区域包括分别具有不同存储特性的至少两组区域。该模块进一步包括：存储器管理芯片，其被装配在所述模块板上，管理至少一个存储芯片的存储操作，并且包括用于对指示多个区域中的每一个属于所述至少两组中的哪个组的组信息的非易失性储存的非易失性阵列。 
根据本发明构思的一方面，提供一种存储控制器，用于与包含具有多个区域的单元阵列的半导体存储器件通信，所述多个区域包括分别具有不同存储特性的至少两组区域。所述存储控制器包括：地址转换器，用于接收指示所述多个区域中的每一个属于所述至少两组中的哪个组的组信息，并且基于所述组信息将指示所述多个区域中的每一个的物理地址的第一地址转换为第二地址。该控制器进一步包括：地址存储单元，用于存储用于地址的转换的转换信息。 
根据本发明构思的一方面，提供一种存储控制器，用于与包括具有多个区域的单元阵列的半导体存储器件通信。所述存储控制器包括：地址存储单元，用于存储关于基于所述多个区域的存储特性将指示所述多个区域的物理地址的第一地址转换到第二地址的转换信息。该控制器进一步包括：译码器，用于从主机接收第二地址并且通过译码所述第二地址来存取地址存储单元，其中，将与来自主机的第二地址相对应的第一地址输出给所述半导体存储器件。 
附图说明
从结合以下附图的详细描述，本发明构思的示例实施例将变得易于理 解，其中： 
图1是可以应用本发明构思的存储系统的框图； 
图2(a)和图2(b)是表示根据本发明构思实施例的、图1的存储系统的半导体存储器件的体和页结构的图示； 
图3A和图3B是在描述根据本发明构思实施例的、基于存储特性的单元阵列的区域的分组中所使用的图示； 
图4A和图4B是在描述根据本发明构思实施例的、使用图3A和图3B的特性信息的地址转换操作中所使用的图示； 
图5A和图5B是在描述根据本发明构思另一实施例的、使用图3A和图3B的特性信息的地址转换操作中所使用的图示； 
图6是根据本发明构思实施例的与测试装置接口的存储器件的框图； 
图7是根据本发明构思实施例的、通过其将组信息和/或地址转换信息存储在半导体存储器件中的框图； 
图8是示出根据本发明构思实施例的、在正常模式中半导体存储器件的操作的框图； 
图9A和图9B是根据本发明构思实施例的存储模块的框图； 
图10A和图10B是根据本发明构思另一实施例的存储模块和存储系统的框图； 
图11A和图11B是示出根据本发明构思实施例的、分别包括在存储模块中的多个DRAM芯片的地址转换的框图； 
图12是根据本发明构思另一实施例的存储系统的框图； 
图13(a)、图13(b)和图13(c)示出根据本发明构思实施例的图12的存储系统中的地址转换操作； 
图14是示出根据本发明构思实施例的存储系统的正常操作的框图； 
图15是示出根据本发明构思实施例的存储系统的操作方法的流程图； 
图16是示出根据本发明构思另一实施例的存储系统的操作方法的流程图； 
图17A和图17B示出根据本发明构思实施例的、基于单元阵列的每一个区域的存储特性的半导体存储器件的操作管理； 
图18是根据本发明构思实施例的存储控制器的框图； 
图19是根据本发明构思实施例的半导体存储器件的框图； 
图20是根据本发明构思实施例的存储控制器的配置的框图； 
图21A、图21B和图21C图示示出根据本发明构思实施例的，图20的存储控制器的刷新控制操作的框图； 
图22示出根据本发明构思实施例的、在存储控制器中的坏页管理和负载平衡的性能； 
图23是示出根据本发明构思另一实施例的、存储系统的操作方法的流程图； 
图24是根据本发明构思另一实施例的半导体存储器件的结构图； 
图25示出根据本发明构思实施例的可以应用图24的半导体存储器件的存储系统；以及 
图26是配备有根据本发明构思实施例的存储系统的计算系统的框图。 
具体实施方式
现在将参照附图描述本发明构思实施例，意欲向本领域普通技术人员提供本发明构思的清晰理解，但是不意欲限制所附权利要求的范围。 
正如这里所使用，术语“和/或”包括一个或多个相关所列条目的任意和所有组合。当在一列元素之前时，诸如“至少之一”的表达修改整列元素并且不修改该列的单个元素。 
图1是可以应用本发明构思的存储系统100的方框图。如图1中所示，存储系统100包括存储模块1000和存储控制器2000。存储模块1000包括装配在模块板上的至少一个半导体存储器件。每一个半导体存储器件1100可以是例如包括易失性存储单元的阵列（图1中未示出）的易失性存储芯片。此后，提供一示例，其中每一个半导体存储器件1100是包括DRAM存储单元的阵列的DRAM芯片。然而，本发明构思不局限于此。 
存储控制器2000发送用于控制存储模块1000的半导体存储器件1100的各种类型的信号，例如命令/地址信号CMD/ADD和时钟信号CLK，并且通过与存储模块1000通信向和/或从半导体存储器件1100发送和/或接收数据信号DQ。如上面提到的，实施例给出了半导体存储器件1100包括DRAM单元阵列的示例。可以将DRAM单元阵列划分为多个区域。例如，单元阵列可以包括多个存储体（memory bank），每一个存储体包括多个页。可以将页定义为当施加一个RAS（读地址选通）激活命令时用于存储从体移动到位 线读出放大器的数据的单元。 
除DRAM单元阵列以外，根据本实施例的示例，每一个半导体存储器件1100进一步包括非易失性存储单元。可以以任意各种不同的形式来实现非易失性存储单元。例如，可以用按照阵列来排列熔丝和反熔丝以便以非易失性方式存储数据的非易失性阵列1110来实现非易失性存储单元。 
根据本实施例的示例，在非易失性阵列1110中存储与DRAM单元阵列的存储特性相关的信息。例如，在非易失性阵列1110中可以存储与DRAM单元阵列的每一个区域的数据保留特性相关的信息。作为另一个示例，可以测试DRAM单元阵列的多个区域（例如页）的每一个的数据保留特性，并且在非易失性阵列1110中存储测试结果。 
此外，通过参照页的数据保留特性可以将每一个页的物理页地址（PPA）转换为逻辑页地址（LPA）。可以通过PPA和LPA的一一映射来执行这个地址转换操作。此外，当执行地址转换操作时，可以执行该映射以便LPA中的至少一些位包括相应页的数据保留特性。在存储操作中，存储控制器2000通过参照LPA的位信息可以确定存储特性（例如，数据保留特性），并且可以考虑到取决于所述确定结果的每个页的特性来管理存储操作。作为存储操作的示例，通过考虑单元阵列的数据保留特性，可以以页为基础来管理刷新操作，或者可以以页为基础来管理包括读/写的存取操作。 
图2(a)和图2(b)是用于解释根据本发明构思实施例的、图1的半导体存储器件1100的体结构和页结构的图示。如图2(a)中所示，半导体存储器件1100可以包括包含第一至第四存储体BANK1至BANK4的单元阵列以及用于驱动单元阵列的周边区域。尽管未示出，但是可以在周边区域中安排诸如行译码器、列译码器、数据输入/输出单元、刷新管理单元的各种电路，以驱动单元阵列，并且在半导体存储器件1100中可以进一步包括图1中所示的非易失性阵列1110。 
第一至第四存储体BANK1至BANK4中的每一个可以包括多个页。例如，如图2(b)中所示，某个体（例如第一体BANK1）可以包括其PPA分别被指定为“0000000000”至“1111111111”的多个页。此外，某个体可以包括在修复具有缺陷部分的一个或者更多个页中所使用的至少一个冗余页。每一个页可以存储预设量的数据（例如8k字节数据），并且当施加一个RAS（行地址选通脉冲）激活命令时，响应于外部地址（例如行地址）来选择相 应页，并且所选择的页的数据移动到位线读出放大器（未示出），从而执行数据读出操作。 
图3A和图3B是在描述根据本发明构思实施例的基于存储特性的单元阵列的区域的分组的操作的图示。为了确定单元阵列的特性，可以测试单元阵列的多个区域，并且可以将具有相同或相似特性的区域归为一组。例如，可以测试单元阵列的多个页的数据保留特性中的每一个，并且取决于测试结果可以产生指示每一页的数据保留特性属于哪个组的分组信息。 
就是说，可以测试多个页的数据保留特性，并且可以基于测试结果来确定每一页的数据保留特性所属的组。例如，如图3A中所示，当测量到在PPA0至7的页的实际数据保留值Tmref分别为2ms、5ms、1s、24ms、61ms、140ms、1ms和128ms时，可以将与保留保护带有关的页所需要的刷新时段Trref分别计算为1ms、2.5ms、0.5ms、12ms、31ms、70ms、0.5ms和64ms。图3A示出基于保留保护带的刷新时段Trref分别是实际保留值Tmref的一半的示例。 
此外，基于所测量的刷新时段Trref可以定义多个组Tref。例如，如图3B中所示，可以将多个组Tref分成：第一组，其中刷新时段Trref的范围等于或大于1ms并且小于8ms（组名：1ms）；第二组，其中刷新时段Trref的范围等于或大于8ms并且小于32ms（组名：8ms）；第三组，其中刷新时段Trref的范围等于或大于32ms并且小于64ms（组名：32ms）；以及第四组，其中刷新时段Trref的范围等于或大于64ms（组名：64ms）。因此，PPA对应于0和1的页属于第一组，PPA对应于3和4的页属于第二组，以及其它的PPA属于第四组。将可以被如上所述地确定的页的存储特性信息（例如，关于页所属的组的信息）存储在半导体存储器件1100的非易失性阵列1110中。可以将组的数量限定为预设数量。而且，例如，当定义4个组时，关于页所属的组的信息（此后，组信息）可以具有2位长度。 
在以上描述的实施例中，可以基于诸如数据保留的存储特性的分布来确定所定义的组的数量，并且可以取决于应用半导体存储器件1100的应用来变化所定义的组的数量。此外，可以考虑到测试安全带（guard band）来确定用于定义每一组的边界，并且可以以多种不同的方式来定义形成每一组的基本单位。例如，尽管在图3A和3B中已经描述了页是用于形成每一组的单位，但是绑定几个页的页集群可以是用于形成每一组的单位。此外，当将 多个页分类成组时，可以使用包括在单元阵列的存储体中的页或者使用包括在与存储体的一部分相对应的存储块中的页来执行分类操作。 
可替换地，可以在用冗余页替换坏页之后执行分类操作。例如，如图3A和图3B中所示，PPA对应于6的页可以是刷新时段Trref对应于0.5ms的坏页，并且可以通过利用冗余页的替换来修复坏页。当对存储特性分类时，可以基于被修复页的存储特性来执行分类操作。 
图4A和图4B示出根据本发明构思实施例的使用图3A和图3B的特性信息的地址转换操作。将被分配给图3A和图3B中的每一组的页的PPA转换为LPA，并且LPA的至少一位包括存储特性信息。例如，当将页的数据保留特性分为4组时，每个LPA的两位可以包括组信息。图4A示出每个LPA的两个最高有效位（MSB）包括组信息的示例，并且图4B示出将组信息“00”、“01”、“10”和“11”分别分配给第一组（组名：1ms）、第二组（组名：8ms）、第三组（组名：32ms）、第四组（组名：64ms）的示例。也就是说，可以根据相应LPA的至少一位来确定每一页的数据保留特性，并且可以通过考虑到所确定的特性来管理半导体存储器件1100的操作而最小化弱单元（或页）的影响。 
可以以不同方式来实现将存储特性信息分组的操作或者将PPA转换为LPA的操作。例如，如图4B中所示，可以将存储特性信息分组以便每个组的尺寸相同。也就是说，可以执行分组以便属于每个组的页的数量相同，并且为了做到这点，当属于某一组的页的数量超过分配给该组的数量时，可以执行分组以便将超出的页分配给另一组。 
例如，在半导体存储器件生产过程中，单元阵列的部分单元（或者部分页）的特性可能降低，并且在这种情形中，具有比正常单元（或者正常页）更低特性的部分单元（或者部分页）的数量相对较少。因此，将正常页分配给第四组（组名：64ms），并且将超过分配给第四组（组名：64ms）的数量的页分配给第三组（组名：32ms）作为下一组。以这种方式，可以将相同数量的页分配给每一组，并且因此，对于具有相对较低数据保留特性的组、可以一起分配具有与该组相对应的数据保留特性的页、以及具有更好数据保留特性的页。 
在组分配操作之后，可以执行将PPA转换到LPA的操作。将每一个LPA的一些位（例如，两个MSB）设置为与每个组对应的特定值，并且通过从 最低有效位（LSB）开始一个一个地计数相应的LPA可以获得属于每个组的页的LPA的每个值。 
可以通过半导体存储器件1100的测试操作来执行地址转换操作。可替换地，通过参照以非易失性方式在半导体存储器件1100中存储的页的特性信息，存储控制器或者主机可以执行所述的地址转换操作。当通过测试操作执行所述地址转换操作时，以非易失性方式在半导体存储器件1100中存储PPA和LPA之间的地址转换信息。当通过存储控制器或主机来执行地址转换操作时，存储控制器或主机读取在半导体存储器件1100中存储的页的特性信息，并且使用所读取的特性信息来执行地址转换操作。此外，存储控制器或主机可以将根据地址转换操作的PPA和LPA之间的地址转换信息存储在它的内部储存器（例如，诸如静态随机存取存储器（SRAM）的易失性储存器）中。例如，当将数据存取请求从主机发送给存储控制器时，存储控制器检查LPA的至少一些位以确定要被存取的页的存储特性，并且向半导体存储器件1100提供与要被存取的页的LPA相对应的PPA以执行数据存取操作。 
图5A和图5B示出根据本发明构思另一实施例的使用图3A和图3B的特性信息的地址转换操作。图5A和图5B也示出将页的数据保留特性分类为4组并且取决于组分类结果将PPA转换为LPA的示例。 
当基于页的存储特性来执行分组时，可以将组设置为具有不同尺寸（或者页数）。例如，如图5B中所示，属于第四组（组名64ms）的页数可以是最多的，而属于第一组（组名1ms）的页数可以是最少的。就是说，将组尺寸定义为适合于与每一组相对应的页数，并且在完成分组之后，可以执行所述地址转换操作。 
将被分配给每一组的页的PPA转换为LPA，并且通过参照每个LPA来确定存储特性信息。如图5A中所示，当基于每一页的数据保留特性来执行分组时，可以根据页的数据保留特性的测试结果将每一页分配给多个组之一。当通过分配操作来确定关于属于每一组的页的信息以及每一组的尺寸时，将PPA转换为LPA。通过向上计数或者向下计数每一组的LPA中的每一个可以执行该地址转换操作。例如，由于已经确定了每一组的尺寸，所以通过从最大值LPAmax“1111111111”起的向下计数操作可以分配第一组（组名：1ms）的页的LPA，以及通过从预设地址值LPA1到最小值“0000000000”的向下计数操作可以分配第四组（组名：64ms）的页的LPA。 
也就是说，将与分配给每一组的页数相同数量的LPA分配给每个相应的组。图5A示出第一组（组名：1ms）的页的LPA具有相对较大地址值的示例。然而，分配给每一组的LPA的值可以与图5A中所示的示例不同地分配。当使用LPA的地址值来确定页的存储特性（例如，数据保留特性）时，可以通过检查每个LPA的地址值所处的范围来确定每一页的存储特性。 
现在将描述以上所述的组信息和地址转换信息的产生/存储操作。为了便于描述，假定作为分组单位（unit）的单元（cell）阵列的区域是页，并且要被测试的存储特性是每一页的数据保留特性。 
图6是根据本发明构思实施例的通过测试装置（equipment）来确定存储器件的存储特性的框图。图6示出通过外部自动测试装置（ATE）1200来测试半导体存储器件1100的示例。 
为了获得在半导体存储器件1100中所包含的单元阵列的多个页的存储特性信息，ATE1200向半导体存储器件1100发送各种类型的测试信号Test_sig。各种类型的测试信号Test_sig可以包括用于存取所述单元阵列的多个页的命令、地址和数据信号。ATE1200从半导体存储器件1100接收测试结果Test_res。通过测试操作，可以将来自ATE1200的数据信号存储在单元阵列中，并且可以将通过读取在单元阵列中存储的数据信号而获得的读数据作为测试结果Test_res提供给ATE1200。 
ATE1200通过分析测试结果Test_res来确定单元阵列的多个页的存储特性。ATE1200将多个页的数据保留特性确定为存储特性，基于确定结果将多个页分为至少两组，并且基于分类结果产生组信息Group Info。此外，ATE1200通过使用组信息Group Info将多个页中的每一个的PPA转换为LPA，以产生地址转换信息LPA/PPA。根据参照图3A至图5B描述的实施例可以执行产生组信息Group Info和地址转换信息LPA/PPA的操作。例如，通过确定多个页的组信息Group Info以及LPA和PPA的一对一映射可以执行地址转换操作。 
ATE1200向半导体存储器件1100提供组信息Group Info和地址转换信息LPA/PPA。半导体存储器件1100将组信息Group Info和/或地址转换信息LPA/PPA存储在包括在其中的非易失性阵列（未示出）中。 
图7是根据本发明构思实施例的将组信息Group Info和/或地址转换信息LPA/PPA存储在半导体存储器件1100中的框图。图7示出其中将由测试装 置所产生的组信息Group Info和/或地址转换信息LPA/PPA存储在半导体存储器件1100中所包含的非易失性阵列1110中的示例。 
如图7中所示，半导体存储器件1100可以包括非易失性阵列1110、数据缓冲器1120、命令缓冲器1130、地址缓冲器1140、译码器1150以及复用器1160。非易失性阵列1110可以包括用于存储组信息Group Info的存储区域和用于存储地址转换信息LPA/PPA的存储区域。 
可以将来自测试装置的组信息Group Info和地址转换信息LPA/PPA存储在非易失性阵列1110的相应区域中。可替换地，可以仅仅将来自测试装置的地址转换信息LPA/PPA存储在非易失性阵列1110中。当存储地址转换信息LPA/PPA时，LPA用于存取非易失性阵列1110，并且可以将相应的PPA存储在由LPA所指定的位置。也就是说，通过将PPA实质地存储在非易失性阵列1110中可以执行存储地址转换信息LPA/PPA的操作。 
之后，将LPA输入到半导体存储器件1100中用于存储操作，并且通过译码LPA而输出在非易失性阵列1110中所存储的PPA。将PPA提供给地址译码器用于单元阵列。 
数据缓冲器1120在正常模式中临时存储数据信号DQ，并且在测试模式中临时存储用于测试的数据信号DQ或者要被存储在非易失性阵列1110中的组信息Group Info或者PPA。经由一个或多个缓冲器将组信息Group Info或PPA提供给非易失性阵列1110。 
命令缓冲器1130接收用于在正常模式或测试模式中操作半导体存储器件1100的各种类型的命令。在测试模式中，半导体存储器件1100进入如命令CMD所指示的测试模式Test_Mode_On，并且将用于测试操作的数据信号DQ和PPA提供给半导体存储器件1100。在测试模式Test_Mode_On中，复用器1160选择性地输出从外部接收的PPA。将基于PPA存取的数据信号DQ提供给测试装置，并且测试装置产生单元阵列（未示出）的页的组信息Group Info或者地址转换信息LPA/PPA。通过组合现有的特定命令CMD或者在半导体存储器件1100中所包含的独立引脚可以控制进入测试模式Test_Mode_On。 
半导体存储器件1100通过命令CMD进入用于存储组信息Group Info和/或地址转换信息LPA/PPA的模式PPA_Write_On。经由数据缓冲器1120将组信息Group Info存储在非易失性阵列1110的预定区域中。 
为了在非易失性阵列1110中存储地址转换信息LPA/PPA，将PPA和LPA提供给半导体存储器件1100。例如，经由数据缓冲器1120将PPA提供给非易失性阵列1110，并且经由地址缓冲器1140将LPA提供给译码器1150。将PPA存储在与非易失性阵列1110中的LPA相对应的区域中。 
此后，从外部接收在半导体存储器件1100的正常操作中用于存取单元阵列的LPA，并且非易失性阵列1110输出在与LPA相对应的区域中所存储的PPA。在正常模式中，复用器从非易失性阵列1110中选择性地输出PPA并且向地址译码器提供PPA。 
这里已经给出了当将地址转换信息LPA/PPA存储在非易失性阵列1110中时仅仅将PPA实质地存储在非易失性阵列1110中的示例。然而，本发明构思并不限于此。例如，可以将具有PPA和LPA之间的映射信息的映射表存储在半导体存储器件1100中，并且通过参照所述映射表和从外部提供的LPA可以输出相应的PPA。 
图8是示出根据本发明构思实施例的在正常模式中的半导体存储器件1100的操作的框图。如图8中所示，半导体存储器件1100包括其中存储LPA和PPA之间的地址转换信息LPA/PPA的非易失性阵列1110。对于存储操作，从外部控制器接收LPA，并且经由1150将LPA提供给非易失性阵列1110。从非易失性阵列1110输出在与LPA相对应的区域中所存储的PPA，并且经由地址译码器1170将其提供给单元阵列1180。虽然图8示出将反熔丝阵列用于实现非易失性阵列1110的示例，但是替代地可以使用熔丝阵列来实现非易失性阵列1110。此外，可以使用用于永久存储信息的激光熔丝阵列或者使用其中可以更新信息的电熔丝阵列来实现非易失性阵列1110。 
这里已经给出了在半导体存储器件1100的非易失性阵列1110中存储组信息Group Info和地址转换信息LPA/PPA的示例。然而，替代地，可以将组信息Group Info和/或地址转换信息LPA/PPA存储在存储模块1000上的独立芯片中。也就是说，可以将通过测试被装配在存储模块1000上的半导体存储器件1100的特性所获得的结果存储在存储模块1000上的独立管理芯片中，并且通过外部控制器或者存储模块1000上的管理芯片可以执行基于存储特性的存储操作控制。此外，可以将本发明构思实施例应用于各种类型的存储模块，例如，单列直插存储模块（SIMM）、双列直插存储模块（DIMM）、小外形DIMM（SO-DIMM）、非缓冲DIMM（UDIMM）、全缓冲DIMM （FBDIMM）、排（rank）缓冲DIMM（RBDIMM）、低负载DIMM（LRDIMM）、迷你DIMM、以及微DIMM。 
图9A和图9B是根据本发明构思实施例的存储模块1000的框图。图9A和图9B示出将当前实施例应用于LRDIMM型存储模块的示例。 
如图9A中所示，存储模块1000可以包括在模块板上装配的一个或多个半导体存储器件1100和存储管理芯片1300。可以将DRAM芯片DRAM1至DRAMn——每个DRAM芯片具有DRAM单元——用作半导体存储器件1100，并且存储管理芯片1300包括非易失性阵列1310，其用于存储与半导体存储器件1100的单元阵列（未示出）的特性相关的组信息Group Info和/或地址转换信息LPA/PPA。对于LRDIMM型存储模块，定义用于存储操作的一排或多排。例如，可以将DRAM芯片DRAM1至DRAMn定义为各个排。 
将作为ATE1200的测试结果的组信息Group Info和/或地址转换信息LPA/PPA存储在存储管理芯片1300的非易失性阵列1310中。将用于测试模式中的操作的命令CMD或者存储模式的信息提供给半导体存储器件1100，并且将要被存储在非易失性阵列1310中的组信息Group Info提供给存储管理芯片1300。另外，为了存储地址转换信息LPA/PPA，将PPA和LPA提供给存储管理芯片1300。如上所述，将LPA用作选择非易失性阵列1310中的存储位置的地址，并且将相应的PPA存储在基于LPA所选择的位置。 
图9B是存储管理芯片1300的已实现示例的框图。在LRDIMM型存储模块1000中，将两个或多个半导体存储器件1100分组成单个逻辑芯片。存储管理芯片1300包括用于生成一个或多个控制信号以控制半导体存储器件1100的排的逻辑元件1330。此外，存储管理芯片1300可以包括：锁相环（PLL）1320，用于通过接收从外部提供的时钟信号CLK来调节相位；寄存器1340，用于临时存储从外部提供的命令CMD和地址A0至An；译码器1350，用于存取非易失性阵列1310；以及串行存在检测（SPD）1360，用于存储模块信息。 
逻辑元件1330接收命令CMD、芯片选择信号CS、以及至少一个高地址位An+1，并且通过处理所接收的信号来产生用于控制排的控制信号CS[1:a]。按照存储模块1000的排的数量产生排控制信号CS[1:a]。排控制信号CS[1:a]的数量可以与在存储模块1000中所包含的排数相同。外部存储控 制器（未示出）识别出，在存储模块1000中包括比在存储模块1000中所实际包含的排更少数量的排。例如，存储模块1000包括n排，并且存储控制器识别出在存储模块1000中包括n/2排。逻辑元件1330基于芯片选择信号CS、高地址位An+1和命令CMD选择排。 
SPD1360可以包括非易失性存储器（例如，电可擦除可编程只读存储器（EEPROM））。例如，当设计存储器接口时，在SPD1360中记录与装配在存储模块1000上的半导体存储器件1100相关联的信息（例如，行和列地址数、数据宽度、排数、每排的存储密度、半导体存储器件的数量、以及每个半导体存储器件的存储密度）。当初始化存储系统100时，将与存储模块1000相关联的信息Module_info（模块信息）从SPD1360提供给存储控制器。 
为了存取包含在所选择的DRAM芯片（或排）中的单元阵列，从存储控制器接收地址A0至An，并且地址A0至An具有LPA。经由译码器1350向非易失性阵列1310提供LPA。根据对LPA的译码结果输出在非易失性阵列1310的相应区域中存储的PPA。 
图10A和图10B是根据本发明构思另一实施例的存储模块1000和存储系统100的框图。图10A和图10B示出将当前实施例应用于FBDIMM型存储模块的示例。 
如图10A中所示，存储系统100包括存储模块1000和存储控制器2000。存储模块1000包括至少一个半导体存储器件1100和高级存储缓冲器（AMB）芯片1400。FBDIMM型存储模块1000按照点对点方案经由连接到存储控制器2000的AMB芯片1400来执行与存储控制器2000的串行通信。尽管为描述方便图10A仅仅示出一个存储模块1000，但是因为根据FBDIMM方法，连接到存储系统100的存储模块1000的数量可以增加，所以有可能存储容量相对较大，并且因为FBDIMM方法使用分组协议，所以有可能操作速度相对较高。 
AMB芯片1400包括用于存储关于存储模块1000的半导体存储器件1100的存储特性的信息的非易失性阵列1410。可以将基于如上所描述的通过测试在存储模块1000的半导体存储器件1100中所包含的单元阵列所获得的结果而产生的组信息和/或地址转换信息存储在非易失性阵列1410中作为关于存储特性的信息。在存储控制器2000和AMB芯片1400之间串行通信 的信号包括LPA。AMB芯片1400基于存储在非易失性阵列1410中的地址转换信息将LPA转换成PPA，并且向半导体存储器件1100输出用于存储操作的数据信号DQ、PPA以及时钟信号CLK。 
图10B是AMB芯片1400的实现示例的框图。如图10B中所示，AMB芯片1400包括：PLL1440，用于接收外部供给的时钟信号并且产生在AMB芯片1400中使用的时钟信号；AMB核1420，用于接收/存储外部供给的分组，并且译码命令CMD或者执行用于检查分组是否被破坏的循环冗余校验（CRC）；以及路径控制逻辑1430，用于控制分组的双向传递。此外，AMB芯片1400进一步包括用于基于半导体存储器件1100的单元阵列的存储特性来管理存储操作的DRAM管理单元1450，并且DRAM管理单元1450可以包括用于存储组信息和/或地址转换信息的非易失性阵列1410。 
DRAM管理单元1450基于存储于非易失性阵列1410中的地址转换信息，将包含在外部供给的分组中的LPA转换成PPA。经由AMB核1420向半导体存储器件1100提供PPA。 
图11A和图11B是示出根据本发明构思实施例的、分别包括在存储模块1000A和1000B中的多个DRAM芯片的地址转换的框图。除以上所描述的LRDIMM型存储模块和FBDIMM型存储模块外，可以将图11A和图11B中所示的存储模块1000A和1000B应用于各种类型的存储模块。 
如图11A中所示，存储模块1000A可以包括多个DRAM芯片连同存储管理芯片或AMB芯片。可以通过芯片选择信号（未示出）来分别选择存储模块1000A的多个DRAM芯片以便执行存储操作。可替换地，可以通过多个排来定义多个DRAM芯片，以便响应于芯片选择信号或者至少一个其它地址信号（未示出）来执行排选择操作和存储操作。 
存储管理芯片或者AMB芯片（此后，将这个芯片假定为存储管理芯片）可以包括用于存储每个DRAM芯片或者排的LPA和PPA之间的地址转换信息的第一至第四非易失性阵列1510至1540。例如，当将多个DRAM芯片分成4排时，第一至第四非易失性阵列1510至1540可以存储相应排的地址转换信息。此外，如上所述，第一至第四非易失性阵列1510至1540中的每一个可以存储基于相应DRAM芯片的多个区域的存储特性的组信息。尽管图11A示出第一至第四非易失性阵列1510至1540，但是可以替代使用用于存储所有DRAM芯片的地址转换信息的单个非易失性阵列。 
存储管理芯片通过使用为存储操作提供的各种信号来产生用于存取DRAM芯片的PPA。例如，如图9A和图9B中所示，存储管理芯片通过参照来自LRDIMM型存储模块的芯片选择信号CS或者高地址位An+1来选择非易失性阵列以执行地址转换操作，并且通过使用所选择的非易失性阵列将用于选择DRAM芯片的区域（例如，页）的LPAA0至An转换成PPA。向所选择的DRAM芯片提供PPA。 
图11B示出在存储模块1000B中的每个DRAM芯片中布置（arrange）非易失性阵列的示例。存储模块1000B的多个DRAM芯片的区域具有不同的存储特性，并且因此，在多个DRAM芯片的相应非易失性阵列1610至1640中存储所述多个DRAM芯片的地址转换信息。存储管理芯片通过使用芯片选择信号和外部供给的地址来选择用于存储操作的DRAM芯片，并且向所选择的DRAM芯片提供LPA。通过所选择的DRAM芯片的非易失性阵列将向所选择的DRAM芯片提供的LPA转换成PPA。 
图12是根据本发明构思另一实施例的存储系统100A的框图。在存储系统100A中，将通过测试单元阵列1180A的页的存储特性所获得的组信息Group Info存储在半导体存储器件1100A中，并且当操作存储系统100A时，存储控制器2000A使用组信息Group Info来执行地址转换操作。组信息Group Info被如上描述存储在图12中的半导体存储器件1100A中。然而，可以替代地将组信息Group Info存储在存储模块（未示出）上的独立芯片中。 
半导体存储器件1100A包括具有多个区域（例如页）的单元阵列1180A和用于存储单元阵列1180A的页的存储特性信息的非易失性阵列1110A。在测试半导体存储器件1100A的操作中，测试单元阵列1180A的每一页的存储特性（例如数据保留特性），并且基于所测试的存储特性将页分成至少两组。例如，基于数据保留特性，可以将单元阵列1180A的多个页分成4组，并且将组分类结果存储在非易失性阵列1110A中。 
多个页可以具有基于它们在单元阵列1180A中的物理位置的、它们自己的PPA，并且基于PPA的值可以将组信息Group Info顺序地存储在非易失性阵列1110A中。例如，当定义四个组时，每一页的组信息Group Info可以是“00”、“01”、“10”和“11”中的任意之一。此外，按照PPA的值的升序，可以将多个页的组信息Group Info顺序地存储在非易失性阵列1110A中。 
当操作存储系统100A时，按照串行传输方案向存储控制器2000A发送 存储在非易失性阵列1110A中的组信息Group Info。存储控制器2000A通过检测逐n位（在图12的情形中是2位）串行发送的组信息Group Info来确定关于单元阵列1180A的每一页属于的组的信息。地址转换器2100A基于组信息Group Info将PPA转换成LPA并且将相应的地址转换信息存储在地址存储单元2200A中。地址存储单元2200A可以以各种形式来存储地址转换信息。如上所述，可以将LPA用作用于存取地址存储单元2200A的地址，并且可以将与LPA对应的PPA存储在地址存储单元2200A的相应位置。 
每当操作存储系统100A时，可以执行以上已描述的组信息Group Info的传输以及存储控制器2000A中的地址转换操作，因此可以通过易失性存储器来实现存储控制器2000A的地址存储单元2200A。例如，图12示出通过作为易失性存储器的SRAM来实现地址存储单元2200A的示例。 
因此，在半导体存储器件1100A的正常操作中，存储控制器2000A从外部主机接收用于对于存储控制器2000A存取的请求并且从主机接收用于所述存取操作的LPA。经由译码器2300A将来自主机的LPA提供给地址存储单元2200A，并且向半导体存储器件1100A输出和提供存储于地址存储单元2200A的相应区域中的PPA。基于PPA选择单元阵列1180A的页，并且存取所选择的页中的数据。 
图12示出其中在半导体存储器件1100A中存储的组信息Group Info、并且存储控制器2000A基于组信息Group Info执行地址转换操作且存储地址转换信息的示例。然而，可以由主机执行基于组信息Group Info的地址转换操作，并且可以将所述地址转换信息存储在主机中。 
图13(a)、图13(b)和图13(c)示出根据本发明构思实施例的、图12的存储系统100A中的地址转换操作。图13(a)示出以非易失性方式存储在半导体存储器件1100A中的组信息Group Info。向存储控制器2000A提供单元阵列1180A的页的组信息Group Info。 
存储控制器2000A取决于组信息Group Info增加或减小的方向来排序PPA。例如，按照组信息从“11”减小到“00”的方向来排序所述PPA。 
如图13(c)中所示，在排序操作后，存储控制器2000A执行映射操作。通过按照LPA增加或减少的方向来点对点映射PPA和相应的LPA，可以针对所排序的PPA执行映射操作。图13示出按照LPA增加的方向针对所排序的PPA执行映射操作的示例。 
在当前的实施例中，通过排序映射操作将PPA转换成LPA，并且将此地址转换信息存储在存储控制器2000A的地址存储单元2200A中。 
图14是示出根据本发明构思实施例的存储系统100A的正常操作的框图。如图14中所示，在主机与存储控制器2000A之间发送和接收LPA。存储控制器2000A包括地址存储单元2200A，并且通过存储控制器2000A将来自主机的LPA转换成PPA。在存储控制器2000A和半导体存储器件1100A之间发送和接收PPA。存取与PPA相对应的单元阵列1180A的数据。 
图15是示出根据本发明构思实施例的存储系统的操作方法的流程图。图15示出通过测试操作产生并且在半导体存储器件中存储组信息和地址转换信息的示例。 
如图15中所示，通过外部测试装置来测试半导体存储器件。在操作S11中，测试操作包括测试在半导体存储器件的单元阵列中所包含的多个页的特性。多个页的特性的测试可以包括检测在每页中是否存在坏单元或者检测每页的数据保留特性。 
作为测试多个页的特性的结果，如果在一些页中存在坏单元或者数据保留特性超过允许的范围，则在操作S12中执行页修复操作。可以通过用冗余页代替具有低特性的页来执行页修复操作。在页修复操作后，基于多个页的特性将页分成至少两组，因此，在操作S13中确定各个页所属的组。 
如果产生关于各个页所属的组的组信息，则在操作S14中基于组信息将PPA转换成LPA。如上所描述，可以通过基于组信息排序PPA以及基于排序结果映射PPA和LPA来执行该地址转换操作。在地址转换操作后，在操作S15中将组信息和地址转换信息以非易失性方式存储在半导体存储器件中。 
当操作包括其中存储地址转换信息的半导体存储器件的存储系统时，在操作S16中向存储控制器发送存储在半导体存储器件中的地址转换信息。可以发送PPA信息和LPA信息中的至少之一，作为地址转换信息。存储控制器通过检测每一个LPA的至少一位或LPA的值来确定单元阵列的多个页的存储特性。当存储控制器执行半导体存储器件的存储操作（例如刷新操作、数据读/写操作等）时，在操作S17中存储控制器通过基于每页的存储特性选择要被存取的LPA以及向半导体存储器件提供所选择的LPA来控制存储操作。 
图16是示出根据本发明构思另一实施例的存储系统的操作方法的流程 图。在图15的实施例中已经描述了在半导体存储器件中存储组信息和地址转换信息的示例。另一方面，在本实施例中描述在外部存储控制器或者主机中产生并且存储地址转换信息的示例。 
如图16中所示，在操作S21中，通过外部测试装置来测试包括在半导体存储器件的单元阵列中的多个页的特性，并且作为测试多个页的特性，如果存在坏单元或者数据保留特性超出允许的范围，则在操作S22中执行页修复操作。基于多个页的存储特性将页分成至少两组，因此在操作S23中，确定各个页所属的组。在操作S24中，在半导体存储器件中以非易失性方式存储根据分组的组信息。 
当操作包含半导体存储器件的存储系统时，在操作S25中向外部存储控制器或者主机发送存储在DRAM芯片中的组信息。在操作S26中，存储控制器或者主机接收组信息并且基于组信息将多个页的PPA转换成LPA。如上所述，可以通过基于组信息排序PPA以及基于排序结果来映射PPA和LPA而执行此地址转换信息。在操作S27中将此地址转换信息存储在存储控制器或者主机中。每当操作存储系统时，可以存储地址转换信息，并且在这种情形中，可以能够将地址转换信息以易失性方式存储在存储控制器或者主机中。 
存储控制器或主机通过检测每一个LPA的至少一位或者LPA的值来确定与PPA对应的单元阵列的多个页的存储特性。在操作S28中，存储控制器或主机基于多个页的特性来控制半导体存储器件的存储操作。例如，将地址转换信息存储在存储控制器中，并且主机通过参照LPA基于每一页的数据保留特性来管理诸如刷新操作、数据读/写操作等的存储操作。主机向和从存储控制器发送和接收LPA，以及存储控制器基于地址转换信息将LPA转换成PPA并且向半导体存储器件提供PPA。 
图17A和图17B示出根据本发明构思实施例的、基于单元阵列的每个区域的存储特性来管理半导体存储器件的操作。如图17A中所示，存储系统可以考虑到在半导体存储器件中存储的数据的性质来分配地址。此外，如上所述，通过检测LPA的至少一位来确定单元阵列每个区域的存储特性，并且基于每个数据的性质将数据存储在具有不同存储特性的区域中。例如，考虑到作为数据性质的数据变化频率将地址分配给数据，并且为地址分配确定单元阵列的每一页的数据保留特性。 
基于数据存储特性将单元阵列划分为多个区域，例如，其中动态管理所存储的数据的堆区域、其中静态管理所存储的数据的静态区域以及其中临时存储与功能调用有关的局部变量或信息的栈区域。堆区域在单元阵列中具有相对较大的分配尺寸，并且栈区域具有所存储的数据的相对较小的数据变化频率。 
当存储控制器将地址（例如，LPA）分配给数据时，存储控制器在单元阵列的每个区域（例如，页）的刷新时段之前执行分配以增加诸如每一页的数据读/写的存取的概率。也就是说，在每一页的刷新时段之前执行相应页的诸如读/写的存取以跳过相应页的刷新操作。当在刷新时段之前对于一些页没有完成数据存取时，存储控制器刷新所述页，并且甚至当此后在刷新时段之前对于所述页没有完成数据存取的概率较高时，存储控制器将具有高数据保留特性的地址重新分配给数据。 
图17B示出根据每一页的刷新时段和数据存取的存储器管理操作的示例。如图17B中所示，基于数据变化频率特性将数据分配给属于组8ms、16ms、32ms和64ms中的任意之一的地址。此后，如果在每一页的刷新时段之前存取数据，则跳过每一页的刷新操作，从而避免执行不必要的刷新操作。如果在刷新时段之后存取数据，则在相应页的刷新时段执行刷新操作，从而防止数据丢失。当甚至之后对于被分配给属于预设组的地址的数据在刷新时段之前没有完成数据存取的概率较高时，可以将数据重新分配给属于具有比预设组更高的数据保留特性的组的地址。 
图18A是根据本发明构思实施例的图1或图10A的存储控制器2000的框图。如图18中所示，存储控制器2000可以包括：地址存储单元2200，用于存储半导体存储器件（未示出）的LPA和PPA之间的转换信息；控制单元2300，用于执行存储操作的一般控制；刷新引擎2400，用于产生与半导体存储器件的刷新操作有关的各种信号；以及地址分配单元2500，用于管理数据的地址分配；坏页管理单元2600，用于管理单元阵列的坏页；负载平衡单元2700，用于管理数据的负载平衡；以及调度器2800，用于管理诸如读/写和刷新的存储操作。另外，当通过存储控制器2000产生LPA和PPA之间的转换信息时，存储控制器2000可以进一步包括地址转换器2100。 
控制单元2300从外部主机接收存储器存取请求、用于存取的LPA、以及数据信号DQ并且处理它们。如上所述，当将地址分配给数据时，地址分 配单元2500通过参照数据性质（例如，数据变化频率特性）以及单元阵列的相应页的数据保留特性来执行地址分配操作。所述地址分配操作可以包括重新分配操作，其分配另一地址给对于在刷新时段之前没有完成被分配给预设页的数据存取具有较高概率的数据。 
刷新引擎2400可以根据以上所描述的实施例来控制单元阵列的刷新操作。例如，刷新引擎2400执行刷新管理以确定每一页是否存取数据，对于在刷新时段之内完成数据存取的页跳过刷新操作，并且对于在刷新时段之内没有完成数据存取的页执行刷新操作。根据管理结果，刷新引擎2400输出刷新命令和地址。地址可以是LPA。 
坏页管理单元2600在半导体存储器件的正常操作中检测出现硬差错的页，并且设法不存取坏页。例如，将被检测为坏页的页的PPA转换为另一剩余页的PPA以便不存取所述坏页。在这种情形中，在地址存储单元2200中所存储的LPA和PPA之间的转换信息可以改变。 
负载平衡单元2700分析半导体存储器件的每一页的工作负载并且在使用半导体存储器件的存储系统中执行用于维护工作负载的平衡的平衡操作。例如，当单元阵列的具有特定PPA的页的存取率超过阈值时，用具有相对较低存取率的另一PPA代替该PPA。在这种情形中，如上所描述，在地址存储单元2200中所存储的LPA和PPA之间的转换信息可以改变。 
考虑到DRAM芯片的单元阵列的状态以及DRAM芯片和存储控制器2000之间的总线的状态，对于DRAM芯片的存储操作，调度器2800可以管理诸如命令/地址的各种信号的提供。在此情形中，可以将用于刷新的地址和用于读/写的地址以LPA格式提供给调度器2800。调度器2800考虑各种状态来输出用于诸如读/写或刷新的存储操作的LPA。通过地址存储单元2200将LPA转换为PPA，并且将PPA提供给DRAM芯片。 
图19至图22是示出根据本发明构思实施例的基于页特性的存储操作的控制的方框图。 
如图19中所示，半导体存储器件3100可以包括包含多个DRAM芯片的单元阵列3101、行译码器3102、列译码器3103、以及读出放大器3104。另外，半导体存储器件3100可以包括命令译码器3105、刷新控制单元3106、内部地址产生器3107、以及地址译码器3108作为用于驱动单元阵列3101或者执行刷新操作的外围电路。 
命令译码器3105通过译码从外部源输入的外部命令而产生内部命令。在刷新操作中，刷新控制单元3106响应于命令译码器3105的译码结果产生刷新信号REF_S。内部地址产生器3107是当半导体存储器件3100在自刷新模式中操作时用于产生内部地址ADI的组件。也就是说，内部地址产生器3107响应于刷新信号REF_S产生用于选择要被刷新的页的内部地址ADI。 
为了执行基于页特性的刷新操作，将来自存储控制器（未示出）的PPA提供给地址译码器3108。在正常操作中，将用于选择单元阵列3101的列的地址（未示出）进一步额外提供给PPA，并且将来自地址译码器3108的行地址ADD_R和列地址ADD_C分别提供给行译码器3102和列译码器3103。在刷新操作中，将取决于PPA的译码结果的行地址ADD_R提供给行译码器3102。 
为了管理每一页的单元阵列3101的刷新操作，将用于刷新操作的命令CMD和PPA从存储控制器提供给半导体存储器件3100。存储控制器通过使用与每一页相对应的LPA的至少一位来确定每一页的数据保留特性，并且基于每一页的数据保留特性利用不同的时段来刷新每一页。另外，当在相应刷新时段内针对每一页完成数据存取时，可以跳过相应页的刷新操作。 
图20是示出根据本发明构思实施例的存储控制器4000的配置的框图。作为示例，在图20的存储控制器4000中，主要示出用于控制半导体存储器件（未示出）的刷新操作的组件，存储控制器4000可以进一步包括用于半导体存储器件的各种控制操作的组件。 
存储控制器4000可以包括：数据缓冲器4310，用于临时存储向和从半导体存储器件发送和接收的数据；定时产生器4800，用于控制向半导体存储器件输出命令/地址的定时；命令/地址驱动器4320，用于驱动命令/地址；数据路径控制单元4400，用于控制数据信号DQ的输入/输出路径；以及数据存储单元4510和4520，用于临时存储向和从外部主机（未示出）发送和接收数据。另外，存储控制器4000可以包括：刷新引擎4610，用于产生用于执行刷新操作的刷新命令Refresh CMD；读和写请求存储单元4620和4630，用于临时存储外部输入的数据读/写请求；以及调度器和有限状态机4700，用于管理根据刷新命令Refresh CMD的刷新操作以及产生与读/写有关的命令。调度器和有限状态机4700可以是包括除了图18中所示的调度器2800之外的至少一个状态机的组件。可替换地，图18中所示的调度器2800可以 进一步包括图20中所示的至少一个状态机。 
存储控制器4000可以进一步包括地址存储单元4200，用于存储半导体存储器件的单元阵列的LPA和PPA之间的转换信息。类似于以上所描述的实施例，地址存储单元4200可以使用LPA作为地址存储单元4200的地址并且存储与LPA相对应的PPA。 
当在存储控制器4000中执行LPA和PPA之间的地址转换操作时，在存储控制器4000中可以包括图20中所示的地址转换器4100。也就是说，操作存储系统（未示出），将PPA和组信息Group Info从半导体存储器件提供给存储控制器4000，并且地址转换器4100基于PPA和组信息Group Info执行地址转换操作。 
刷新引擎4610根据预设的刷新时段产生用于执行半导体存储器件的单元阵列的刷新操作的刷新命令Refresh CMD。刷新引擎4610根据单元阵列的页的刷新时段产生刷新命令Refresh CMD并且向调度器和有限状态机4700提供刷新命令Refresh CMD。另外，将针对已经完成诸如读/写的存取的页的地址信息读/写页地址（Read/Write Page Address）提供给刷新引擎4610，并且刷新引擎4610通过进一步参照针对已经完成存取的页的地址信息读/写页地址来控制所述刷新操作。 
调度器和有限状态机4700响应于刷新命令Refresh CMD而产生用于单元阵列的页的选择性刷新操作的命令和地址。所产生的地址可以是LPA并且通过参照地址存储单元4200中存储的转换信息将所产生的LPA转换成PPA。经由命令/地址驱动器4320向半导体存储器件提供PPA。 
在正常操作中，向调度器和有限状态机4700提供读/写请求，并且调度器和有限状态机4700产生用于半导体存储器件的读/写操作的命令和地址。用于读/写操作的地址也可以是LPA，并且通过参照在地址存储单元4200中存储的转换信息将所产生的LPA转换成PPA。 
图21A、图21B和图21C示出根据本发明构思实施例的、图20的存储控制器4000的刷新控制操作的框图。参照图20、图21A、图21B和图21C描述存储控制器4000的刷新控制操作的示例。 
存储控制器4000可以通过参照组信息Group Info或者LPA来确定半导体存储器件的每一页的数据保留特性。存储控制器4000基于所确定的数据保留特性来管理每一页的刷新操作。 
如图21A中所示，基于组信息Group Info排序所述PPA。例如，将具有相对较短的数据保留特性的PPA顺序地排序。根据PPA的排序结果，执行LPA和PPA之间的映射操作。例如，通过按照已排序PPA的顺序将LPA值增加1来执行映射操作。根据映射结果，使用LPA的值可以确定具有与LPA相对应的PPA的页的数据保留特性。 
图21B是示出调度器和有限状态机4700的实现示例、示出使用所映射的LPA产生刷新地址的示例的方框图。当基于数据保留特性将LPA分成4组时，调度器和有限状态机4700包括用于产生属于每个对应组的LPA的第一至第四地址计数器4710至4740。向第一至第四地址计数器4710至4740中的每一个提供指示每个对应组的开始地址的信息和指示结束地址的信息。 
刷新命令/地址保持单元4750从第一至第四地址计数器4710至4740中的每一个接收地址（例如每个对应组的LPA）并且保持所接收的地址。此外，刷新命令/地址保持单元4750从图20中所示的刷新引擎4610接收刷新命令Refresh CMD并且保持所接收的刷新命令Refresh CMD。刷新间隔定时器4760向刷新命令/地址保持单元4750提供用于控制刷新命令Refresh CMD和所述LPA的输出定时的控制信号。 
图21C示出通过存储控制器4000产生的刷新命令Refresh CMD和地址的示例。如图21C所示，根据不同的刷新时段刷新属于第一至第四组Group0至Group3的页。例如，属于第一组Group0的页具有最短的相对刷新时段，并且属于第四组Group3的页具有最长的相对刷新时段。刷新命令/地址保持单元4750根据第一至第四组Group0至Group3的刷新时段从第一至第四地址计数器4710至4740中选择性地输出地址。从刷新命令/地址保持单元4750中输出的地址可以是LPA，以及LPA通过存储控制器4000被转换成PPA并且被提供给半导体存储器件（未示出）。 
图22示出根据本发明构思实施例的、在存储控制器中执行坏页管理和负载平衡。如图22中所示，当检测到具有预定PPA的页是坏页时，可以通过用剩余页替换坏页来管理坏页。例如，当具有“0000000101”PPA的页是坏页时，用剩余页的PPA、例如“0000000000”代替PPA“0000000101”。作为这个代替操作的结果，将坏页的PPA重新映射到具有最大值（例如“1111111111”）的LPA。通过管理具有“1111111111”的LPA超出可存取的地址范围，阻止存取所述坏页。 
也可以以如图22中所示的方法执行与负载平衡有关的操作。可以确定特定PPA（例如PPA“0000000101”）的页的存取率是否超过预定阈值，并且根据确定结果可以用另一个值代替该页的PPA。例如，如果“0000000101”PPA页的存取率超出阈值，则用具有相对较低存取率的“0000000000”PPA来代替“0000000101”PPA。由于这个操作，减少了单元阵列的仅仅特定区域的频繁更新。 
图23是示出根据本发明构思另一实施例的、存储系统的操作方法的流程图。图23示出存储控制器管理单元阵列的每个区域的存储操作的示例。 
在操作S31中，从外部主机接收用于存取半导体存储器件的数据的请求。存储控制器从半导体存储器件接收LPA并且存储LPA，或者从半导体存储器件接收组信息和PPA并且基于组信息和PPA如上所描述地产生和存储LPA。针对存储操作，在操作S32中检测形成LPA的位的至少之一，并且作为检测结果，在操作S33中确定对应于所述LPA的页的特性（例如，诸如页的数据保留特性的存储特性）。 
管理半导体存储器件的单元阵列的每一页的与存储操作相关的诸如数据读/写或者刷新操作的数据存取操作。例如，针对数据读/写操作，将LPA分配给数据，或者分配对其执行刷新操作的LPA。在数据读/写操作中，通过参照每一页的数据变化频率和数据保留特性可以执行将LPA分配给数据的操作。此外，在刷新操作中，基于页的数据保留特性在每个刷新时段选择和刷新不同页，并且因此，在每个刷新时段分配实际上要被刷新的页的LPA。在操作S34中，基于地址转换信息将所分配的LPA转换为PPA。 
在操作S35中，从存储控制器输出用于控制单元阵列的每个区域的存储操作的命令和PPA。将输出的命令和PPA提供给半导体存储器件以控制相应页的存储操作。 
图24是根据本发明构思另一实施例的半导体存储器件5000的结构图示。图24示出通过堆叠第一至第n半导体层LA1至LAn来实现半导体存储器件5000的示例。 
如图24中所示，半导体存储器件5000可以包括第一至第n半导体层LA15100至LAn5200。第一至第n半导体层LA15100至LAn5200中的每一个可以是包括DRAM单元的存储芯片，或者第一至第n半导体层LA15100至LAn5200中的一些可以是用于与外部控制器接口的主芯片并且剩余的半 导体层可以是用于存储数据的从属芯片。在图24的示例中，将位于底部的第一半导体层LA15100假定为主芯片，并且将剩余的半导体层LA2至LAn5200假定为从属芯片。 
第一至第n半导体层LA15100至LAn5200经由硅穿孔（TSV）向和从彼此发送和接收信号，并且主芯片、也就是第一半导体层LA15100经由在其外表面上形成的导电部件（未示出）与外部存储控制器（未示出）通信。下面基于作为主芯片的第一半导体层LA15100和作为从属芯片的第n半导体层LAn5200来描述半导体存储器件5000的配置和操作。 
第一半导体层LA15100包括用于驱动包括在从属芯片、即第n半导体层LAn5200中的单元阵列5210的各种电路。例如，第一半导体层LA15100可以包括：行驱动器X-Driver5110，用于驱动单元阵列5210的字线；列驱动器Y-Driver5120，用于驱动单元阵列5210的位线；数据输入/输出单元5130，用于控制输入/输出数据；命令缓冲器5140，用于接收外部供给的命令CMD；以及地址缓冲器5150，用于接收外部供给的地址并且缓冲所接收的地址。 
第一半导体层LA15100可以进一步包括用于管理从属芯片、即第n半导体层LAn5200的存储操作的DRAM管理单元5160。DRAM管理单元5160可以包括非易失性阵列5161，用于存储正如在以上所描述的实施例中所描述的，与单元阵列5210中的存储特性有关的，组信息和/或PPA和LPA之间的地址转换信息。在存储系统的初始操作中，可以将组信息和/或地址转换信息提供给外部存储控制器。 
第n半导体层LAn5200可以包括：单元阵列5210；以及周围区域5220，其中安排诸如用于选择单元阵列5210的行和列的行/列选择器和读出放大器（未示出）的其它外围电路。 
根据如图24中所示的实施例，可以在非易失性阵列5161中存储与单元阵列5210的存储特性有关的信息，并且在存储系统的操作中，可以向外部存储控制器或者主机提供组信息和/或地址转换信息。外部存储控制器或主机通过从半导体存储器件5000接收组信息来产生LPA或者直接从半导体存储器件5000接收LPA。通过参照所产生的或接收的LPA的每一个的至少一位来确定单元阵列5210中区域的存储特性，并且根据确定结果管理单元阵列5210的每个区域的存储操作。 
可替换地，作为主芯片的第一半导体层LA15100可以管理单元阵列5210的每个区域的存储操作。DRAM管理单元5160可以包括用于管理单元阵列5210的每个区域的存储操作的各种控制电路。例如，DRAM管理单元5160可以包括在图18中示出的用于存储管理的所有或一些组件。DRAM管理单元5160通过参照LPA的至少一位给数据分配地址，通过参照非易失性阵列5161中存储的地址转换信息将LPA转换成PPA，并且向从属芯片LAn5200输出PPA。 
图25示出根据本发明构思实施例的应用图24的半导体存储器件5000的存储系统6000。如图25中所示，存储系统6000包括存储模块6100和存储控制器6200。存储模块6100包括装配在模块板上的至少一个半导体存储器件6110。可以通过DRAM芯片实现至少一个半导体存储器件6110，并且至少一个半导体存储器件6110中的每一个包括多个半导体层。多个半导体层包括至少一个主芯片6111和至少一个从属芯片6112。此外，如上所描述，至少一个主芯片6111中的每一个可以包括具有用于存储根据本发明构思实施例所产生的组信息和/或地址转换信息的非易失性阵列的RAM管理单元。可以经由TSV执行多个半导体层之间的信号传递。存储模块6100经由系统总线与存储控制器6200通信，并且因此，在存储模块6100和存储控制器6200之间发送和接收数据DQ、命令/地址CMD/Add以及时钟信号CLK。 
根据如图25中所示的存储模块6100，没有必要在模块板上装配用于管理存储操作的独立芯片。也就是说，在至少一个半导体存储设备6110的每一个中的多个半导体层的一些作为主芯片操作，并且在主芯片中安排用于存储管理的管理单元。因此，集成度依据存储模块6100可以增加。 
图26是配备有根据本发明构思实施例的存储系统的计算系统7000的方框图。可以将根据本发明构思实施例的半导体存储器件安装在诸如移动设备或台式计算机的计算系统7000中作为RAM7200。例如，可以将根据以上所描述的本发明构思实施例的任何一个半导体存储器件应用于RAM7200，或者RAM7200可以是以存储模块形式。可替换地，RAM7200可以包括半导体存储器件和存储控制器。 
计算系统7000包括被电气连接到总线7500的中央处理单元（CPU）7100、RAM7200、用户界面7300以及非易失性存储器7400。非易失性存储器7400可以是诸如固态硬盘（SSD）或者硬盘驱动器（HDD）的大容量存 储设备。 
在计算系统7000中，像以上描述的实施例一样，RAM7200可以包括：DRAM芯片，具有用于存储数据的单元阵列；以及存储管理芯片，用于执行基于存储特性的管理操作。 
根据这个配置，在RAM7200中存储用于管理单元阵列的每个区域的各种类型的信息，例如，以上所描述的实施例中的组信息和地址转换信息，并且在RAM7200中包括用于管理基于所述信息的存储操作的各种组件。由于在存储管理芯片中集成了用于管理每个区域的组件，所以DRAM芯片的通用特性不会减少，并且存储操作性能可以增加。 
虽然参照其示例实施例具体地说明和描述了本发明构思，但是将理解到在不脱离如下权利要求书的精神和范围的情况下，可以在那里进行形式和细节的各种改变。 

Claims (30)

1.一种半导体存储器件，包括：
单元阵列，包括通过第一地址存取的多个区域，所述多个区域包括分别具有不同存储特性的至少两组区域；以及
非易失性阵列，用于对指示多个区域中的每一个属于所述至少两组中的哪个组的组信息的非易失性储存。
2.如权利要求1所述的半导体存储器件，其中，根据所述多个区域的第一地址值将组信息顺序地存储在所述非易失性阵列中。
3.如权利要求1所述的半导体存储器件，其中，所述单元阵列的多个区域是响应于第一地址被选择性存取的各个页。
4.如权利要求1所述的半导体存储器件，其中，所述存储特性是所述多个区域的数据保留特性。
5.如权利要求1所述的半导体存储器件，其中，通过反熔丝阵列和熔丝阵列之一来实现所述非易失性阵列。
6.如权利要求1所述的半导体存储器件，其中，所述单元阵列包含动态随机存取存储（DRAM）单元。
7.如权利要求1所述的半导体存储器件，其中，在初始操作中，将所述组信息提供给外部控制器，并且根据所述组信息来控制每个区域的存储操作。
8.如权利要求1所述的半导体存储器件，其中，所述非易失性阵列进一步存储用于基于组信息来将第一地址转换到第二地址的转换信息。
9.如权利要求8所述的半导体存储器件，其中，所述第二地址中的每一个的至少一位包括指示每个区域所属的组的组信息。
10.如权利要求8所述的半导体存储器件，其中，转换所述第二地址以便基于所述第二地址的地址值来确定每个区域所属的组。
11.如权利要求8所述的半导体存储器件，其中，所述非易失性阵列包括具有多个行的阵列类型非易失性单元，以及
将对应于第二地址的第一地址作为所述转换信息存储在通过所述第二地址选择的行中。
12.如权利要求11所述的半导体存储器件，进一步包括用于从外部接收所述第二地址并且译码所述第二地址的译码器，
其中，所述非易失性阵列输出在与第二地址对应的行中存储的第一地址。
13.如权利要求1所述的半导体存储器件，其中，所述单元阵列是动态随机存取存储（DRAM）单元阵列，并且所述存储特性是DRAM单元阵列的多个区域的相应数据保留范围。
14.一种半导体存储器件，包括：
单元阵列，包括多个区域；
非易失性阵列，用于基于多个区域的存储特性的从表示多个区域的物理地址的第一地址到第二地址的转换的转换信息的非易失性储存；以及
译码器，响应于来自外部器件的信号，存取所述非易失性阵列。
15.如权利要求14所述的半导体存储器件，其中，所述非易失性阵列在通过第二地址存取的位置中将对应于所述第二地址的第一地址存储为转换信息。
16.如权利要求15所述的半导体存储器件，其中，所述译码器从外部器件接收所述第二地址，以及
通过从所述非易失性阵列输出的第一地址来存取所述单元阵列的多个区域。
17.如权利要求14所述的半导体存储器件，其中，在初始操作中，向外部设备提供所述第一地址和第二地址之间的转换信息。
18.如权利要求14所述的半导体存储器件，其中，在所述半导体存储器件的测试操作期间存储所述第一地址和第二地址之间的转换信息。
19.如权利要求14所述的半导体存储器件，其中，所述第二地址中的每一个的至少一位包括与多个区域中的一个区域的存储特性有关的信息。
20.一种存储模块，包括：
模块板；
至少一个存储芯片，其被装配在所述模块板上并且包括具有多个区域的单元阵列，所述多个区域包括分别具有不同存储特性的至少两组区域；以及
存储器管理芯片，其被装配在所述模块板上，管理至少一个存储芯片的存储操作，并且包括用于对指示多个区域中的每一个属于所述至少两组中的哪个组的组信息的非易失性储存的非易失性阵列。
21.如权利要求20所述的存储模块，其中，所述单元阵列的多个区域是响应于第一地址被选择性存取的各个页，并且所述组信息具有根据所述多个页的数据保留特性的值。
22.如权利要求20所述的存储模块，其中，所述非易失性阵列进一步存储用于基于组信息将第一地址转换到第二地址的转换信息。
23.如权利要求22所述的存储模块，其中，存储器管理芯片是用于从外部接收分组的高级内存缓冲（AMB）芯片，所述分组包括命令和第二地址。
24.如权利要求23所述的存储模块，其中，所述AMB芯片包括：
AMB核，用于存储从外部接收的分组；
路径控制逻辑，用于控制所述分组的传递路径；以及
存储器管理单元，包括非易失性阵列并且将包含在所述分组中的第二地址转换为第一地址。
25.一种存储控制器，用于与包含具有多个区域的单元阵列的半导体存储器件通信，所述多个区域包括分别具有不同存储特性的至少两组区域，所述存储控制器包括：
地址转换器，用于接收指示所述多个区域中的每一个属于所述至少两组中的哪个组的组信息，并且基于所述组信息将指示所述多个区域中的每一个的物理地址的第一地址转换为第二地址；以及
地址存储单元，用于存储用于地址的转换的转换信息。
26.如权利要求25所述的存储控制器，其中，所述地址存储单元在由所述第二地址指定的位置中存储与第二地址相对应的第一地址。
27.如权利要求26所述的存储控制器，其中，所述第二地址被从外部主机接收，被转换为第一地址，并且被提供给所述半导体存储器件。
28.如权利要求25所述的存储控制器，其中，在存储操作中，检查所述第二地址中的每一个的至少一位，并且根据所述检查结果来选择与要被存取的区域相对应的第二地址。
29.一种存储控制器，用于与包括具有多个区域的单元阵列的半导体存储器件通信，所述存储控制器包括：
地址存储单元，用于存储关于基于所述多个区域的存储特性将指示所述多个区域的物理地址的第一地址转换到第二地址的转换信息；以及
译码器，用于从主机接收第二地址并且通过译码所述第二地址来存取地址存储单元，
其中，将与来自主机的第二地址相对应的第一地址输出给所述半导体存储器件。
30.如权利要求29所述的存储控制器，其中，当操作系统时，从所述半导体存储器件提供所述转换信息。
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