CN104851452B - 一种基于功耗控制的存储体片上集成结构及其控制方法 - Google Patents

Abstract

本发明公开了一种基于功耗控制的存储体片上集成结构及其控制方法，包括初级地址译码器及存储器，存储器包括N个子存储体，所述存储器均分为并列的M个分组，所述初级地址译码器的输入端接入总线地址及总线片选信号，初级地址译码器有M个分组片选信号输出端，分别连接上述M个分组的输入端，每个分组的输入端还接有总线地址及总线数据信号，每个分组的分组数据输出信号均连接至第一多路选择器的输入端，且第一多路选择器由初级地址译码器的分组数据输出选择信号控制输出最终数据输出信号。本发明不受存储器件类型、存储容量的限制，能够在不影响微处理器性能的前提下，明显降低大容量片上存储体的动态功耗。

Description

一种基于功耗控制的存储体片上集成结构及其控制方法

技术领域

本发明属于集成电路设计领域，涉及一种面向微处理器芯片的大容量内嵌存储体功耗控制技术，具体涉及一种基于功耗控制的存储体片上集成结构及其控制方法。

背景技术

随着微电子技术的飞速发展，单片微处理器的晶体管集成度迅速提高，这使得将传统的片外存储器内嵌至微处理器内部成为可能。随着片上存储器容量的不断增大，其为微处理器的性能和速度带来提升的同时，也使得微处理器的能耗大幅度增加。能耗问题，在面向空间应用领域，已成为空间飞行器有效寿命的制约因素。

存储体的低功耗控制技术主要分为器件级和系统级两类。在器件级，中国专利CN1716602A，名称为层迭式半导体存储器件，将传统的二维存储阵列划分为若干子存储体，存储体之间采用三维堆叠结构集成在面积更小的芯片上，子存储体之间采用通孔(via)互连，用以降低在数据传送过程中充电和放电不可避免的互连电容以及降低功耗。中国专利CN101221808A，名称为半导体存储器件及其读出放大器电路，它针对存储器读出放大器电路的双晶体管阈值电压差的偏差对亚阈值泄露电流的影响，采用多个下拉电路和一个上拉电路构成读出放大器电路，其中一个下拉电路中晶体管的沟道长度、沟道宽度这些常数比其他下拉电路的晶体管大。在驱动过程中，首先驱动晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路进行读出，从而降低了芯片的消耗电流。然而，器件级的低功耗技术需要重新定制存储器内部结构，其设计复杂度较高、研制周期长、成本开销较大，并不符合现代超大规模集成电路IP复用设计原则。系统级功耗控制技术并不改变存储器内部结构，仅在存储器外围构建低功耗访问控制电路，并于系统层面统一规划全局存储器功耗开销。中国专利CN101552840A，名称为一种降低移动终端功耗的方法及移动终端，它根据移动设备的工作状态，动态的决定是否将存储于功耗较大的DRAM中的共用函数调入到功耗较小的SRAM，同时修改MMU中不同存储器件间的地址映射关系，将处理器单元发出的地址从DRAM映射到SRAM中，从而在降低移动终端对电池的消耗。中国专利CN101520990A，名称为液晶显示控制器低功耗的系统设计，它对图像数据流信息进行监测和统计，将一段时间内监测的色彩组成一个颜色索引表存储于功耗较小的SRAM中，然后对以后的图像色彩首先在SRAM中检索，若检索匹配则直接显示，而不需要访问功耗较大的FLASH，从而达到降低功耗的目的。这种系统级的低功耗技术虽然效果明显，但也仅适用于在不同类型存储器间的功耗动态切换，对同一类型大容量存储器例如SRAM却无法应用。

片上SRAM作为存取速度较快的存储器，在微处理器设计中应用愈加广泛，且容量需求日益增大，而如何优化控制大容量片上SRAM存储体的功耗开销，是现代微处理器设计中亟待解决的问题，经检索相关专利，尚未发现有解决该问题的方法。

发明内容

本发明的目的在于提供一种基于功耗控制的存储体片上集成结构及其控制方法，以克服上述现有技术存在的缺陷，本发明利用片上SRAM存储器在不同工作模式下具有的独立电学参数特征而构建的层次化功耗控制技术，该技术不受存储器件类型、存储容量的限制，能够在不影响微处理器性能的前提下，明显降低大容量片上存储体的动态功耗，该技术在民用和军用领域均可适用。

为达到上述目的，本发明采用如下技术方案：

一种基于功耗控制的存储体片上集成结构，包括初级地址译码器及存储器，存储器包括N个子存储体，所述存储器均分为并列的M个分组，所述初级地址译码器的输入端接入总线地址及总线片选信号，初级地址译码器有M个分组片选信号输出端，分别连接上述M个分组的输入端，每个分组的输入端还接有总线地址及总线数据信号，每个分组的分组数据输出信号均连接至第一多路选择器的输入端，且第一多路选择器由初级地址译码器的分组数据输出选择信号控制输出最终数据输出信号。

进一步地，每个分组包括N/M个子存储体以及一个次级地址译码器，次级地址译码器的输入端接入总线地址及分组片选信号，次级地址译码器有N/M个组内子存储体片选信号输出端以及一个组内数据输出选择信号输出端，所述的N/M个组内子存储体片选信号输出端分别与N/M个子存储体的片选输入端相连，每个分组还包括一个地址时序保持单元及数据时序保持单元，所述地址时序保持单元的输入端接入总线地址及分组片选信号，地址时序保持单元有N/M个组内子存储体地址信号输出端，分别与N/M个子存储体的地址输入端相连，所述数据时序保持单元的输入端接入总线数据信号及分组片选信号，数据时序保持单元有N/M个组内子存储体数据信号输出端，分别与N/M个子存储体的数据输入端相连，每个分组的N/M个子存储体的输出端均连接至第二多路选择器的输入端，且第二多路选择器由次级地址译码器的组内数据输出选择信号控制输出分组数据输出信号。

一种基于功耗控制的存储体片上集成结构的控制方法，包括以下步骤：

步骤一：将存储器分为M个分组，存储器有N个子存储体，即每个分组包括N/M个子存储体；

步骤二：在总线片选信号的控制下，将总线地址进行选择性译码得到M个分组片选信号；

步骤三：在分组片选信号的控制下，将总线地址进行选择性译码得到N/M个组内子存储体片选信号，同时，在分组片选信号的控制下，将总线地址与总线数据通过地址时序保持逻辑与数据时序保持逻辑得到各个子存储体的地址与数据信号；

步骤四：在组内子存储体片选信号的控制下，各个子存储体输出数据，然后各个子存储体的输出数据经选择性得到分组数据输出信号；

步骤五：各个分组数据输出信号经选择性得到最终数据输出信号。

进一步地，步骤二中仅对总线地址的高logM位进行译码，所以同一时刻仅有一个分组的片选信号有效，其余分组处于静态模式。

进一步地，步骤三中仅对总线地址的低log(N/M)位进行译码，所以同一时刻仅有一个组内子存储体片选信号有效，其余子存储体处于空闲模式。

与现有技术相比，本发明具有以下有益的技术效果：

本发明针对大容量片上存储器在面向微处理器应用领域引发的功耗问题，将大容量片上存储器分组分块进行功耗控制，采用粗粒度方案将大多数分组处于最低功耗模式，仅有一组处于工作模式，以降低整个存储器的功耗。

进一步地，本发明采用细粒度方案将惟一处于工作模式的一组按照工作模式和空闲模式进行二次划分，仅使一个子存储体处于工作模式，其余处于空闲模式，从而确保整个存储器以极低的功耗状态正常运行。

本发明方法采用的是粗粒度与细粒度相结合的功耗控制方案，避免了单一采用细粒度功耗控制方案带来的较高控制逻辑开销，使得方案在低功耗的同时在成本目标上达到最优。且本发明具有显著的可伸缩性，其分组分块的粒度大小可以根据存储容量、功耗指标及开销指标自由选择，产生符合系统需求的配置组合。而且本发明并不修改存储器的内部结构，其在外部构建的功耗控制结构可以独立构成IP核，并用于SoC系统快速设计，具有较好的可移植性和可复用性。

附图说明

图1为本发明的基于功耗控制的存储体片上集成结构示意图；

图2为本发明的存储体片上集成结构的功耗分布示意图。

具体实施方式

下面结合附图对本发明作进一步详细描述：

参见图1和图2，一种基于功耗控制的存储体片上集成结构，包括初级地址译码器及存储器，存储器包括N个子存储体，所述存储器均分为并列的M个分组，所述初级地址译码器的输入端接入总线地址及总线片选信号，初级地址译码器有M个分组片选信号输出端，分别连接上述M个分组的输入端，每个分组的输入端还接有总线地址及总线数据信号，每个分组的分组数据输出信号均连接至第一多路选择器的输入端，且第一多路选择器由初级地址译码器的分组数据输出选择信号控制输出最终数据输出信号。

每个分组包括N/M个子存储体以及一个次级地址译码器，次级地址译码器的输入端接入总线地址及分组片选信号，次级地址译码器有N/M个组内子存储体片选信号输出端以及一个组内数据输出选择信号输出端，所述的N/M个组内子存储体片选信号输出端分别与N/M个子存储体的片选输入端相连，每个分组还包括一个地址时序保持单元及数据时序保持单元，所述地址时序保持单元的输入端接入总线地址及分组片选信号，地址时序保持单元有N/M个组内子存储体地址信号输出端，分别与N/M个子存储体的地址输入端相连，所述数据时序保持单元的输入端接入总线数据信号及分组片选信号，数据时序保持单元有N/M个组内子存储体数据信号输出端，分别与N/M个子存储体的数据输入端相连，每个分组的N/M个子存储体的输出端均连接至第二多路选择器的输入端，且第二多路选择器由次级地址译码器的组内数据输出选择信号控制输出分组数据输出信号。

一种基于功耗控制的存储体片上集成结构的控制方法，包括以下步骤：

步骤一：将存储器分为M个分组，存储器有N个子存储体，即每个分组包括N/M个子存储体；

步骤二：在总线片选信号的控制下，将总线地址进行选择性译码得到M个分组片选信号，仅对总线地址的高logM位进行译码，所以同一时刻仅有一个分组的片选信号有效，其余分组处于静态模式；

步骤三：在分组片选信号的控制下，将总线地址进行选择性译码得到N/M个组内子存储体片选信号，仅对总线地址的低log(N/M)位进行译码，所以同一时刻仅有一个组内子存储体片选信号有效，其余子存储体处于空闲模式，同时，在分组片选信号的控制下，将总线地址与总线数据通过地址时序保持逻辑与数据时序保持逻辑得到各个子存储体的地址与数据信号；

步骤四：在组内子存储体片选信号的控制下，各个子存储体输出数据，然后各个子存储体的输出数据经选择性得到分组数据输出信号；

步骤五：各个分组数据输出信号经选择性得到最终数据输出信号。

下面对本发明的实施过程作进一步详细说明：

为了对片上大容量SRAM存储器进行有效的功耗控制，本发明首先给出典型SRAM的功耗参数，这里以2K x 32bits SP型SRAM为例进行说明，如表1，其中，功耗(电流单位＝mA)。

表1典型SRAM的功耗参数

由表1可看出，SP型SRAM在工作模式(AC)、空闲模式(Deselect)和静态模式(Standby)下，其动态功耗差距甚大：工作模式下的功耗约为16.3mW，片选信号未使能时的空闲模式其功耗约为2.6mW，而在除时钟外的所有输入输出端口保持稳定的静态模式下其功耗仅有0.12uW。

由于考虑到存储体对芯片设计时面积及布局布线的影响，大容量片上存储器通常采用小容量存储体分块拼接而成，例如256K x 32bits存储器可以由128块2K x 32bits子存储体构成。因此可以测算出，如果未施加任何低功耗控制技术，则256K x 32bits存储器均处于工作模式下的动态功耗将高达346.5mW，接近典型标量微处理器自身功耗的一半。事实上，标量微处理器每时刻对片上存储器的访问仅有一次，即每次只可能激活其中1个子存储体进行读写访问。因此，最理想的情况是仅有1块待访问的子存储体，其余127块子存储体处于静态模式，此时整个片上存储器的动态功耗将降低至16.32mW。该对比结果可以反映出，大容量存储器在细粒度的系统级低功耗控制技术下可带来显著的能耗收益。

然而，细粒度的功耗控制技术意味着更多的控制逻辑开销。如果以最小子存储体2K x 32bits为单位对其输入输出端口信号进行稳定性控制，即对11位地址线、32位数据输入线、32位数据输出线、1位片选线、4位写使能线添加锁存寄存器，则共需要额外增加128*(11+32+32+1+4)＝10240个寄存器。这一寄存器开销已接近典型标量微处理器寄存器数目的一半，继而引发系统时钟树的功耗成倍增加。显然，这种细粒度的功耗控制技术并不具备可操作性。

本发明所述方案采用了粗粒度与细粒度相结合的功耗控制策略，在保证仅有1个子存储体处于工作模式的前提下，以产生尽可能少的控制开销和节省更多的能耗为优化目标，层次化的将剩余子存储体处于空闲模式或静态模式。本发明如图2所示，首先，将所有子存储体进行粗粒度分组，每个分组内的所有存储体共用同一套输入输出端口，包括时钟、地址、输入数据、输出数据、片选和写使能，其目的是以组为单位对其输入输出端口信号进行稳定性控制。这里假设图2中N个2K x 32bits子存储体被划分为M组，由初级地址译码器对访存地址的高logM位进行译码，其产生的独热码将保证一次访问操作仅可能选中其中1个分组，其余(M-1)个分组都将由端口锁存寄存器保证其端口信号处于稳定状态，即这些(M-1)*N/M个子存储体都将处于静态模式。为了保证这些(M-1)个分组中所有子存储体都处于静态模式，需要以组为单位在每组存储体外围增加一套以锁存寄存器为核心的锁存保持电路，对除时钟外的所有端口信号进行信号电平保持，这种粗粒度的解决方案可以避免组内各存储体子块均配置各自的锁存保持电路开销，同时又保证这(M-1)个分组的功耗处于最低功耗模式下运行。其次，对唯一待访问的1个分组进行细粒度控制，这里由次级地址译码器对访存地址的低log(N/M)位进行译码，其产生的独热码将保证激活其中一块子存储体处于工作模式接受读写访问，而剩余的(N/M-1)个子存储体由于与被激活的子存储体复用相同的地址、数据等端口信号，因此无法处于静态模式。虽如此，但次级地址译码器可以冻结该(N/M-1)个子存储体的片选信号，使之处于功耗开销次之的空闲模式。综合上述过程，在采用本发明所述方案后，一次访存操作将使得所有N个子存储体中1个处于工作模式，(N/M-1)个处于空闲模式，(M-1)*N/M个处于静态模式。

从控制开销的角度而言，本发明仅需要为每个分组增加一套锁存保持电路，其中需要锁存器M*80个，这相对于全部细粒度控制策略降低了(1-M/N)倍，若N＝128，M＝16，则该开销将下降87.5％。此外，为进一步减小逻辑控制开销，发明中所述次级地址译码器可以选择仅设置一套供所有分组共享使用，使得其逻辑开销可忽略不计。

从功耗角度而言，本发明相对于没有采用任何低功耗技术，其功耗下降为：

而相对于全部采用细粒度控制策略，其功耗的增加比重为：

其中，N指存储体的总个数，M代表分组个数；P_AC代表工作模式下单个存储体的功耗值；P_unselected代表空闲模式下单个存储体的功耗值；P_standby代表静态模式下单个存储体的功耗值。若N＝128，M＝16，则上述两个值分别为90％和10％，即本发明相对于没有采用低功耗技术功耗下降90％，而相对全部采用细粒度控制措施仅增加了10％的功耗，但它却可降低85％的逻辑控制开销。

图1为本发明中的基于功耗控制的存储体片上集成结构。大容量存储器首先被划分为了M个分组，每个分组中包含了N/M个子存储体，每一个子存储体的输入输出端口包括时钟CLK、地址A、片选CS、写使能WE、数据输入D与数据输出Q。功耗控制电路包含了初级地址译码器和次级地址译码器，初级地址译码器位于整个功耗控制电路的输入区域，它的启动依靠系统总线的设备选通信号CS，当系统总线选中片上存储器进行访问时，初级译码器将对总线输入的地址A进行选择性译码，由于初级译码器仅产生不同分组的片选信号CS_0、CS_1……CS_M-1，因此它只对地址总线A的高logM位进行译码，从而保证同一时刻仅有一个分组的片选信号有效，而未激活的分组存储体将处于静态模式。由于任何一个分组均可能处于静态，因此所有分组内的功耗控制结构均完全相同。为了节省控制逻辑开销，每分组仅有一套锁存保持电路，对除时钟外的所有信号进行稳定性控制，该锁存保持电路由一个选择器MUX和一个寄存器构成，其中寄存器的输出端即连接子存储体的输入端口。当初级译码器未激活某一个分组时，该分组内的锁存保持电路的片选信号要求MUX将寄存器输出信号回环至其输入端，以保证寄存器的输出保持信号不变，也就保证子存储体处于静态模式。对于被激活的分组，其内部次级地址译码器对地址总线的低log(N/M)位进行译码，以分组0为例，其形成组内N/M个子存储体的片选信号CS_0_0、CS_0_1……CS_0_N/M-1。此时子存储体的端口信号仍然由锁存保持电路驱动，与静态模式下的分组不同，此时被激活的分组中组激活信号要求其锁存保持电路中MUX释放总线输入信号(包括地址A、写数据D)进入锁存器，使得该分组内的所有子存储器的端口信号产生翻转。然而，此时受次级地址译码器的作用，仅有唯一一个子存储体的片选有效，它将处于正常访问的工作模式，而其余N/M-1个子存储体虽然其余端口均产生翻转，但片选信号无效，只能处于空闲模式。

对于存储输出数据端口Q，由于输入端口信号稳定时，输出数据自然保持稳定，因此该电路结构可以节省输出端的锁存寄存器。在分组内的存储输出端口处，设置一个由次级地址译码电路控制的多路选择器MUX，它将被访问的存储体输出数据传送到该分组的输出端，而在所有分组的输出端，设置一个由初级地址译码电路控制的多路选择器用于将惟一激活的分组输出数据输出，从而达到准确输出访问数据的目的。

将本发明应用于一款兼容SPARC V8结构处理器的SoC中，该SoC使用了本发明中的基于功耗控制的存储体片上集成结构，不仅能够大幅度降低大容量片上存储器的动态功耗，同时能够有效节省因功耗控制带来的逻辑开销，具有较高的可移植性和可复用性。该SoC芯片已完成流片，所述电路结构功能正常，功耗指标符合预期目标。

Claims (5)

1.一种基于功耗控制的存储体片上集成结构，其特征在于，包括初级地址译码器及存储器，存储器包括N个子存储体，所述存储器均分为并列的M个分组，所述初级地址译码器的输入端接入总线地址及总线片选信号，初级地址译码器有M个分组片选信号输出端，分别连接上述M个分组的输入端，每个分组的输入端还接有总线地址及总线数据信号，每个分组的分组数据输出信号均连接至第一多路选择器的输入端，且第一多路选择器由初级地址译码器的分组数据输出选择信号控制输出最终数据输出信号。

2.根据权利要求1所述的一种基于功耗控制的存储体片上集成结构，其特征在于，每个分组包括N/M个子存储体以及一个次级地址译码器，次级地址译码器的输入端接入总线地址及分组片选信号，次级地址译码器有N/M个组内子存储体片选信号输出端以及一个组内数据输出选择信号输出端，所述的N/M个组内子存储体片选信号输出端分别与N/M个子存储体的片选输入端相连，每个分组还包括一个地址时序保持单元及数据时序保持单元，所述地址时序保持单元的输入端接入总线地址及分组片选信号，地址时序保持单元有N/M个组内子存储体地址信号输出端，分别与N/M个子存储体的地址输入端相连，所述数据时序保持单元的输入端接入总线数据信号及分组片选信号，数据时序保持单元有N/M个组内子存储体数据信号输出端，分别与N/M个子存储体的数据输入端相连，每个分组的N/M个子存储体的输出端均连接至第二多路选择器的输入端，且第二多路选择器由次级地址译码器的组内数据输出选择信号控制输出分组数据输出信号。

3.一种基于功耗控制的存储体片上集成结构的控制方法，其特征在于，包括以下步骤：

步骤一：将存储器分为M个分组，存储器有N个子存储体，即每个分组包括N/M个子存储体；

步骤二：在总线片选信号的控制下，将总线地址进行选择性译码得到M个分组片选信号；

步骤三：在分组片选信号的控制下，将总线地址进行选择性译码得到N/M个组内子存储体片选信号，同时，在分组片选信号的控制下，将总线地址与总线数据通过地址时序保持逻辑与数据时序保持逻辑得到各个子存储体的地址与数据信号；

步骤四：在组内子存储体片选信号的控制下，各个子存储体输出数据，然后各个子存储体的输出数据经选择性得到分组数据输出信号；

步骤五：各个分组数据输出信号经选择性得到最终数据输出信号。

4.根据权利要求3所述的一种基于功耗控制的存储体片上集成结构的控制方法，其特征在于，步骤二中仅对总线地址的高logM位进行译码，所以同一时刻仅有一个分组的片选信号有效，其余分组处于静态模式。

5.根据权利要求3所述的一种基于功耗控制的存储体片上集成结构的控制方法，其特征在于，步骤三中仅对总线地址的低log(N/M)位进行译码，所以同一时刻仅有一个组内子存储体片选信号有效，其余子存储体处于空闲模式。