CN109189719B - 一种片内容错存储的复用结构及方法 - Google Patents

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Abstract

本发明公开了一种片内容错存储的复用结构及方法，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区。本发明不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区够扩展片内有效存储空间，提升系统访问效率和整体性能。

Description

一种片内容错存储的复用结构及方法
技术领域
本发明属于集成电路设计领域，具体涉及一种面向微处理器的片内容错存储的复用结构及方法。
背景技术
伴随着集成电路工艺迈入超深亚微米时代，微处理器控制芯片的功能集成度和复杂度迅速提升。体现微处理器强大控制能力的典型特征就是其对片内大容量存储器的集成以及对片外复杂类型存储器的访问支持。片内存储器以其快速的存取速度缓解了高速微处理器与低速外存之间的速度鸿沟，但片内存储器集成密度影响了系统性能的提升。目前，片内集成大容量存储器提升系统性能的同时，片内集成的大容量存储器，因自身原因如器件长期工作单元退化导致的存储错误，或环境因素如粒子辐射导致SEU效应出现存储错误的概率也增大，而这些存储错误可能导致系统崩溃。所以，对集成电路片内存储器的可靠性和可扩展性的管理，该问题一直以来就是微处理器的重点研究对象。
中国专利CN105185413A，名称为“用于片上存储管理单元容错结构的自动验证平台与方法”，为调试主机通过串口验证待测主机实现对容错结构的验证；此方法只是空间应用高可靠需求下验证容错控制结构的手段，只由故障注入模式或工作模式区分对使用同一套地址结构的数据区和校验区进行统一控制或分时的独立控制。该方法首先只是一种验证手段；其次，可以控制校验区但无法使校验区纳入系统存储空间，校验区的同址分时控制，无法存储数据和指令，浪费了宝贵的片内存储资源。中国专利CN101930357A，名称为“采用可配置的片上存储装置实现访存操作的系统及方法”用于根据应用程序的计算特点和对Cache或者片上存储空间的要求，配置片上集成的存储器作为存储空间使用或者Cache使用。该方法为根据应用需求配置片上存储空间和Cache的容量此消彼长，只能根据具体程序的特点优化存储空间使用或者Cache的容量，无法实现Cache性能不变而片上存储容量扩充带来的整体的性能提升，也无法实现存储容量不变而Cache容量扩充带来的整体的性能提升。
随着微控制处理器对片内存储空间需求的不断增长和高可靠存储的需求，如何有效利用片内存储资源使适用不同应用场景，如既能在高可靠空间应用环境使用，又能在无高可靠需求如地面环境下充分利用片内存储资源提升整体性能，还能在局部存储单元退化后，利用片内存储空间及容错设计加固系统可靠性，是扩展应用环境时片内存储集成必须解决的问题。
如图1所示，是一种典型的片内存储容错控制器结构示意图。该控制器通过标准的总线接口接收读写命令和向总线反馈结果。该控制器接收到总线读写命令后，首先，在该控制器内部有效判决器中，依据片内存储器地址基址、片内存储器地址上限和访问行为，判决访问是否有效，有效则进入行为控制器。其次，由行为控制器解析访问命令，分别实现写容错控制或读容错控制；写容错控制，将控制、地址、数据、校验元存入寄存器，进入地址译码器；在读容错控制中，将控制、地址存入寄存器，进入地址译码器。片内存储区和校验区一般是由小存储器拼接实现特定容量的大存储器。在地址译码器中，细粒度控制，依据寄存器中的访问地址，屏蔽小存储体地址深度有效位，根据地址高位译码，实现控制地址、数据、校验元的分发和数据、校验元的收集，完成对各子块存储器的访问。最终，在行为控制器中，读数据和读校验元依据算法硬件实现比对，依据是否有错，进行不同操作。
在典型的存储容错控制器结构中，存储区可被系统使用，存储数据、指令；而校验区虽然同样由存储器控制，但只存放校验元。此时，校验区虽然实际存在，却无法被系统使用，造成资源浪费，这源于以下两方面：
①对于系统和用户而言，校验区的地址不可见。系统使用相同地址访问存储区和校验区，通常系统访问存储区，控制器自动关联实现校验区访问。在某些改进结构中，通过模式切换可以分时访问使用同一地址的存储区和校验区，但无法在同一模式下对存储区和校验区访问。
②存储器被系统访问，就必须向系统提供与总线位宽一致的数据，而校验区的位宽与总线不一致。在典型容错控制结构中，存储区的数据位宽与总线一致，但校验区的数据位宽与总线不一致，校验区位宽是与采用的校验算法有关。总线访问校验区，只能得到校验区位宽的数据，无法达到总线位宽要求。目前大部分系统的存储结构，都采用冯诺依曼结构，指令和数据不加区分的存储。因此，校验元位宽的长度的数据，即使可以存储某些数据，但无法存储系统位宽的指令，所以校验区的存储器仍然无法被系统使用。
发明内容
本发明的目的在于提供一种片内容错存储的复用结构及方法，以克服现有技术的缺点，本发明方法不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区实现扩展片内有效存储空间，提升系统访问效率和整体性能。
为达到上述目的，本发明采用如下技术方案：
一种片内容错存储的复用结构，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区；
所述片内存储容错控制器在外部容错信号使能时通过第一地址译码器控制片内存储区及片内存储容错校验区获取数据或写入数据，实现存储数据的冗余校验及恢复；片内存储容错控制器在外部容错信号不使能时通过第二地址译码器及拼接逻辑和多路选择器实现片内存储容错校验区复用为片内存储区。
进一步地，片内存储区容量为M字节，片内存储容错校验区容量为N字节，总线位宽与片内存储区数据位宽一致，均为X位，片内存储容错校验区数据位宽为Y位，且X/Y＝正整数，M/N＝X/Y。
进一步地，片内存储区包括i个P×X位的存储器单元，且i×P×X＝8M；片内存储容错校验区包括i个P×Y位的存储器单元，且i×P×Y＝8N。
进一步地，所述拼接逻辑通过多路选择器将M/N个片内存储容错校验区的P×Y位的存储器单元拼接为一个片内存储区的P×X位的存储器单元。
一种片内容错存储的复用方法，包括以下步骤：
步骤一：总线发起访问请求；
步骤二：片内存储容错控制器根据外部容错信号和访问地址选择第一地址译码器或第二地址译码器进行访问；
步骤三：当选择第一地址译码器且外部容错信号使能时，同时访问片内存储区和片内存储容错校验区，通过第一地址译码器控制片内存储区及片内存储容错校验区获取数据或写入数据，实现存储数据的冗余校验及恢复；
当选择第一地址译码器且外部容错信号不使能时，只访问片内存储区，实现无冗余校验及恢复能力的数据读取或写入；
当选择第二地址译码器且外部容错信号不使能时，通过第二地址译码器及拼接逻辑和多路选择器实现片内存储容错校验区复用为片内存储区。
进一步地，片内存储区容量为M字节，片内存储容错校验区容量为N字节，总线位宽与片内存储区数据位宽一致，均为X位，片内存储容错校验区数据位宽为Y位，且X/Y＝正整数，M/N＝X/Y。
进一步地，片内存储区包括i个P×X位的存储器单元，且i×P×X＝8M；片内存储容错校验区包括i个P×Y位的存储器单元，且i×P×Y＝8N。
进一步地，当选择第二地址译码器且外部容错信号不使能时，拼接逻辑通过多路选择器将M/N个片内存储容错校验区的P×Y位的存储器单元拼接为一个片内存储区的P×X位的存储器单元。
与现有技术相比，本发明具有以下有益的技术效果：
本发明是将容错结构中片内存储容错校验区复用为片内存储区的结构，是针对片内存储资源紧张而片内存储容错校验区无法被系统使用的资源浪费现象或者片内存储单元因个别存储单元失效而导致整个SoC失效的浪费现象，而构建的一种组织控制结构，该结构不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用片内存储容错校验区实现扩展片内存储区空间，提升系统访问效率和整体性能；该复用方法同样可以利用片内存储空间及已有容错设计，在片内局部存储单元失效时进行加固系统，提升整体可靠性。
进一步地，本发明结构针对容错结构中片内存储容错校验区，可切换为访问位宽与总线位宽一致的组织结构，实现不同模式下访问位宽不同功能。
本发明方法实现片内存储容错校验区可复用为片内存储区，提高系统访问效率和整体性能，也可以将片内存储区复用为片内存储容错校验区，提高系统可靠性；而且本发明方法对总线位宽无要求，对容错结构使用的校验算法无要求，对片内存储器类型无要求，是一种通用化的具有容错结构的片内存储空间的复用方法，可在不降低其他部位性能的前提下，提高片内存储器资源利用率，扩展片内存储空间，提高系统访问效率，提升系统性能。
附图说明
图1为典型的片内存储容错控制器结构示意图；
图2为片内存储容错结构及空间复用结构示意图；
图3为校验区存储器的位宽变换和控制模式选择结构示意图。
具体实施方式
下面对本发明作进一步详细描述：
一种片内容错存储的复用结构，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区；
所述片内存储容错控制器在外部容错信号使能时通过第一地址译码器控制片内存储区及片内存储容错校验区获取数据或写入数据，实现存储数据的冗余校验及恢复；片内存储容错控制器在外部容错信号不使能时通过第二地址译码器及拼接逻辑和多路选择器实现片内存储容错校验区复用为片内存储区。
片内存储区容量为M字节，片内存储容错校验区容量为N字节，总线位宽与片内存储区数据位宽一致，均为X位，片内存储容错校验区数据位宽为Y位，且X/Y＝正整数，M/N＝X/Y；片内存储区包括i个P×X位的存储器单元，且i×P×X＝8M；片内存储容错校验区包括i个P×Y位的存储器单元，且i×P×Y＝8N；所述拼接逻辑通过多路选择器将M/N个片内存储容错校验区的P×Y位的存储器单元拼接为一个片内存储区的P×X位的存储器单元。
一种片内容错存储的复用方法，包括以下步骤：
步骤一：总线发起访问请求；
步骤二：片内存储容错控制器根据外部容错信号和访问地址选择第一地址译码器或第二地址译码器进行访问；在外部容错信号使能的情况下，片内存储容错控制器只会选择第一地址译码器；
步骤三：当选择第一地址译码器且外部容错信号使能时，同时访问片内存储区和片内存储容错校验区，通过第一地址译码器控制片内存储区及片内存储容错校验区获取数据或写入数据，实现存储数据的冗余校验及恢复；
当选择第一地址译码器且外部容错信号不使能时，只访问片内存储区，实现无冗余校验及恢复能力的数据读取或写入；
当选择第二地址译码器且外部容错信号不使能时拼接逻辑通过多路选择器将M/N个片内存储容错校验区的P×Y位的存储器单元拼接为一个片内存储区的P×X位的存储器单元。
下面结合附图对本发明的实施过程做详细描述：
图2是修改后片内存储容错结构及空间复用结构示意图。图2中左下侧的方格阴影区域，是容错使能时有效结构示意图，其中校验区的控制信号选择译码器1路级联的信号，与相应的存储区统一控制；图2中右侧斜线阴影区域，是容错禁止时有效结构示意图，此时将原校验区扩展为存储区，可接受总线位宽的访问。两处阴影区在不同模式下只有一种结构有效。
图2中，系统通过总线接口访问片内存储容错控制器。在访问有效判决器中，依据划分的片内存储器地址基址、片内存储器地址上限、容错使能、访问行为，进行访问有效判断。其中，容错使能时，片内存储器地址上限仅为原存储区地址上限；容错禁止时，原校验区扩展为通用存储区，片内存储器地址上限扩展为原存储区地址上限与扩展容量之和。片内存储容错控制器内的行为控制器，解析访问命令，依据容错使能实现如写容错控制、读容错控制，和非容错控制，并生成存储体控制信号、地址信号、数据信号。区域判决器中，依据容错使能、访问地址进行判决，在容错使能时访问统一控制的存储区和校验区；在容错禁止时，访问原存储区或扩展存储区；最终，控制信号经地址译码分发到小块存储体，小块存储体选择统一控制的容错控制信号或选择作为扩展存储区的控制信号。
本发明的方法和结构中，对片内存储容错校验区存储器单元的位宽变换和控制模式选择结构示意图如图3所示，此结构具有通用化特点，需要X/Y块P×Y bits的小存储体可快速得到拼接后的P×X bits与总线位宽一致的存储器结构，且可得出拼接后的需要实现的译码路径数为：8N/PX条。并且可以实现容错模式控制和扩展存储控制模式的切块。
本发明所述的控制结构和复用方法，实现了校验区使用的物理存储器可以存储校验元，或者可以作为通用片内存储区扩展片内存储容量。本结构和方法需做以下说明：
1)片内存储容错控制结构实现片内存储区M字节，片内存储容错校验区N字节；片内存储区数据位宽与总线位宽一致，为X位；片内存储容错校验区数据位宽为Y位；
2)X、Y的值取决于具体的校验算法和实现结构，要求X/Y＝正整数，校验元位宽≤Y，且M/N＝X/Y；例如本实施例中采用海明算法，X＝32，Y＝8，M＝512K，N＝128K。
3)通常片内大容量存储器是由小容量的存储器拼接实现。假定i个P×X位的存储器单元实现8M/X×X位片内M字节的存储器，其中i×P×X＝8M，i个P×Y位实现片内8N/Y×Y位的存储器，i×P×Y＝8N。例如本实施例中，片内总有合适的小存储体实现2K×32位和2K×8位的存储器，由64个2K×32位实现128K×32位的片内存储器，容量为512K字节；由64个2K×8位实现128K×8位的片内存储器，容量为128K字节。
本发明需要在原设计增加以下控制结构和按照以下存储器组织方法控制：
1)片内存储容错校验区全部i个小存储体P×Y位级联译码器，由外部容错信号作为译码开关。外部容错信号为0，即不使能，原校验区作为扩展存储区使用；外部容错信号为1，即使能，校验区存储校验元实现容错功能。多路选择器1端级联容错控制信号、地址、和校验元；多路选择器0端级联将M/N个P×Y位的存储体拼接为P×X位的存储体的拼接逻辑。
2)多路选择器0端级联的P×X位的存储体，是将X/Y个P×Y位的存储体拼接为P×X位的存储体，实现与总线位宽一致的数据输出。i个P×Y位的原校验区存储体，拼接后实现i/(X/Y)个P×X位的存储体，容量N字节。
本发明对总线位宽无要求，对容错结构使用的校验算法无要求，对片内集成的存储区容量和校验区容量无要求，对片内存储器类型无要求，是一种通用化的具有容错结构的片内存储空间的复用方法，可在不降低其他部位性能的前提下，提高片内存储器资源利用率，扩展片内存储空间，提高系统访问效率，提升系统性能。而且本发明增加的控制逻辑结构简单，由此带来的逻辑开销，和扩展的存储容量以及SoC的整体规模比较可以忽略。
将本发明应用于兼容SPARC V8结构处理器的SoC中，该SoC使用了本发明中的具有容错结构的片内存储空间的复用结构和方法，可以有效将容错结构中的闲置校验区用于扩展片内存储空间。该结构简单，易于实现，具有较高的可移植性。该SoC芯片已完成流片，所述电路结构功能正常。

Claims (2)

1.一种片内容错存储的复用结构，其特征在于，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区；
所述片内存储容错控制器在外部容错信号使能时通过第一地址译码器控制片内存储区及片内存储容错校验区获取数据或写入数据，实现存储数据的冗余校验及恢复；片内存储容错控制器在外部容错信号不使能时通过第二地址译码器及拼接逻辑和多路选择器实现片内存储容错校验区复用为片内存储区；
片内存储区容量为M字节，片内存储容错校验区容量为N字节，总线位宽与片内存储区数据位宽一致，均为X位，片内存储容错校验区数据位宽为Y位，且X/Y＝正整数，M/N＝X/Y；
片内存储区包括i个P×X位的存储器单元，且i×P×X＝8M；片内存储容错校验区包括i个P×Y位的存储器单元，且i×P×Y＝8N；
所述拼接逻辑通过多路选择器将M/N个片内存储容错校验区的P×Y位的存储器单元拼接为一个片内存储区的P×X位的存储器单元。
2.一种片内容错存储的复用方法，基于权利要求1所述的一种片内容错存储的复用结构，其特征在于，包括以下步骤：
步骤一：总线发起访问请求；
步骤二：片内存储容错控制器根据外部容错信号和访问地址选择第一地址译码器或第二地址译码器进行访问；
步骤三：当选择第一地址译码器且外部容错信号使能时，同时访问片内存储区和片内存储容错校验区，通过第一地址译码器控制片内存储区及片内存储容错校验区获取数据或写入数据，实现存储数据的冗余校验及恢复；
当选择第一地址译码器且外部容错信号不使能时，只访问片内存储区，实现无冗余校验及恢复能力的数据读取或写入；
当选择第二地址译码器且外部容错信号不使能时，通过第二地址译码器及拼接逻辑和多路选择器实现片内存储容错校验区复用为片内存储区；
当选择第二地址译码器且外部容错信号不使能时，拼接逻辑通过多路选择器将M/N个片内存储容错校验区的P×Y位的存储器单元拼接为一个片内存储区的P×X位的存储器单元。
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