CN1858854A - 一种寄存器访问装置及方法 - Google Patents
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Abstract
本发明提出了一种寄存器访问装置，包括至少两个地址译码与读写控制单元，各个地址译码与读写控制单元串联连接以传递访问信号，各个地址译码与读写控制单元能够根据接收到的访问信号对待访问寄存器是否位于与其对应的寄存器组中进行判断，且还分别能够访问与各自对应的寄存器组中的寄存器。本发明还提出了一种寄存器访问方法。本发明提出的寄存器访问装置及方法能够降低地址译码难度。
Description
技术领域
本发明涉及存储访问技术，特别涉及寄存器访问装置及方法。
背景技术
当前的芯片内部通常包括有多个统一编址的控制寄存器和/或状态寄存器，它们分别占用芯片内部不同的地址，芯片外部的处理器要访问片内寄存器，需通过发送相应的访问信号给芯片的寄存器访问系统来实现。
以当前常见的芯片为例：如果芯片内部地址线的宽度等于P，则相应的，该芯片内部寄存器可用地址数共2P个，也就是说片内寄存器的总数X应小于等于2P。换句话说，如果芯片内部寄存器总数是X个，2P-1+1≤X≤2P，则相应的，芯片内部地址线的宽度应大于等于P，以保证片内寄存器可用的地址数大于等于2P个，常见的，为避免浪费资源，芯片内部地址线的宽度应等于P。本文中所有数字都默认为自然数。
图1是现有技术的寄存器访问系统的结构图，现有技术的寄存器访问系统100包括：用于信号适配的接口模块110、片内所有X个寄存器140，以及连接在接口模块110和X个寄存器140之间的寄存器访问装置120。其中，寄存器140的总数X和片内地址线宽度P之间的关系为：2P-1+1≤X≤2P。
外部处理器与寄存器访问系统100间连接有片选线、地址线、数据线、读写线和响应线，外部处理器向寄存器访问系统100发送的访问信号包括：通过片选线发送的表示选中该芯片的片选信号；通过地址线发送的待访问寄存器的地址信号；通过读写线发送的确认当前待进行读或写访问操作的读写信号；通过数据线发送的待写入寄存器的写数据信号，相应的，寄存器访问系统100向外部处理器返回的应答信号包括：通过数据线发送的从寄存器中读取的读数据信号；通过响应线发送的表示读或写访问操作结束的响应信号。
作为外部处理器和寄存器访问装置120间的信号适配单元，接口模块110用于从与外部处理器连接侧的片选线、地址线、数据线和读写线上接收外部处理器的访问信号，将它们转换为符合芯片内部要求的信号后，经与寄存器访问装置120连接侧的片选线、地址线、写数据线、读写线传递到寄存器访问装置120；接口模块110还用于从与寄存器访问装置120连接侧的读数据线和响应线上接收来自寄存器访问装置120的应答信号，将它们转换为符合外部处理器要求的信号后，经与外部处理器连接侧的数据线和响应线传递到外部处理器。
寄存器访问装置120通过片选线、地址线、写数据线、读写线、读数据线和响应线与接口模块110相连，用于从接口模块110处接收来自外部处理器的访问信号，根据这些访问信号对具体寄存器执行相应访问操作，并通过接口模块110返回应答信号给外部处理器。
图2是现有技术的寄存器访问装置的结构图，如图2所示，寄存器访问装置120包括与片内X个寄存器140相连的地址译码与读写控制单元240，其用于对片内X个寄存器140进行读写访问操作，地址译码与读写控制单元240中包含用于对P位地址信号进行译码的P位译码电路。
具体的，在进行写访问操作时，地址译码与读写控制单元240用于接收包括片选信号、地址信号、写数据信号和写信号的写访问信号，在P位译码电路对P位地址信号进行全部译码获知待写入数据的寄存器140后，将写数据信号写入该寄存器140，并输出包括响应信号的写应答信号，在写访问操作过程中，读数据线上保持表示读操作无效的默认值；在进行读访问操作时，地址译码与读写控制单元240用于接收包括片选信号、地址信号、读信号的读访问信号，在P位译码电路对P位地址信号进行全部译码获知待读出数据的寄存器140后，从该寄存器140中读取数据，并输出包括读数据信号和响应信号的读应答信号，在读访问操作过程中，写数据线上保持表示写操作无效的默认值。
如图2所示，在现有技术的寄存器访问装置120中，地址译码与读写控制单元240接收来自接口模块的访问信号并向接口模块输出应答信号，亦即，寄存器访问装置120包括位于地址译码与读写控制单元240上的输入接口和输出接口。
采用现有技术的寄存器访问装置120进行数据写访问操作的方法具体包括：地址译码与读写控制单元240收到片选信号、P位地址信号、写信号和写数据信号后，对P位地址信号进行全部译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，并输出响应信号，结束操作，否则直接输出响应信号，结束操作。
采用现有技术的寄存器访问装置120进行数据读访问操作的方法具体包括：地址译码与读写控制单元240收到片选信号、P位地址信号和读信号后，对P位地址信号进行全部译码，判断该地址上是否有寄存器，如果是，则从该寄存器中读取数据，并输出读数据信号和响应信号，结束操作，否则直接输出响应信号，结束操作。
以包括184个寄存器和8位地址线的芯片Y为例，由于地址线宽度为8，故而寄存器可使用的片内地址信号范围是00000000～11111111。在现有技术中，该芯片的寄存器访问装置的地址译码与读写控制单元采用8位译码电路，当地址译码与读写控制单元接收到8位地址信号后，由8位译码电路全部译码即可获知待访问的寄存器。由于当前片内地址共256个，片内寄存器共184个，故而必定存在某些地址上无寄存器的情况，如果外部处理器输入对这些地址上的寄存器进行访问的访问信号，则寄存器访问装置可直接输出应答信号通知外部处理器结束本次操作。
对于采用现有技术的寄存器访问装置来说，其译码电路的位数与地址信号的位数相同，通常采用对地址信号进行全部译码的方式获知待访问寄存器，在芯片内部寄存器数目较少的情况下，该装置结构简单，译码效率较高。但是由于当前实际应用中芯片内部的寄存器数目增长很快，相应的引起了地址线宽度的快速增长，这使得译码电路位数变大，译码难度加大、译码时间增长，最后导致芯片工作频率无法提高，整体性能较差。
发明内容
有鉴于此，本发明的目的在于提供一种寄存器访问装置，其能够降低地址译码难度。
本发明的目的还在于提供一种寄存器访问方法，其能够降低地址译码难度。
根据上述目的的一个方面，本发明提供了一种寄存器访问装置，该装置包括至少两个地址译码与读写控制单元，各个地址译码与读写控制单元串联连接以传递访问信号，各个地址译码与读写控制单元能够根据接收到的访问信号对待访问寄存器是否位于与其对应的寄存器组中进行判断，且还分别能够访问与各自对应的寄存器组中的寄存器。
其中，所述装置进一步用于输出访问寄存器的地址译码与读写控制单元所输出的应答信号。
其中，所述各个地址译码与读写控制单元分别具有各自的应答信号输出接口，
相应地，所述装置进一步包括分别与各个地址译码与读写控制单元的应答信号输出接口相连的多路选择器，用于选择输出访问寄存器的地址译码与读写控制单元所输出的应答信号。
其中，所述各个地址译码与读写控制单元通过片选线、地址线、读写线和写数据线串联连接。
其中，所述各个地址译码与读写控制单元中的末级地址译码与读写控制单元具有应答信号输出接口，用于输出访问寄存器的地址译码与读写控制单元所输出的应答信号。
其中，所述各个地址译码与读写控制单元通过片选线、地址线、读写线、写数据线和读数据线串联连接。
其中，所述各个地址译码与读写控制单元进一步通过透传线串联连接。
根据上述目的的另一个方面，本发明提供了一种寄存器访问方法，该方法包括以下步骤：
步骤A、首级地址译码与读写控制单元接收访问信号；
步骤B、当前接收到访问信号的地址译码与读写控制单元根据访问信号判断待访问的寄存器是否位于与自身相连的对应的寄存器组中，如果是，则执行步骤C，否则，将访问信号发送到下一级地址译码与读写控制单元，返回本步骤，直至末级地址译码与读写控制单元判断待访问的寄存器不位于与自身相连的对应的寄存器组中，结束本流程；
步骤C、当前接收到访问信号的地址译码与读写控制单元访问与自身连接的寄存器组中的相应寄存器。
其中，所述步骤C后进一步包括步骤：
D、当前接收到访问信号的地址译码与读写控制单元输出应答信号。
其中，所述步骤D包括：当前接收到访问信号的地址译码与读写控制单元直接输出应答信号。
其中，所述访问信号是包括片选信号、地址信号、写数据信号和写信号的写访问信号，所述应答信号是包括响应信号的写应答信号。
其中，所述访问信号是包括片选信号、地址信号和读信号的读访问信号，所述应答信号是包括应答信号和读数据信号的读应答信号。
其中，所述步骤D包括：当前接收到访问信号的地址译码与读写控制单元传递至少包括访问信号的中间信号到末级地址译码与读写控制单元，末级地址译码与读写控制单元根据中间信号输出应答信号。
其中，所述步骤D包括：
D11、当前接收到访问信号的地址译码与读写控制单元传递至少包括访问信号的中间信号到下一级地址译码与读写控制单元；
D12、当前接收到中间信号的地址译码与读写控制单元根据访问信号判断待访问的寄存器不位于与自身相连的寄存器组中，将中间信号发送到下一级地址译码与读写控制单元，返回本步骤，直至末级地址译码与读写控制单元判断待访问的寄存器不位于与自身相连的寄存器组中，并根据中间信号直接输出应答信号。
其中，所述步骤D包括：
D21、当前接收到访问信号的地址译码与读写控制单元传递至少包括访问信号和透传信号的中间信号到下一级地址译码与读写控制单元；
D22、当前接收到中间信号的地址译码与读写控制单元将中间信号发送到下一级地址译码与读写控制单元，返回本步骤，直至末级地址译码与读写控制单元接收到中间信号，并根据中间信号直接输出应答信号。
其中，所述访问信号是包括片选信号、地址信号、写数据信号和写信号的写访问信号，所述中间信号是写中间信号，所述应答信号是包括响应信号的写应答信号。
其中，所述访问信号是包括片选信号、地址信号和读信号的读访问信号，所述中间信号是读中间信号，所述中间信号进一步包括读数据信号，所述应答信号是包括响应信号和读数据信号的读应答信号。
可见，本发明提供的寄存器访问装置及方法，通过将片内寄存器划分为多个寄存器组，分别由各个地址译码与读写控制单元实现对各个寄存器组内寄存器的访问操作，由于每个寄存器组的寄存器数目都远少于片内寄存器的总数，故而有效降低了每一地址译码与读写控制单元上译码电路的位数，使得地址译码难度降低，译码时间减少。
附图说明
图1是现有技术的寄存器访问系统的结构图。
图2是现有技术的寄存器访问装置的结构图。
图3是本发明实施例一的寄存器访问装置的结构图。
图4是本发明实施例一用于芯片Y的寄存器访问装置320A的结构图。
图5是本发明实施例一用于芯片Y的寄存器访问装置320B的结构图。
图6是本发明实施例二的寄存器访问装置的结构图。
图7是本发明实施例二用于芯片Y的寄存器访问装置620A的结构图。
图8是本发明实施例二用于芯片Y的寄存器访问装置620B的结构图。
图9是本发明实施例三的寄存器访问装置的结构图。
图10是本发明实施例三用于芯片Y的寄存器访问装置920A的结构图。
图11是本发明实施例三用于芯片Y的寄存器访问装置920B的结构图。
具体实施方式
本发明的核心思想是：对于包括X个寄存器和P位地址线的芯片，2P-1+1≤X≤2P，在本发明中，其片内所有X个寄存器分别划归到N个寄存器组中，2≤N≤2P-1，每一寄存器组分别使用一段连续的片内地址，每一寄存器组包括的寄存器数目都小于等于2P-1。具体来说，对于N个寄存器组中的一个寄存器组n，其包括的寄存器数目K≤2P-1，如果2S-1+1≤K≤2S，则该寄存器组n可使用的地址数目为2S。
以包括184个寄存器和8位地址线的芯片Y为例，一种可能的寄存器分组情况A为：片内所有寄存器分为2组，其中寄存器组1中有128个寄存器，其可使用的128个片内地址的地址信号范围是00000000～01111111，亦即最高1位是0的地址信号；寄存器组2中有56个寄存器，其可使用的64个片内地址的地址信号范围是10000000～10111111，亦即最高2位是10的地址信号。
仍以包括184个寄存器和8位地址线的芯片Y为例，一种可能的寄存器分组情况B为：片内所有寄存器分为3组，其中寄存器组1中有60个寄存器，其可使用的64个片内地址的地址信号范围是00000000～00111111，亦即最高2位是00的地址信号；寄存器组2中有64个寄存器，其可使用的64个片内地址的地址信号范围是01000000～01111111，亦即最高2位是01的地址信号；寄存器组3中有60个寄存器，其可使用的64个片内地址的地址信号范围是11000000～11111111，亦即最高2位是11的地址信号。
由以上分析可知，对于N个寄存器组中的一个寄存器组n，如果该寄存器组n可使用的地址数目为2S，则该寄存器组n中的寄存器的P位地址中的最高P-S位是相同的，本文中将一个寄存器组的P位地址中的最高P-S位称作该寄存器组的高位地址，将P位地址中的其余部分称作该寄存器组的低位地址。
相应的，对于采用分组情况A的芯片Y来说，寄存器组1中寄存器的地址包括1个高位和7个低位，寄存器组2中寄存器的地址包括2个高位和6位低位；对于采用分组情况B的芯片Y来说，寄存器组1中寄存器的地址包括2个高位和6个低位，寄存器组2中寄存器的地址包括2个高位和6个低位，寄存器组3中寄存器的地址包括2个高位和6个低位。
为使本发明的目的、技术方案和优点更加清楚明白，以下举实施例，并参照附图，对本发明进一步详细说明。
实施例一：本实施例的寄存器访问系统包括用于信号适配的接口模块、至少两个寄存器，以及连接在接口模块和所有寄存器之间的寄存器访问装置。
本实施例的寄存器访问系统可通过片选线、地址线、数据线、读写线接收外部输入的访问信号，并通过数据线和响应线向外部输出返回的应答信号，也就是说，本实施例的寄存器访问系统的外部输入接口包括片选线、地址线、数据线和读写线，外部输出接口包括数据线和响应线。明显的，数据线是输入和输出接口。
作为外部信号和寄存器访问装置之间的信号适配单元，接口模块用于将通过片选线、地址线、数据线、读写线从外部接收的访问信号转换为符合寄存器访问装置要求的信号，并通过片选线、地址线、写数据线、读写线传递到寄存器访问装置，以及将通过读数据线和响应线从寄存器访问装置接收的应答信号转换为符合外部要求的信号，并通过数据线和响应线传递到外部。
本实施例的寄存器访问装置包括至少两个通过片选线、地址线、写数据线和读写线串联连接的地址译码与读写控制单元，每一地址译码与读写控制单元分别与包括片内部分寄存器的寄存器组相连，用于对该寄存器组中的寄存器执行访问操作。
由于本实施例的多个地址译码与读写控制单元通过片选线、地址线、写数据线和读写线串联连接，故这些地址译码与读写控制单元相互间可传递片选信号、地址信号、读写信号和写数据信号，本文中将在地址译码与读写控制单元之间传递的信号称为中间信号，明显的，本实施例的中间信号包括片选信号、地址信号、读写信号和写数据信号。
图3是本发明实施例一的寄存器访问装置的结构图，本实施例的寄存器访问装置320包括通过片选线、地址线、写数据线和读写线串联连接的N个地址译码与读写控制单元340，这N个地址译码与读写控制单元340分别与N个寄存器组连接，各地址译码与读写控制单元340中包含的译码电路的位数等于其连接的寄存器组中寄存器低位地址的数目。也就是说，对于N个地址译码与读写控制单元中的一个地址译码与读写控制单元n，如果其连接的寄存器组n中的寄存器的P位地址中包括S个低位，则该地址译码与读写控制单元n包括的译码电路的位数是S，1≤n≤N。
N个串联连接的地址译码与读写控制单元340中的第一个称为首级地址译码与读写控制单元，其用于接收外部输入的访问信号，对与其连接的寄存器组1中的寄存器进行访问，输出应答信号，以及当待访问的寄存器不在与其连接的寄存器组中时，将访问信号传递到下一个地址译码与读写控制单元。
N个串联连接的地址译码与读写控制单元340中的最后一个称为末级地址译码与读写控制单元，其用于接收来自上一个地址译码与读写控制单元的访问信号，对与其连接的寄存器组N中的寄存器进行访问，以及输出应答信号。
串联连接在首级地址译码与读写控制单元和末级地址译码与读写控制单元之间的N-2个地址译码与读写控制单元340称为中间级地址译码与读写控制单元，其用于接收来自上一个地址译码与读写控制单元的访问信号，对与其连接的寄存器组中的寄存器进行访问，输出应答信号，以及当待访问的寄存器不在与其连接的寄存器组中时，将访问信号传递到下一个地址译码与读写控制单元。
其中，对于写访问操作，访问信号是包括片选信号、地址信号、写数据信号和写信号的写访问信号，应答信号是包括响应信号的写应答信号，中间信号是包括写访问信号的写中间信号，在写访问操作期间，访问装置的读数据线保持默认值；对于读访问操作，访问信号是包括片选信号、地址信号和读信号的读访问信号，应答信号是包括读数据信号和响应信号的读应答信号，中间信号是包括读访问信号的读中间信号，在读访问操作期间，该访问装置的写数据线保持默认值。
如图3所示，在本实施例的寄存器访问装置320中，仅由首级地址译码与读写控制单元接收来自接口模块的访问信号，而N个地址译码与读写控制单元都可分别输出各自的应答信号，亦即，寄存器访问装置320包括一个位于首级地址译码与读写控制单元上的输入接口，和N个分别位于N个地址译码与读写控制单元上的输出接口。
实际应用中，本实施例的寄存器访问系统通常还包括多路选择器，该多路选择器通过读数据线和响应线与接口模块连接，通过N条读数据线和N条响应线分别与N个地址译码与读写控制单元连接，用于从寄存器访问装置的N个输出接口中选择当前访问寄存器的地址译码与读写控制单元的输出接口上接收应答信号并输出到接口模块。该多路选择器未在图3中示出，实际应用中，该接口模块可集成到寄存器访问装置或者接口模块中。
图4是本发明实施例一用于芯片Y的寄存器访问装置320A的结构图。寄存器访问装置320A用于采用分组情况A的芯片Y，包括：通过片选线、地址线、写数据线和读写线串联连接的首级地址译码与读写控制单元1 340A和末级地址译码与读写控制单元2 340A，包括7位译码电路1的首级地址译码与读写控制单元1和寄存器组1相连，包括6位译码电路2的末级地址译码与读写控制单元2和寄存器组2相连，对该寄存器访问装置320A进行数据写访问操作的方法包括：
步骤11A：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高1位是否是0，如果是，则执行步骤12A，否则首级地址译码与读写控制单元1将片选信号、8位地址信号、写信号和写数据信号传递到末级地址译码与读写控制单元2，执行步骤13A；
步骤12A：首级地址译码与读写控制单元1对地址信号的低7位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，输出响应信号，结束本流程，否则直接输出响应信号，结束本流程；
步骤13A：末级地址译码与读写控制单元2收到片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高2位是否是10，如果是，则执行步骤14A，否则直接输出响应信号，结束本流程；
步骤14A：末级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，输出响应信号，结束本流程，否则直接输出响应信号，结束本流程。
对该寄存器访问装置320A进行数据读访问操作的方法包括：
步骤21A：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号和读信号后，判断8位地址信号的最高1位是否是0，如果是，则执行步骤22A，否则首级地址译码与读写控制单元1将片选信号、8位地址信号和读信号传递到末级地址译码与读写控制单元2，执行步骤23A；
步骤22A：首级地址译码与读写控制单元1对地址信号的低7位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器中读取数据，输出响应信号和读数据信号，结束本流程，否则直接输出响应信号，结束本流程；
步骤23A：末级地址译码与读写控制单元2接收到片选信号、8位地址信号和读信号后，判断8位地址信号的最高2位是否是10，如果是，则执行步骤24A，否则直接输出响应信号，结束本流程；
步骤24A：末级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器读取数据，输出响应信号和读数据信号，结束本流程，否则直接输出响应信号，结束本流程。
图5是本发明实施例一用于芯片Y的寄存器访问装置320B的结构图。寄存器访问装置320B用于采用分组情况B的芯片Y中，包括：通过片选线、地址线、写数据线和读写线串联连接的首级地址译码与读写控制单元1 340B、中间级地址译码与读写控制单元2 340B和末级地址译码与读写控制单元3 340B，包括6位译码电路1的首级地址译码与读写控制单元1和寄存器组1相连，包括6位译码电路2的中间级地址译码与读写控制单元2和寄存器组2相连，包括6位地址译码电路3的末级译码与读写控制电路3和寄存器组3相连。对该寄存器访问装置320B进行数据写访问操作的方法包括：
步骤11B：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高2位是否是00，如果是，则执行步骤12B，否则首级地址译码与读写控制单元1将片选信号、8位地址信号、写信号和写数据信号传递到中间级地址译码与读写控制单元2，执行步骤13B；
步骤12B：首级地址译码与读写控制单元1对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，输出响应信号，结束本流程，否则直接输出响应信号，结束本流程；
步骤13B：中间级地址译码与读写控制单元2收到片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高2位是否是01，如果是，则执行步骤14B，否则中间级地址译码与读写控制单元2将片选信号、8位地址信号、写信号和写数据信号传递到末级地址译码与读写控制单元3，执行步骤15B；
步骤14B：中间级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，输出响应信号，结束本流程，否则直接输出响应信号，结束本流程；
步骤15B：末级地址译码与读写控制单元3收到片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高2位是否是11，如果是，则执行步骤16B，否则直接输出响应信号，结束本流程。
步骤16B：末级地址译码与读写控制单元3对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，输出响应信号，结束本流程，否则直接输出响应信号，结束本流程。
对该寄存器访问装置320B进行数据读访问操作的方法包括：
步骤21B：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号和读信号后，判断8位地址信号的最高2位是否是00，如果是，则执行步骤22B，否则首级地址译码与读写控制单元1将片选信号、8位地址信号和读信号传递到中间级地址译码与读写控制单元2，执行步骤23B；
步骤22B：首级地址译码与读写控制单元1对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器中读取数据，输出响应信号和读数据信号，结束本流程，否则直接输出响应信号，结束本流程；
步骤23B：中间级地址译码与读写控制单元2收到片选信号、8位地址信号和读信号后，判断8位地址信号的最高2位是否是01，如果是，则执行步骤24B，否则中间级地址译码与读写控制单元2将片选信号、8位地址信号和读信号传递到末级地址译码与读写控制单元3，执行步骤25B；
步骤24B：中间级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器读取数据，输出响应信号和读数据信号，结束本流程，否则直接输出响应信号，结束本流程；
步骤25B：末级地址译码与读写控制单元3收到片选信号、8位地址信号和读信号后，判断8位地址信号的最高2位是否是11，如果是，则执行步骤26B，否则直接输出响应信号，结束本流程；
步骤26B：末级地址译码与读写控制单元3对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器读取数据，并输出响应信号和读数据信号，结束本流程，否则直接输出响应信号，结束本流程。
明显的，如果某一地址译码与读写控制单元对接收到的访问信号进行译码后发现，虽然待访问的地址在与其连接的寄存器组占用的地址段之内，但是该地址上没有寄存器，则该地址译码与读写控制单元可直接输出应答信号结束本次操作。
实施例二：本实施例的寄存器访问系统包括用于信号适配的接口模块、至少两个寄存器，以及连接在接口模块和所有寄存器之间的寄存器访问装置。
本实施例的寄存器访问系统可通过片选线、地址线、数据线、读写线接收外部输入的访问信号，并通过数据线和响应线向外部输出返回的应答信号，也就是说，本实施例的寄存器访问系统的外部输入接口包括片选线、地址线、数据线和读写线，外部输出接口包括数据线和响应线。明显的，数据线是输入和输出接口。
作为外部信号和寄存器访问装置之间的信号适配单元，接口模块用于将通过片选线、地址线、数据线、读写线从外部接收的访问信号转换为符合寄存器访问装置要求的信号，并通过片选线、地址线、写数据线、读写线传递到寄存器访问装置，以及将通过读数据线和响应线从寄存器访问装置接收的应答信号转换为符合外部要求的信号，并通过数据线和响应线传递到外部。
本实施例的寄存器访问装置包括至少两个通过片选线、地址线、写数据线、读写线和读数据线串联连接的地址译码与读写控制单元，每一地址译码与读写控制单元分别与包括片内部分寄存器的寄存器组相连，用于对该寄存器组中的寄存器执行访问操作。
由于本实施例的多个地址译码与读写控制单元通过片选线、地址线、写数据线、读写线和读数据线串联连接，故这些地址译码与读写控制单元相互间可传递片选信号、地址信号、读写信号、写数据信号和读数据信号，明显的，本实施例的中间信号包括片选信号、地址信号、读写信号、写数据信号和读数据信号。
图6是本发明实施例二的寄存器访问装置的结构图，本实施例的寄存器访问装置620包括通过片选线、地址线、写数据线、读写线和读数据线串联连接的N个地址译码与读写控制单元640，这N个地址译码与读写控制单元640分别与N个寄存器组连接，各地址译码与读写控制单元640中包含的译码电路的位数等于其连接的寄存器组中寄存器低位地址的数目。也就是说，对于N个地址译码与读写控制单元中的一个地址译码与读写控制单元n，如果其连接的寄存器组n中的寄存器的P位地址中包括S个低位，则该地址译码与读写控制单元n包括的译码电路的位数是S，1≤n≤N。
N个串联连接的地址译码与读写控制单元640中的第一个称为首级地址译码与读写控制单元，其用于接收外部输入的访问信号，对与其连接的寄存器组1中的寄存器进行访问，以及将访问信号和读数据信号传递到下一个地址译码与读写控制单元。
N个串联连接的地址译码与读写控制单元640中的最后一个称为末级地址译码与读写控制单元，其用于接收来自上一个地址译码与读写控制单元的访问信号和读数据信号，对与其连接的寄存器组N中的寄存器进行访问，以及输出应答信号。
串联连接在首级地址译码与读写控制单元和末级地址译码与读写控制单元之间的N-2个地址译码与读写控制单元640称为中间级地址译码与读写控制单元，其用于接收来自上一个地址译码与读写控制单元的访问信号和读数据信号，对与其连接的寄存器组中的寄存器进行访问，以及将访问信号和读数据信号传递到下一个地址译码与读写控制单元。
其中，对于写访问操作，访问信号是包括片选信号、地址信号、写数据信号和写信号的写访问信号，应答信号是包括响应信号的写应答信号，中间信号包括是包括写访问信号的写中间信号，在写访问操作期间，该访问装置的读数据线保持默认值；对于读访问操作，访问信号是包括片选信号、地址信号和读信号的读访问信号，应答信号是包括读数据信号和响应信号的读应答信号，中间信号是包括读访问信号和读数据信号的读中间信号，在读访问操作期间，该访问装置的写数据线保持默认值。
如图6所示，在本实施例的寄存器访问装置620中，仅由首级地址译码与读写控制单元接收来自接口模块的访问信号，仅由末级地址译码与读写控制单元向接口模块输出应答信号，亦即，寄存器访问装置620包括一个位于首级地址译码与读写控制单元上的输入接口，和一个位于末级地址译码与读写控制单元上的输出接口。
图7是本发明实施例二用于芯片Y的寄存器访问装置620A的结构图。寄存器访问装置620A用于采用分组情况A的芯片Y，包括：通过片选线、地址线、写数据线、读写线和读数据线串联连接的首级地址译码与读写控制单元1640A和末级地址译码与读写控制单元2 640A，包括7位译码电路1的首级地址译码与读写控制单元1和寄存器组1相连，包括6位译码电路2的末级地址译码与读写控制单元2和寄存器组2相连，对该寄存器访问装置620A进行数据写访问操作的方法包括：
步骤31A：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高1位是否是0，如果是，则执行步骤32A，否则首级地址译码与读写控制单元1将片选信号、8位地址信号、写信号和写数据信号传递到末级地址译码与读写控制单元2，执行步骤34A；
步骤32A：首级地址译码与读写控制单元1对地址信号的低7位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，执行步骤33A，否则直接执行步骤33A；
步骤33A：首级地址译码与读写控制单元1将片选信号、8位地址信号、写信号和写数据信号传递到末级地址译码与读写控制单元2，经末级地址译码与读写控制单元2判断该地址信号的最高2位不是10后，直接输出响应信号，结束本流程；
步骤34A：末级地址译码与读写控制单元2收到片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高2位是否是10，如果是，则执行步骤35A，否则直接输出响应信号，结束本流程；
步骤35A：末级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，输出响应信号，结束本流程，否则直接输出响应信号，结束本流程。
对该寄存器访问装置620A进行数据读访问操作的方法包括：
步骤41A：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号和读信号后，判断8位地址信号的最高1位是否是0，如果是，则执行步骤42A，否则首级地址译码与读写控制单元1将片选信号、8位地址信号、读信号传递到末级地址译码与读写控制单元2，执行步骤44A；
步骤42A：首级地址译码与读写控制单元1对地址信号的低7位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器中读取数据，将片选信号、8位地址信号、读信号和读数据信号传递到末级地址译码与读写控制单元2，执行步骤43A，否则，首级地址译码与读写控制单元1将片选信号、8位地址信号、读信号传递到末级地址译码与读写控制单元2，执行步骤43A；
步骤43A：经末级地址译码与读写控制单元2判断8位地址信号的最高2位不是10，直接输出响应信号和其收到的读数据信号，结束本流程；
步骤44A：末级地址译码与读写控制单元2收到片选信号、8位地址信号、读信号后，判断8位地址信号的最高2位是否是10，如果是，则执行步骤45A，否则响应信号，结束本流程；
步骤45A：末级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器读取数据，输出响应信号和读数据信号，结束本流程，否则直接输出响应信号，结束本流程。
图8是本发明实施例二用于芯片Y的寄存器访问装置620B的结构图。寄存器访问装置620B用于采用分组情况B的芯片Y中，包括：通过片选线、地址线、写数据线、读写线和读数据线串联连接的首级地址译码与读写控制单元1 640B、中间级地址译码与读写控制单元2 640B和末级地址译码与读写控制单元3 640B，包括6位译码电路1的首级地址译码与读写控制单元1和寄存器组1相连，包括6位译码电路2的中间级地址译码与读写控制单元2和寄存器组2相连，包括6位地址译码电路3的末级译码与读写控制电路3和寄存器组3相连。对该寄存器访问装置620B进行数据写访问操作的方法包括：
步骤31B：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高2位是否是00，如果是，则执行步骤32B，否则首级地址译码与读写控制单元1将片选信号、8位地址信号、写信号和写数据信号传递到中间级地址译码与读写控制单元2，执行步骤34B；
步骤32B：首级地址译码与读写控制单元1对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，执行步骤33B，否则直接执行步骤33B；
步骤33B：首级地址译码与读写控制单元1将片选信号、8位地址信号、写信号和写数据信号传递到中间级地址译码与读写控制单元2，经中间级地址译码与读写控制单元2判断该地址信号的最高2位不是01后传递到末级地址译码与读写控制单元3，经末级地址译码与读写控制单元3判断该地址信号的最高2位不是11后，直接输出响应信号，结束本流程；
步骤34B：中间级地址译码与读写控制单元2收到片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高2位是否是01，如果是，则执行步骤35B，否则中间级地址译码与读写控制单元2将其收到的信号传递到末级地址译码与读写控制单元3，执行步骤37B；
步骤35B：中间级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，执行步骤36B，否则直接执行步骤36B；
步骤36B：中间级地址译码与读写控制单元2将片选信号、8位地址信号、写信号和写数据信号传递到末级地址译码与读写控制单元3，经末级地址译码与读写控制单元3判断该地址信号的最高2位不是11后，直接输出响应信号，结束本流程；
步骤37B：末级地址译码与读写控制单元3收到片选信号、8位地址信号、写信号和写数据信号后，判断地址信号的最高2位是否是11，如果是，则执行步骤38B，否则直接输出响应信号，结束本流程；
步骤38B：末级地址译码与读写控制单元3对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，输出响应信号，结束本流程，否则直接输出响应信号，结束本流程。
对该寄存器访问装置620B进行数据读访问操作的方法包括：
步骤41B：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号和读信号后，判断8位地址信号的最高2位是否是00，如果是，则执行步骤42B，否则首级地址译码与读写控制单元1将片选信号、8位地址信号、读信号传递到中间级地址译码与读写控制单元2，执行步骤44B；
步骤42B：首级地址译码与读写控制单元1对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器中读取数据，将片选信号、8位地址信号、读信号和读数据信号传递到中间级地址译码与读写控制单元2，执行步骤43B，否则，首级地址译码与读写控制单元1将片选信号、8位地址信号、读信号传递到中间级地址译码与读写控制单元2，执行步骤43B；
步骤43B：经中间级地址译码与读写控制单元2判断地址信号的最高2位不是01后，将其收到的信号传递到末级地址译码与读写控制单元3，经末级地址译码与读写控制单元3判断地址信号的低6位不是11后，直接输出响应信号和其收到的读数据信号，结束本流程；
步骤44B：中间级地址译码与读写控制单元2收到片选信号、8位地址信号、读信号后，判断8位地址信号的最高2位是否是01，如果是，则执行步骤45B，否则中间级地址译码与读写控制单元2将其收到的信号传递到末级地址译码与读写控制单元3，执行步骤47B；
步骤45B：中间级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器中读取数据，将片选信号、8位地址信号、读信号和读数据信号传递到末级地址译码与读写控制单元3，执行步骤46B，否则，中间级地址译码与读写控制单元2将片选信号、8位地址信号、读信号传递到末级地址译码与读写控制单元3，执行步骤46B；
步骤46B：经末级地址译码与读写控制单元3判断地址信号的最高2位不是11后，直接输出响应信号和其收到的读数据信号，结束本流程；
步骤47B：末级地址译码与读写控制单元3收到片选信号、8位地址信号、读信号后，判断地址信号的最高2位是否是11，如果是，则执行步骤48B，否则直接输出响应信号，结束本流程；
步骤48B：末级地址译码与读写控制单元3对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器读取数据，输出响应信号和读数据信号，结束本流程，否则输出响应信号，结束本流程。
明显的，如果某一地址译码与读写控制单元对接收到的访问信号进行译码后发现，虽然待访问的地址在与其连接的寄存器组占用的地址段之内，但是该地址上没有寄存器，则该地址译码与读写控制单元可直接输出应答信号结束本次操作。
实施例三：本实施例的寄存器访问系统包括用于信号适配的接口模块、至少两个寄存器，以及连接在接口模块和所有寄存器之间的寄存器访问装置。
本实施例的寄存器访问系统可通过片选线、地址线、数据线、读写线接收外部输入的访问信号，并通过数据线和响应线向外部输出返回的应答信号，也就是说，本实施例的寄存器访问系统的外部输入接口包括片选线、地址线、数据线和读写线，外部输出接口包括数据线和响应线。明显的，数据线是输入和输出接口。
作为外部信号和寄存器访问装置之间的信号适配单元，接口模块用于将通过片选线、地址线、数据线、读写线从外部接收的访问信号转换为符合寄存器访问装置要求的信号，并通过片选线、地址线、写数据线、读写线传递到寄存器访问装置，以及将通过读数据线和响应线从寄存器访问装置接收的应答信号转换为符合外部要求的信号，并通过数据线和响应线传递到外部。
本实施例的寄存器访问装置包括至少两个通过透传线、片选线、地址线、写数据线、读写线和读数据线串联连接的地址译码与读写控制单元，每一地址译码与读写控制单元分别与包括片内部分寄存器的寄存器组相连，用于对该寄存器组中的寄存器执行访问操作。
由于本实施例的多个地址译码与读写控制单元通过片选线、地址线、写数据线、读写线、读数据线和透传线串联连接，故这些地址译码与读写控制单元相互间可传递片选信号、地址信号、读写信号、写数据信号、读数据信号和透传信号，明显的，本实施例的中间信号包括片选信号、地址信号、读写信号、写数据信号、读数据信号和透传信号。
图9是本发明实施例三的寄存器访问装置的结构图，本实施例的寄存器访问装置920包括通过透传线、片选线、地址线、写数据线、读写线和读数据线串联连接的N个地址译码与读写控制单元940，这N个地址译码与读写控制单元940分别与N个寄存器组连接，各地址译码与读写控制单元940中包含的译码电路的位数等于其连接的寄存器组中寄存器低位地址的数目。也就是说，对于N个地址译码与读写控制单元中的一个地址译码与读写控制单元n，如果其连接的寄存器组n中的寄存器的P位地址中包括S个低位，则该地址译码与读写控制单元n包括的译码电路的位数是S，1≤n≤N。
N个串联连接的地址译码与读写控制单元940中的第一个称为首级地址译码与读写控制单元，其用于接收外部输入的访问信号，对与其连接的寄存器组1中的寄存器进行访问，以及将访问信号、透传信号和读数据信号传递到下一个地址译码与读写控制单元。
N个串联连接的地址译码与读写控制单元940中的最后一个称为末级地址译码与读写控制单元，其用于接收来自上一个地址译码与读写控制单元的访问信号、透传信号和读数据信号，对与其连接的寄存器组N中的寄存器进行访问，以及输出应答信号。
串联连接在首级地址译码与读写控制单元和末级地址译码与读写控制单元之间的N-2个地址译码与读写控制单元940称为中间级地址译码与读写控制单元，其用于接收来自上一个地址译码与读写控制单元的访问信号、透传信号和读数据信号，对与其连接的寄存器组中的寄存器进行访问，以及将访问信号、透传信号和读数据信号传递到下一个地址译码与读写控制单元。
其中，如果中间级地址译码与读写控制单元接收的信号中包括透传信号，则该地址译码与读写控制单元不对其接收的信号做任何处理，直接传递给与其连接的下一个地址译码与读写控制单元，如果末级地址译码与读写控制单元接收的信号中包括透传信号，则其直接输出应答信号。
对于写访问操作，访问信号是包括片选信号、地址信号、写数据信号和写信号的写访问信号，应答信号是包括响应信号的写应答信号，中间信号是包括写访问信号和透传信号的中间信号，在写访问操作期间，该访问装置的读数据线保持默认值；对于读访问操作，访问信号是包括片选信号、地址信号和读信号的读访问信号，应答信号是包括读数据信号和响应信号的读应答信号，中间信号是包括读访问信号、读数据信号和透传信号的读中间信号，在读访问操作期间，该访问装置的写数据线保持默认值。
如图9所示，在本实施例的寄存器访问装置920中，仅由首级地址译码与读写控制单元接收来自接口模块的访问信号，仅由末级地址译码与读写控制单元向接口模块输出应答信号，亦即，寄存器访问装置920包括一个位于首级地址译码与读写控制单元上的输入接口，和一个位于末级地址译码与读写控制单元上的输出接口。
图10是本发明实施例三用于芯片Y的寄存器访问装置920A的结构图。寄存器访问装置920A用于采用分组情况A的芯片Y，包括：通过透传线、片选线、地址线、写数据线、读写线和读数据线串联连接的首级地址译码与读写控制单元1940A和末级地址译码与读写控制单元2940A，包括7位译码电路1的首级地址译码与读写控制单元1和寄存器组1相连，包括6位译码电路2的末级地址译码与读写控制单元2和寄存器组2相连，对该寄存器访问装置920A进行数据写访问操作的方法包括：
步骤51A：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高1位是否是0，如果是，则执行步骤52A，否则首级地址译码与读写控制单元1将片选信号、8位地址信号、写信号、写数据信号传递到末级地址译码与读写控制单元2，执行步骤54A；
步骤52A：首级地址译码与读写控制单元1对地址信号的低7位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，执行步骤53A，否则直接执行步骤53A；
步骤53A：首级地址译码与读写控制单元1将片选信号、8位地址信号、写信号、写数据信号和透传信号传递到末级地址译码与读写控制单元2，末级地址译码与读写控制单元2输出响应信号，结束本流程；
步骤54A：末级地址译码与读写控制单元2收到片选信号、8位地址信号、写信号、写数据信号后，判断8位地址信号的最高2位是否是10，如果是，则执行步骤55A，否则直接输出响应信号，结束本流程；
步骤55A：末级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，输出响应信号，结束本流程，否则直接输出响应信号，结束本流程。
对该寄存器访问装置920A进行数据读访问操作的方法包括：
步骤61A：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号和读信号后，判断8位地址信号的最高1位是否是0，如果是，则执行步骤62A，否则首级地址译码与读写控制单元1将片选信号、8位地址信号、读信号传递到末级地址译码与读写控制单元2，执行步骤64A；
步骤62A：首级地址译码与读写控制单元1对地址信号的低7位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器中读取数据，将片选信号、8位地址信号、读信号、读数据信号和透传信号传递到末级地址译码与读写控制单元2，执行步骤63A，否则，首级地址译码与读写控制单元1将片选信号、8位地址信号、读信号和有效透传信号传递到末级地址译码与读写控制单元2，执行步骤63A；
步骤63A：末级地址译码与读写控制单元2输出响应信号和其收到的读数据信号，结束本流程；
步骤64A：末级地址译码与读写控制单元2收到片选信号、8位地址信号、读信号后，判断8位地址信号的最高2位是否是10，如果是，则执行步骤65A，否则直接输出响应信号，结束本流程；
步骤65A：末级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器读取数据，输出响应信号和读数据信号，结束本流程，否则直接输出响应信号，结束本流程。
图11是用于芯片Y的本发明实施例三的寄存器访问装置920B的结构图。寄存器访问装置920B用于采用分组情况B的芯片Y中，包括：通过透传线、片选线、地址线、写数据线、读写线和读数据线串联连接的首级地址译码与读写控制单元1 940B、中间级地址译码与读写控制单元2 940B和末级地址译码与读写控制单元3 940B，包括6位译码电路1的首级地址译码与读写控制单元1和寄存器组1相连，包括6位译码电路2的中间级地址译码与读写控制单元2和寄存器组2相连，包括6位地址译码电路3的末级译码与读写控制电路3和寄存器组3相连。对该寄存器访问装置920B进行数据写访问操作的方法包括：
步骤51B：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高2位是否是00，如果是，则执行步骤52B，否则首级地址译码与读写控制单元1将片选信号、8位地址信号、写信号和写数据信号传递到中间级地址译码与读写控制单元2，执行步骤54B；
步骤52B：首级地址译码与读写控制单元1对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，执行步骤53B，否则直接执行步骤53B；
步骤53B：首级地址译码与读写控制单元1将片选信号、8位地址信号、写信号、写数据信号和透传信号传递到中间级地址译码与读写控制单元2，中间级地址译码与读写控制单元将其收到的信号传递到末级地址译码与读写控制单元3，末级地址译码与读写控制单元3输出响应信号，结束本流程；
步骤54B：中间级地址译码与读写控制单元2收到片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高2位是否是01，如果是，则执行步骤55B，否则中间级地址译码与读写控制单元2将其收到的信号传递到末级地址译码与读写控制单元3，执行步骤57B；
步骤55B：中间级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，执行步骤56B，否则直接执行步骤56B；
步骤56B：中间级地址译码与读写控制单元2将片选信号、8位地址信号、写信号、写数据信号和透传信号传递到末级地址译码与读写控制单元3，末级地址译码与读写控制单元3输出响应信号，结束本流程；
步骤57B：末级地址译码与读写控制单元3收到片选信号、8位地址信号、写信号和写数据信号后，判断8位地址信号的最高2位是否是11，如果是，则执行步骤58B，否则直接输出响应信号，结束本流程；
步骤58B：末级地址译码与读写控制单元3对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则向该寄存器写入写数据，输出响应信号，结束本流程，否则直接输出响应信号，结束本流程。
对该寄存器访问装置920B进行数据读访问操作的方法包括：
步骤61B：首级地址译码与读写控制单元1收到外部片选信号、8位地址信号和读信号后，判断8位地址信号的最高2位是否是00，如果是，则执行步骤62B，否则首级地址译码与读写控制单元1将片选信号、8位地址信号和读信号传递到中间级地址译码与读写控制单元2，执行步骤64B；
步骤62B：首级地址译码与读写控制单元1对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器中读取数据，将片选信号、8位地址信号、读信号、读数据信号和透传信号传递到中间级地址译码与读写控制单元2，执行步骤63B，否则，首级地址译码与读写控制单元1将片选信号、8位地址信号、读信号和透传信号传递到中间级地址译码与读写控制单元2，执行步骤63B；
步骤63B：中间级地址译码与读写控制单元2将其收到的信号传递到末级地址译码与读写控制单元3，末级地址译码与读写控制单元3输出响应信号和其收到的读数据信号，结束本流程；
步骤64B：中间级地址译码与读写控制单元2收到片选信号、8位地址信号和读信号后，判断8位地址信号的最高2位是否是01，如果是，则执行步骤65B，否则中间级地址译码与读写控制单元2将其收到的信号传递到末级地址译码与读写控制单元3，执行步骤67B；
步骤65B：中间级地址译码与读写控制单元2对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器中读取数据，将片选信号、8位地址信号、读信号、读数据信号和透传信号传递到末级地址译码与读写控制单元3，执行步骤66B，否则，中间级地址译码与读写控制单元2将片选信号、8位地址信号、读信号和透传信号传递到末级地址译码与读写控制单元3，执行步骤66B；
步骤66B：末级地址译码与读写控制单元3输出响应信号和其收到的读数据信号，结束本流程；
步骤67B：末级地址译码与读写控制单元3收到片选信号、8位地址信号和读信号后，判断地址信号的最高2位是否是11，如果是，则执行步骤68B，否则输出响应信号，结束本流程；
步骤68B：末级地址译码与读写控制单元3对地址信号的低6位进行译码，判断该地址上是否有寄存器，如果是，则从该寄存器读取数据，输出响应信号和读数据信号，结束本流程，否则直接输出响应信号，结束本流程。
明显的，如果某一地址译码与读写控制单元对接收到的访问信号进行译码后发现，虽然待访问的地址在与其连接的寄存器组占用的地址段之内，但是该地址上没有寄存器，则该地址译码与读写控制单元可直接输出应答信号结束本次操作。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
Claims (17)
1、一种寄存器访问装置，其特征在于，该装置包括至少两个地址译码与读写控制单元，各个地址译码与读写控制单元串联连接以传递访问信号，各个地址译码与读写控制单元能够根据接收到的访问信号对待访问寄存器是否位于与其对应的寄存器组中进行判断，且还分别能够访问与各自对应的寄存器组中的寄存器。
2、根据权利要求1所述的装置，其特征在于，所述装置进一步用于输出访问寄存器的地址译码与读写控制单元所输出的应答信号。
3、根据权利要求2所述的装置，其特征在于，所述各个地址译码与读写控制单元分别具有各自的应答信号输出接口，
相应地，所述装置进一步包括分别与各个地址译码与读写控制单元的应答信号输出接口相连的多路选择器，用于选择输出访问寄存器的地址译码与读写控制单元所输出的应答信号。
4、根据权利要求1、2或3中任一项所述的装置，其特征在于，所述各个地址译码与读写控制单元通过片选线、地址线、读写线和写数据线串联连接。
5、根据权利要求2所述的装置，其特征在于，所述各个地址译码与读写控制单元中的末级地址译码与读写控制单元具有应答信号输出接口，用于输出访问寄存器的地址译码与读写控制单元所输出的应答信号。
6、根据权利要求1、2或5中任一项所述的装置，其特征在于，所述各个地址译码与读写控制单元通过片选线、地址线、读写线、写数据线和读数据线串联连接。
7、根据权利要求6所述的装置，其特征在于，所述各个地址译码与读写控制单元进一步通过透传线串联连接。
8、一种寄存器访问方法，其特征在于，该方法包括以下步骤：
步骤A、首级地址译码与读写控制单元接收访问信号；
步骤B、当前接收到访问信号的地址译码与读写控制单元根据访问信号判断待访问的寄存器是否位于与自身相连的对应的寄存器组中，如果是，则执行步骤C，否则，将访问信号发送到下一级地址译码与读写控制单元，返回本步骤，直至末级地址译码与读写控制单元判断待访问的寄存器不位于与自身相连的对应的寄存器组中，结束本流程；
步骤C、当前接收到访问信号的地址译码与读写控制单元访问与自身连接的寄存器组中的相应寄存器。
9、根据权利要求8所述的方法，其特征在于，所述步骤C后进一步包括步骤：
D、当前接收到访问信号的地址译码与读写控制单元输出应答信号。
10、根据权利要求9所述的方法，其特征在于，所述步骤D包括：当前接收到访问信号的地址译码与读写控制单元直接输出应答信号。
11、根据权利要求8、9或10中任一项所述的方法，其特征在于，所述访问信号是包括片选信号、地址信号、写数据信号和写信号的写访问信号，所述应答信号是包括响应信号的写应答信号。
12、根据权利要求8、9或10中任一项所述的方法，其特征在于，所述访问信号是包括片选信号、地址信号和读信号的读访问信号，所述应答信号是包括应答信号和读数据信号的读应答信号。
13、根据权利要求9所述的方法，其特征在于，所述步骤D包括：当前接收到访问信号的地址译码与读写控制单元传递至少包括访问信号的中间信号到末级地址译码与读写控制单元，末级地址译码与读写控制单元根据中间信号输出应答信号。
14、根据权利要求13所述的方法，其特征在于，所述步骤D包括：
D11、当前接收到访问信号的地址译码与读写控制单元传递至少包括访问信号的中间信号到下一级地址译码与读写控制单元；
D12、当前接收到中间信号的地址译码与读写控制单元根据访问信号判断待访问的寄存器不位于与自身相连的寄存器组中，将中间信号发送到下一级地址译码与读写控制单元，返回本步骤，直至末级地址译码与读写控制单元判断待访问的寄存器不位于与自身相连的寄存器组中，并根据中间信号直接输出应答信号。
15、根据权利要求13所述的方法，其特征在于，所述步骤D包括：
D21、当前接收到访问信号的地址译码与读写控制单元传递至少包括访问信号和透传信号的中间信号到下一级地址译码与读写控制单元；
D22、当前接收到中间信号的地址译码与读写控制单元将中间信号发送到下一级地址译码与读写控制单元，返回本步骤，直至末级地址译码与读写控制单元接收到中间信号，并根据中间信号直接输出应答信号。
16、根据权利要求13、14或15中任一项所述的方法，其特征在于，所述访问信号是包括片选信号、地址信号、写数据信号和写信号的写访问信号，所述中间信号是写中间信号，所述应答信号是包括响应信号的写应答信号。
17、根据权利要求13、14或15中任一项所述的方法，其特征在于，所述访问信号是包括片选信号、地址信号和读信号的读访问信号，所述中间信号是读中间信号，所述中间信号进一步包括读数据信号，所述应答信号是包括响应信号和读数据信号的读应答信号。
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