CN1704911A - 高速缓冲存储器、系统和数据存储方法 - Google Patents

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Abstract

本发明的高速缓冲存储器是一种组相联方式的高速缓冲存储器，其中，具备由保持数据与标签的多个入口构成之多个通路(way)；第1保持机构，对每个通路保持表示应优先存储之数据种类的优先属性；第2保持机构，配备于多个通路中至少第1通路中，对该通路的每个入口保持表示保持在该入口中的数据种类之数据属性；和控制机构，优先从处理器输出的数据属性与第1保持机构中保持的优先属性一致的通路，执行入口的替换控制，所述控制机构还在高速缓冲存储器遗漏时，(a)在属于利用来自处理器的地址选择的组之入口中第1通路入口中存储有效的数据，(b)该入口的数据属性与来自处理器的数据属性及第1通路的优先属性一致，并且(c)在属于选择的所述组之入口中第1通路之外的其它通路之入口中没有有效数据的情况下，在该其它通路的入口中存储数据。

Description

高速缓冲存储器、系统和数据存储方法
技术领域
本发明涉及一种存储多个数据处理的数据的高速缓冲存储器、系统和数据存储方法。
背景技术
作为为了高速访问主存储器、将高速缓冲存储器分割成块并再将各个块分配给不同程序的技术，例如有专利文献1。
专利文献1：特开昭62-144257号公报
但是，在上述技术中，因为将程序使用的块固定，所以即便其它块中有空区域，也不能有效利用。并且，在程序间共享数据的情况下，由于需要共享程序本身，所以在存在由全部程序所共享的数据的情况下，不能存储在高速缓冲存储器中，或者，不能向程序分配块。例如，在系统同时执行动态图像处理与声音处理的情况下，为了将声音处理的数据存储在高速缓冲存储器中，从高速缓冲存储器中逐出在动态图像处理中还需要滞留在高速缓冲存储器中之数据。结果，动态图像处理的数据之高速缓冲存储器遗漏增加，在规定时间内动态图像处理不会结束。
发明内容
本发明的目的在于提供一种在存储不同种类数据的情况下、一个数据处理不会对另一数据处理造成坏影响的使效率提高的高速缓冲存储器、系统和数据存储方法。
为了解决上述问题，本发明的高速缓冲存储器是一种组相联(setassociative)方式的高速缓冲存储器，其中，具备由保持数据与标签的多个入口构成之多个通路(way)；第1保持机构，对每个通路保持表示应优先存储之数据种类的优先属性；第2保持机构，配备于多个通路中至少第1通路中，对该通路的每个入口保持表示保持在该入口中的数据种类之数据属性；和控制机构，优先从处理器输出的数据属性与第1保持机构中保持的优先属性一致的通路，执行入口的替换控制，该控制机构还在高速缓冲存储器遗漏时，(a)在属于利用来自处理器的地址选择的组之入口中第1通路入口中存储有效的数据，(b)该入口的数据属性与来自处理器的数据属性及第1通路的优先属性一致，并且(c)在属于选择的所述组之入口中第1通路之外的其它通路之入口中没有有效数据的情况下，在该其它通路的入口中存储数据。
根据该构成，因为在对具有优先属性的数据确保通路的同时，通路中的空入口存储具有其它属性的数据，所以可有效活用高速缓冲存储器。例如，在存储不同种类数据的情况下，一种数据处理不会对另一数据处理造成坏影响，从而可使效率提高。若从处理器来看，则在同时执行不同数据处理的情况下，一个数据处理不会对另一数据处理造成坏影响，从而可使效率提高。
这里，所述数据属性也可基于程序的处理(process)ID。
根据该构成，可通过使用处理ID来代替原来的数据属性，使系统构成简化。
这里，所述数据属性也可基于地址的上位比特。
根据该构成，尽管上位的比特与数据属性需要事先对应，但即便是没有处理ID的系统也可简化构成。
这里，也可从多个处理器访问所述高速缓冲存储器，所述数据属性基于处理器序号。
根据该构成，就多处理器系统而言，可对每个通路设定应优先的处理器，可简化高速缓冲存储器的管理。
这里，所述第1保持机构也可保持多个优先属性。
根据该构成，在对应于一个优先属性的处理与对应于另一优先属性的处理排他地产生的情况等下，可进一步有效活用高速缓冲存储器的空入口。
这里，也可以是所述高速缓冲存储器是指令高速缓冲存储器，具备无效化机构，在处理消失时，对优先属性与该处理处理的数据属性一致之通路，无效化全部入口的数据。
根据该构成，因为在处理消失时无效化到此还未被访问的数据(指令)，所以可进一步使利用效率提高。
这里，所述各通路也可具备所述第2保持机构。
这里，也可以是所述控制机构对每个通路具有判定机构，各判定机构具备第1判定部，判定属于利用来自处理器的地址所选择的组之入口中、对应通路之入口的数据是否有效；第2判定部，判定在高速缓冲存储器遗漏时、来自处理器的数据属性、该入口的数据属性、与对应通路的优先属性是否一致；和第3判定部，判定属于所述组的入口中、对应的通路之外的其它通路之入口的数据是否有效，各判定机构在第1判定部判定为有效、第2判定部判定为一致、并且第3判定部判定为无效的情况下，向对应于由第3判定部判定为无效的入口属性之通路的判定机构输出委托数据存储的委托信号，在从对应于其它通路的判定机构输入委托信号的情况下，在属于利用来自处理器的地址所选择的组之入口中、对应的通路之入口中存储数据。
另外，本发明的系统的特征在于：具备第1处理器；用于第1处理器的第一1次高速缓冲存储器；第2处理器；用于第2处理器的第二1次高速缓冲存储器；和用于第1处理器和第2处理器的2次高速缓冲存储器，所述第一、第二1次高速缓冲存储器和2次高速缓冲存储器分别是上述高速缓冲存储器。这里，所述2次高速缓冲存储器中的第1保持机构也可保持处理器序号，作为优先属性。
根据该构成，可分阶段地实现高速缓冲存储器，在同时执行不同处理的情况下，一个处理不会对另一处理造成坏影响，由此可使效率提高。
另外，本发明的数据存储方法是一种组相联方式的高速缓冲存储器之数据存储方法，该高速缓冲存储器具有由保持数据与标签的多个入口构成之多个通路(way)；第1保持机构，对每个通路保持表示应优先存储之数据种类的优先属性；第2保持机构，配备于多个通路中至少第1通路中，对第1通路的每个入口保持表示保持在该入口中的数据种类之数据属性；和控制机构，优先从处理器输出的数据属性与第1保持机构中保持的优先属性一致的通路，执行入口的替换控制，其特征在于：具有选择步骤，在高速缓冲存储器遗漏时，利用来自处理器的地址来选择跨过多个通路的入口的组；第1判定步骤，判定属于选择的组之入口中、第1通路的入口的数据是否有效；第2判定步骤，判定该入口的数据属性、来自处理器的数据属性、与第1通路的优先属性是否一致；第3判定步骤，判定属于选择的所述组的入口中、第1通路之外的其它通路之入口的数据是否有效；和存储步骤，在第1判定步骤中判定为有效、第2判定步骤中判定为一致、并且第3判定步骤中判定为无效的情况下，在属于所述组的入口中第1通路以外的其它通路的入口中存储数据。
根据该构成，由于在对具有优先属性的数据确保通路的同时，通路中的空入口存储具有其它属性的数据，所以可有效活用高速缓冲存储器。
这里，也可以是所述数据属性包含未用作所述优先属性的第1数据属性，所述数据存储方法还具有如下步骤，即在高速缓冲存储器遗漏的数据之数据属性是第1数据属性的情况下，若属于选择步骤中选择的组之入口中有未存储有效数据的入口，则在该入口中存储数据。
这里，也可以是所述数据属性包含用于在相同通路中共享多种数据的第2数据属性，所述数据存储方法还具有如下步骤，即，在处理器的处理消失时，将保持在第1保持部中的优先属性中、表示关于该处理的数据种类之优先属性改写成第2数据属性。另外，也可以是所述数据存储方法还具有如下步骤，即，在处理器的处理生成时，将保持在第1保持部中的优先属性中、表示第2数据属性之优先属性改写成表示关于该处理的数据种类之优先属性。
根据该构成，通过对应于此时的状况，动态地改写优先属性，可进一步有效利用高速缓冲存储器，高速缓冲存储器的击中率变高。
这里，也可以是所述高速缓冲存储器是指令高速缓冲存储器，所述数据存储方法还具有如下步骤，在处理消失时，对优先属性与该处理处理的数据属性一致之通路，无效化全部入口的数据。
根据该构成，可期待更高的高速缓冲存储器利用效率。
发明效果
如上所述，本发明的高速缓冲存储器因为在对具有与优先属性相同的数据属性之数据确保通路的同时，通路中的空入口存储其它数据属性的数据，所以可有效活用高速缓冲存储器。例如，在存储不同种类数据的情况下，一种数据处理不会对另一数据处理造成坏影响，从而可使效率提高。
通过使用处理ID来作为数据属性，可简化系统构成。
通过使用上位地址来作为数据属性，没有处理ID的系统可简单实现。
通过使用处理器序号来作为数据属性，可简单适用于多处理器系统。
另外，即便在数据属性比通路数量多的情况下，也可按照优先属性来将数据存储在高速缓冲存储器中，并且，有效利用高速缓冲存储器的空区域，可提高高速缓冲存储器击中率。
通过改写优先属性，可进一步有效利用高速缓冲存储器，高速缓冲存储器的击中率变高。
附图说明
图1是表示第1实施方式中的系统构成的框图。
图2是表示高速缓冲存储器的构成框图。
图3是表示示出数据存储方法的流程图的图。
图4是表示数据存储方法的图。
图5是表示高速缓冲存储器遗漏产生时的高速缓冲存储器的各部状态的图。
图6是表示第2实施方式的系统构成的框图。
图7是系统的动作图。
图8是系统的动作图。
图9是系统的动作图。
图10是系统的动作图。
图11是系统的动作图。
图12是系统的动作图。
图13是系统的动作图。
图14是系统的动作图。
图15是系统的动作图。
图16是系统的动作图。
图17是系统的动作图。
图18是系统的动作图。
图19是系统的动作图。
图20是系统的动作图。
图21是表示第3实施方式的系统构成的框图。
图22是系统的动作图。
图23是表示第4实施方式的系统构成的框图。
图24是系统的动作图。
图25是系统的动作图。
图26是处理消失时和生成时的机制图。
符号说明
10地址寄存器
100、101通路
110、120数据属性存储部
111、121废比特存储部
112、122有效比特存储部
113、123标签部
114、124数据部
116、126再填充判定部
115、125优先属性存储部
210、220数据属性信号
211、221废比特信号
212、222有效比特信号
213、223优先属性信号
300组索引
301数据属性
302、303数据存储委托信号
1000、1001处理器
1002、1003、2002、2003、3002、3003 1次高速缓冲存储器
10042次高速缓冲存储器
1005主存储器
1006数据总线
1007数据属性信号
1008地址总线
1010处理ID
1011、1021处理器序号
1012、1022处理ID信号
1013、1023内部地址总线
1014、1024内部数据总线
4006指令总线
4014、4024内部指令总线
具体实施方式
(第1实施方式)
图1是表示本发明第1实施方式中的具备高速缓冲存储器之系统构成的框图。该系统具备两个处理器1000、1001；两个1次高速缓冲存储器1002、1003；一个2次高速缓冲存储器1004；一个主存储器1005；数据总线1006；特性总线1007；和地址总线1008，具有分层存储器构造。另外，各个处理器1000、1001执行多个处理。
处理器1000包含处理(process)ID保持部1010与处理器序号保持部1011。另外，处理器1000与1次高速缓冲存储器1002利用内部数据总线1014、内部地址总线1013来连接。
处理ID保持部1010保持表示执行中的处理的处理ID。该处理ID与地址一起，作为处理ID信号输入到1次高速缓冲存储器1002中。
处理器序号保持部1011保持用于识别处理器1000的处理器序号(例如0的值)。该处理器序号与地址一起，作为处理器序号信号，经特性总线1007输入到2次高速缓冲存储器。
处理器1001也与处理器1000一样。其中，设处理器1001的处理器序号为1。
1次高速缓冲存储器1002、1003、和2次高速缓冲存储器1004都对每个通路(way)保持优先属性，并将优先属性与数据属性一致的数据存储在通路中。并且，在高速缓冲存储器1002、1003、1004分别再填充时，如果优先属性与数据属性一致的通路之入口(entry)不空，并且，若优先属性与数据属性不同的通路中的相同组内的入口空，则在该入口中存储数据。这里，优先属性和数据属性例如由数据或处理的种类(动态图像、声音、通信、静止图像、文本等)、处理器ID、处理ID等来指定。
在本实施方式中，设将1次高速缓冲存储器1002、1003中的通路0之优先属性设定成表示动态图像数据的值0，将通路1中的优先属性设定成表示声音数据的值1。另外，设处理器1000、1001分别向1次高速缓冲存储器1002、1003输出处理ID，作为数据属性。该处理ID设为动态图像处理用处理为值0，声音处理用处理为值1。
另外，设将1次高速缓冲存储器1004中的通路0的优先属性设定为作为处理器1000的处理器序号之0，将通路1中的优先属性设定为作为处理器1001的处理器序号的值1。处理器1000、1001分别向2次高速缓冲存储器1004输出处理器序号，作为数据属性。
图2是表示高速缓冲存储器的构成框图。该高速缓冲存储器示出图1所示的1次高速缓冲存储器1002、1003、2次高速缓冲存储器1004各自构成的代表。如图所示，高速缓冲存储器是组相联方式，具备地址寄存器10、和两个通路100、101(也称为通路0、通路1)。
地址寄存器10是保持来自处理器的存储器访问地址或指令获取地址的寄存器。如图所示，按从上位比特开始的顺序，访问地址包含标签地址TA、组索引SI、字索引WI。例如，设地址为32比特(A31-A0)，设标签地址为21比特(A31-A11)、设组索引为4比特(A10-A7)，设字索引为5比特(A6-A2)。
这里，由标签地址TA和组索引SI特定的存储器中的块是再填充(refill)的单位，在存储于高速缓冲存储器中的情况下，被称为线数据(line data)或线。线数据的大小由组索引的下位的地址比特确定。在组索引之下位的地址比特为7比特(A6-A0)的情况下，线数据的大小为128字节。若设1字为4字节，则1线数据为32字。
组索引SI指示由跨过两个通路的两个入口构成的组之一(例如图2的阴影部分)。在组索引SI为4比特的情况下，该组的数量为16组。
标签地址TA指示可映射到一个通路上的存储器中的区域(其大小为组数量×块)。该区域的大小也可以是一个通路的大小，由标签地址之下位的地址比特确定。在标签地址之下位的地址比特为11比特(A10-A0)的情况下，一个通路的大小为2k字节。
字索引WI指示构成线数据的多个字中的1个字。另外，地址寄存器20中的最下位2比特(A1、A0)在字访问时被忽视。
通路0由多个入口构成。
具备：存储数据的数据部114；将数据部114的数据地址中的标签地址部分作为标签来存储的标签部113；存储数据属性的数据属性存储部110；表示改写高速缓冲存储器的数据的废比特(ダ—テイビツト)存储部111；表示在数据部114中存储有效数据的有效比特存储部112；保持表示应优先存储在通路0中的数据属性之优先属性的优先属性保持部115；和判定是否应将数据再填充到通路0的入口之再填充判定部116。
同样，通路1具备存储数据的数据部124；存储数据部124的数据地址中的标签地址部分的标签部123；存储数据属性的数据属性存储部120；表示改写高速缓冲存储器的数据的废比特存储部121；表示在数据部124中存储有效数据的有效比特存储部122；保持表示应优先存储在通路1中的数据属性之优先属性的优先属性保持部125；和再填充判定部126。
图中的阴影部分表示由组索引300选择的组内的两个入口，该入口的值分别作为数据属性信号210、220、废比特信号211、221、有效比特信号212、222，输入到再填充判定部116、126中。另外，在处理器1000、1001访问数据时输出数据属性301。数据存储委托信号303是用于由再填充判定部116委托再填充判定部126在数据部124中存储数据的信号。数据存储委托信号302是用于由再填充判定部126委托再填充判定部116在数据部114中存储数据的信号。
图3是表示当产生高速缓冲存储器遗漏时的本发明数据传输方法的流程图，示出再填充判定部116、126各自的控制流程。下面，在()内示出再填充判定部126的情况。
在步骤500中，再填充判定部116(126)比较优先属性部115(125)的值与数据属性301，比较的结果，在一致的情况下，前进到步骤501，在不一致的情况下，前进到步骤510。
在步骤501中，再填充判定部116(126)判定作为由组索引300选择的入口之有效比特存储部的值之有效比特信号212(222)的值是否无效，在无效的情况、即空的情况下，前进到步骤502，在有效的情况、即不空的情况下，前进到步骤503。
在步骤502中，再填充判定部116(126)将数据存储在数据部114(124)中。
在步骤503中，再填充判定部116(126)判定作为由组索引300选择的入口之数据属性存储部的值之数据属性信号210(220)的值是否与数据属性301的值相等，在相等的情况下，前进到步骤504，在不等的情况下，前进到步骤508。
在步骤504中，再填充判定部116(126)判定其它通路的有效比特信号222(212)是否无效(空)，在无效的情况下，前进到步骤505，在有效的情况下，前进到步骤506。
在步骤505中，再填充判定部116(126)输出数据存储请求信号303(302)。
在步骤506中，再填充判定部116(126)从高速缓冲存储器中逐出由自己通路的组索引300选择的入口之数据部114(124)的数据。即，若不正常，则写回到主存储器1005中。
在步骤507中，再填充判定部116(126)将处理器1000、1001访问到的数据(高速缓冲存储器遗漏的数据)存储在由组索引300选择的入口之数据部114(124)中。
在步骤508中，再填充判定部116(126)从高速缓冲存储器中逐出由自己通路的组索引300选择的入口之数据部114(124)的数据。
在步骤509中，再填充判定部116(126)将处理器1000、1001访问到的数据(高速缓冲存储器遗漏的数据)存储在由组索引300选择的入口之数据部114(124)中。
在步骤510中，再填充判定部116(126)判定是否输出数据存储请求信号302(303)，在输出的情况下，前进到步骤511，在未输出的情况下，前进到步骤512。
在步骤511中，再填充判定部116(126)将处理器1000、1001访问到的数据(高速缓冲存储器遗漏的数据)存储在由组索引300选择的入口之数据部114(124)中。
图4-图6表示在1次高速缓冲存储器1002或1003中产生动态图像数据高速缓冲存储器遗漏，在由组索引300选择的组的两个入口，在将动态图像处理设为优先属性的通路0之入口中有有效的动态图像数据，在通路1的入口中没有有效数据的情况。此时，在通路1中存储高速缓冲存储器遗漏的数据。
图4示出此时的再填充判定部116的控制状态，执行粗字和粗线表示的部分。
图5表示高速缓冲存储器遗漏产生的瞬间之高速缓冲存储器各部的状态，图6表示存储完高速缓冲存储器遗漏的数据之状态。
这里，通路1由于优先属性存储部125的值为声音处理的值，在数据部124中原本存储声音数据，但由于通过组索引300选择的入口偶尔未存储数据，所以存储高速缓冲存储器遗漏的动态图像数据。(下面，将‘在通路1的选择的入口中未存储数据’表现为‘通路1中有空席’)
下面，将上述高速缓冲存储器的操作说明为图1的系统整体的动作。这里，作为数据属性，有动态图像、声音、共享(通信、静止图像)、其它(文本)等4种，尽管对于处理为5种而言，通路数量仅为两个，但可知通过动态改写这些属性，可有效活用高速缓冲存储器。
图7-图15表示图1所示的系统的动作。在这些图中，数据属性定义1表示用于区别设置在2次高速缓冲存储器中的数据属性之浓淡处理图案，数据属性定义2表示用于区别设置在1次高速缓冲存储器中的数据属性之浓淡处理图案。
这里，首先在1次高速缓冲存储器的通路0之优先属性存储部中存储动态图像处理，在通路1的优先属性存储部中存储声音处理，在2次高速缓冲存储器的通路0之优先属性存储部中存储处理器序号0，在通路1的优先属性存储部中存储处理器序号1。
图7中，处理器1000执行动态图像处理，将数据存储在1次高速缓冲存储器、2次高速缓冲存储器中。执行图3的数据存储方法的步骤502。
图8中，处理器1000再次执行图像处理，将数据存储在1次高速缓冲存储器、2次高速缓冲存储器中。执行图3的数据存储方法的步骤505和511。就1次高速缓冲存储器而言，通路1优先声音处理，但因为通路1中有空席，所以存储动态图像处理的数据。就2次高速缓冲存储器而言，通路1优先于处理器1001，但因为通路1中有空席，所以存储处理器1000的数据。
图9中，处理器1执行动态图像处理，将数据存储在1次高速缓冲存储器、2次高速缓冲存储器中。就1次高速缓冲存储器而言，执行图3的数据存储方法的步骤502，就2次高速缓冲存储器而言，执行步骤508、509。就2次高速缓冲存储器而言，由于通路1优先于处理器1001，所以逐出之前存储的处理器100的数据。
图10中，处理器0执行声音处理，将数据存储在1次高速缓冲存储器、2次高速缓冲存储器中。就1次高速缓冲存储器而言，执行图3的数据存储方法的步骤508、509，就2次高速缓冲存储器而言，执行步骤506、507。逐出设置于1次高速缓冲存储器1002的通路1(声音处理优先)中的动态图像数据，设置声音数据。
图11中，处理器1执行声音处理，将数据存储在1次高速缓冲存储器、2次高速缓冲存储器中。就1次高速缓冲存储器而言，执行图3的数据存储方法的步骤502，就2次高速缓冲存储器而言，执行步骤506、507。
图12中，处理器0中，动态图像处理的处理消失，将通路0的优先属性部变更为共享。图26示出OS在处理的消失生成时、改写优先属性部的值之原理。
图26中，程序a1、a2对应于处理A，程序b1、b2对应于处理B，程序c1、c2对应于处理C。程序a1是用户准备的程序，是当处理A消失时，设定、变更或删除针对分配给处理A的通路之优先属性的程序。程序a2是用户准备的程序，是当生成处理A时，设定、变更或删除针对分配给处理A的通路之优先属性的程序。程序b1、b2、c1、c2就对应的处理而言也一样。OS在处理消失时、生成时，调用对应的程序。图中，OS使处理A消失，执行程序a1，设定优先属性部的值。例如在图12的情况等下，程序a1的内容是‘将优先于消失处理之通路的优先属性部改写成“共享”’。另外，程序a2的内容是‘将优先于生成处理之通路的优先属性部改写成“动态图像”’。另外，用户未必需要准备程序a1、a2双方，也可仅准备一方。程序b1、b2、c1、c2也一样。
图13中，处理器0执行通信处理，将数据存储在1次高速缓冲存储器、2次高速缓冲存储器中。就1次高速缓冲存储器而言，执行图3的数据存储方法的步骤508、509。
图14中，处理器0执行文本显示，将数据存储在2次高速缓冲存储器中。但是，由于1次高速缓冲存储器中没有空席，所以未存储。就1次高速缓冲存储器而言，执行图3的数据存储方法的步骤512，就2次高速缓冲存储器而言，执行步骤506、507。
图15中，处理器0按与图14不同的地址来执行文本显示，将数据存储在2次高速缓冲存储器中。这次由于1次高速缓冲存储器中有空席，所以将数据存储在1次高速缓冲存储器中。就1次高速缓冲存储器、2次高速缓冲存储器而言，执行图3的数据存储方法的步骤502。
如上所述，通过对高速缓冲存储器的每个通路指定优先的数据属性，该通路不会被其它属性的数据所占据，同时，即便优先的数据属性是不同的数据，只要高速缓冲存储器中有未存储数据的通路，则允许存储数据，所以可将空区域有效活用于具有其它属性的数据。
另外，作为数据属性，具备共享及其它，从而即便在数据属性比通路数量多的情况下，也可按照优先属性来将数据存储在高速缓冲存储器中，并且有效利用高速缓冲存储器的空区域，提高高速缓冲存储器击中率。
另外，即便是未被用作优先属性的数据属性之数据，只要在属于选择步骤中被选择的组之入口中有未存储有效数据的入口，则将数据存储在该入口中，所以可有效利用。
处理器1000当不必进行动态图像处理时，通过将通路0的优先属性改写成共享，将通路0有效利用于通信处理中。对应于此时的状况，动态改写优先属性，从而可进一步有效利用高速缓冲存储器，高速缓冲存储器的击中率变高。
此外，通过使用处理ID来代替原来的数据属性作为数据属性，可简化系统构成，通过使用处理器序号来生成数据属性，可简化多处理器系统实施本发明时的2次高速缓冲存储器的管理。
(第2实施方式)
图16是表示本发明第2实施方式的系统构成的框图。该图的系统与图1相比，不同之处在于具备1次高速缓冲存储器2002、2003来代替1次高速缓冲存储器1002、1003。下面，向相同的构成要素附加相同符号，所以省略说明，主要说明不同点。
就1次高速缓冲存储器2002、2003而言，各通路内的优先属性存储部存储两个优先属性这点上与图1不同。由此，可知在保持在优先属性存储部的两个优先属性中一个属性的处理产生与另一属性的处理排他的情况下，可进一步有效活用高速缓冲存储器的空区域。
图17-20表示图16的本发明系统的动作。这里，在1次高速缓冲存储器的通路0之优先属性存储部中存储动态图像处理与通信处理，在通路1的优先属性存储部中存储声音处理与静止图像处理，在2次高速缓冲存储器的通路0之优先属性存储部中存储处理器序号0，在通路1的优先属性存储部中存储处理器序号1。在这些图中，数据属性定义3表示用于区别设置在2次高速缓冲存储器中的数据属性之浓淡处理图案，数据属性定义4表示用于区别设置在1次高速缓冲存储器中的数据属性之浓淡处理图案。
图17中，处理器1000执行动态图像处理，将数据存储在1次高速缓冲存储器、2次高速缓冲存储器中。
图18中，处理器1000再次执行动态图像处理，将数据存储在1次高速缓冲存储器、2次高速缓冲存储器中。
图19中，处理器1000完成动态图像处理，开始通信处理。将数据存储在1次高速缓冲存储器、2次高速缓冲存储器中。
图20中，处理器1000再次执行通信处理，将数据存储在1次高速缓冲存储器、2次高速缓冲存储器中。
如上所述，通过在优先属性存储机构中存储两个以上优先属性，在一个属性处理与另一属性的处理排他地产生的情况下，可进一步有效活用高速缓冲存储器的空区域。
(实施方式3)
图21是表示第3实施方式的系统构成的框图。该系统与图1所示的系统相比，不同之处在于具备1次高速缓冲存储器3002、3003来代替1次高速缓冲存储器2002、2003。下面，向相同的构成要素附加相同符号，所以省略说明，主要说明不同点。
不同之处在于，1次高速缓冲存储器3002、3003中的各数据属性存储部不是以每个入口而是以通路0来仅存储1个存储于通路0的入口中的数据之数据属性。由此，通路0仅存储优先属性的数据，通路1与第1、第2实施方式一样，存储优先属性的数据、和在空席情况下不同的优先属性之数据。
图22表示图21的本发明的系统状态。
图22中，数据属性定义5表示用于区别设置在2次高速缓冲存储器中的数据属性之浓淡处理图案，数据属性定义6表示用于区别设置在1次高速缓冲存储器中的数据属性之浓淡处理图案。
这里，示出仅处理器300动作并经过时间后的高速缓冲存储器的状态。在1次高速缓冲存储器的通路0中设置动态图像数据，数据连续。但是，在通路1中，除声音数据外，还设置共享属性的数据。这是因为声音数据中越是动态图像数据越没有连续性，所以多少有空区域，因此可有效利用共享属性的数据。
如上所述，就位于高速缓冲存储器中的多个通路的一部分而言，对多个入口设置一个数据属性存储机构，将该机构用于数据连续性高的处理，从而可节约数据属性存储用的存储器。
(第4实施方式)
图23是表示第4实施方式的系统构成的框图。这里，将高速缓冲存储器全部用于指令存储。该图的系统与图1所示系统大致相同，但具有指令总线4006、内部指令总线4014、内部指令总线4024来代替数据总线1006、内部数据总线1014、内部数据总线1024。这些总线既可以是与数据总线独立的总线，也可以是与数据复用的总线。
图24-图25表示图23所示系统的动作。
图24中，处理器0执行动态图像处理、声音处理、通信，将指令存储在1次高速缓冲存储器、2次高速缓冲存储器中。因为指令的连续性高，所以在通路0的几乎都设置动态图像处理的指令。
图25中，因为动态图像处理结束，所以通路0对每个入口全部无效化，将优先属性存储部的值变为共享。通过一齐无效化有效比特存储部的值来执行高速缓冲存储器的无效化。图26中示出OS在生成和消失处理时、执行设定优先属性的程序之原理，但在处理消失时，通过执行该程序也可执行高速缓冲存储器的无效化。例如，程序a1在处理A消失时，对于通路0，全部无效化数据属性与消失的处理之优先属性一致的有效比特。
若无效化通路0，则由于动态图像处理与通信的指令密集堵在通路0中，所以此后也不可能存储声音处理的指令。但是，通过无效化通路0，当之后要将声音处理的指令存储在高速缓冲存储器中时，若未将通信指令存储在通路0中，则可存储声音处理的指令。
如上所述，在是存储指令的指令高速缓冲存储器的情况下，由于在处理消失时全部无效化优先属性与消失的处理之属性一致的通路之有效比特，所以可期待更高的高速缓冲存储器利用效率。
另外，在上述各实施方式中，使用处理ID来作为1次高速缓冲存储器的数据属性，但也可代之以地址的上位比特。若可事先设定成各个数据的上位地址不重合，则也可使用地址的上位比特来代替数据属性。此时，没有处理ID的系统也可实施本发明。
另外，在各实施方式中，对每个通路设置优先属性，但也可对每个入口设置，也可对由多个入口构成的组来设置。
另外，在第3实施方式中，通路0中具备保持一个数据属性的数据属性存储部，但也可省略该数据属性存储部。
另外，在各实施方式中，公开了两个通路组相联的高速缓冲存储器，但通路的数量不限于两个。同时，组数量、线数据的大小也可以是别的。
产业上的可利用性
本发明适用于组相联方式的高速缓冲存储器，例如单片(on chip)高速缓冲存储器、断开芯片(off chip)高速缓冲存储器、数据高速缓冲存储器、指令高速缓冲存储器等中。另外，本发明的系统、数据存储方法可适用于处理多种数据的装置、例如执行动态图像的编码或解码之DVD记录器、数字电视、机顶盒、便携电话机、它们的复合设备等中。

Claims (15)

1、一种组相联方式的高速缓冲存储器，其特征在于：
具备由保持数据与标签的多个入口构成的多个通路(way)；
第1保持机构，对每个通路保持表示应优先存储之数据种类的优先属性；
第2保持机构，配备于多个通路中至少第1通路中，对该通路的每个入口保持表示保持在该入口中的数据种类之数据属性；和
控制机构，使从处理器输出的数据属性与第1保持机构中保持的优先属性一致的通路优先，执行入口的替换控制，
所述控制机构还在高速缓冲存储器遗漏时，(a)在属于通过来自处理器的地址选择的组之入口中，在第1通路入口中存储有效的数据，(b)该入口的数据属性与来自处理器的数据属性及第1通路的优先属性一致，并且(c)在属于选择的所述组之入口中第1通路之外的其它通路之入口中没有有效数据的情况下，在该其它通路的入口中存储数据。
2、根据权利要求1所述的高速缓冲存储器，其特征在于：
所述数据属性基于程序的处理ID。
3、根据权利要求1所述的高速缓冲存储器，其特征在于：
所述数据属性基于地址的上位比特。
4、根据权利要求1所述的高速缓冲存储器，其特征在于：
从多个处理器访问所述高速缓冲存储器，
所述数据属性基于处理器序号。
5、根据权利要求1所述的高速缓冲存储器，其特征在于：
所述第1保持机构保持多个优先属性。
6、根据权利要求1所述的高速缓冲存储器，其特征在于：
所述高速缓冲存储器是指令高速缓冲存储器，
具备无效化机构，在处理消失时，对优先属性与该处理处理的数据属性一致之通路，无效化全部入口的数据。
7、根据权利要求1所述的高速缓冲存储器，其特征在于：
所述第1通路之外的通路还分别具备第2保持机构。
8、根据权利要求7所述的高速缓冲存储器，其特征在于：
所述控制机构对每个通路具有判定机构，
各判定机构具备第1判定部，判定属于利用来自处理器的地址所选择的组之入口中、对应通路之入口的数据是否有效；
第2判定部，判定在高速缓冲存储器遗漏时、来自处理器的数据属性、该入口的数据属性、与对应通路的优先属性是否一致；和
第3判定部，判定属于所述组的入口中、对应的通路之外的其它通路之入口的数据是否有效，
各判定机构在第1判定部判定为有效、第2判定部判定为一致、并且第3判定部判定为无效的情况下，向对应于由第3判定部判定为无效的入口所属之通路的判定机构输出委托数据存储的委托信号，
在从对应于其它通路的判定机构输入委托信号的情况下，在属于通过来自处理器的地址所选择的组之入口中、对应的通路之入口中存储数据。
9、一种系统，其特征在于：具备
第1处理器；
用于第1处理器的第一1次高速缓冲存储器；
第2处理器；
用于第2处理器的第二1次高速缓冲存储器；和
用于第1处理器和第2处理器的2次高速缓冲存储器，
所述第一、第二1次高速缓冲存储器和2次高速缓冲存储器分别是权利要求7所述的高速缓冲存储器。
10、根据权利要求9所述的系统，其特征在于：
所述2次高速缓冲存储器中的第1保持机构保持处理器序号，作为优先属性。
11、一种组相联方式的高速缓冲存储器之数据存储方法，该高速缓冲存储器具有由保持数据与标签的多个入口构成之多个通路(way)；第1保持机构，对每个通路保持表示应优先存储之数据种类的优先属性；第2保持机构，配备于多个通路中至少第1通路中，对第1通路的每个入口保持表示保持在该入口中的数据种类之数据属性；和控制机构，对从处理器输出的数据属性与第1保持机构中保持的优先属性一致的通路，优先执行入口的替换控制，其特征在于：具有
选择步骤，在高速缓冲存储器遗漏时，通过来自处理器的地址来选择遍及多个通路的入口的组；
第1判定步骤，判定属于选择的组之入口中、第1通路的入口的数据是否有效；
第2判定步骤，判定该入口的数据属性、来自处理器的数据属性、与第1通路的优先属性是否一致；
第3判定步骤，判定属于选择的所述组的入口中、第1通路之外的其它通路之入口的数据是否有效；和
存储步骤，在第1判定步骤中判定为有效、第2判定步骤中判定为一致、并且第3判定步骤中判定为无效的情况下，在属于所述组的入口中第1通路以外的其它通路的入口中存储数据。
12、根据权利要求11所述的数据存储方法，其特征在于：
所述数据属性包含未用作所述优先属性的第1数据属性，
所述数据存储方法还具有如下步骤，即在高速缓冲存储器遗漏的数据之数据属性是第1数据属性的情况下，若在属于选择步骤中选择的组之入口中有未存储有效数据的入口，则在该入口中存储数据。
13、根据权利要求11所述的数据存储方法，其特征在于：
所述数据属性包含用于在相同通路中共享多种数据的第2数据属性，
所述数据存储方法还具有如下步骤，即，在处理器的处理消失时，将保持在第1保持部中的优先属性中、表示关于该处理的数据种类之优先属性改写成第2数据属性。
14、根据权利要求13所述的数据存储方法，其特征在于：
所述数据存储方法还具有如下步骤，即，在处理器的处理生成时，将保持在第1保持部中的优先属性中、表示第2数据属性之优先属性改写成表示关于该处理的数据种类之优先属性。
15、根据权利要求11所述的数据存储方法，其特征在于：
所述高速缓冲存储器是指令高速缓冲存储器，
所述数据存储方法还具有如下步骤，在处理消失时，对优先属性与该处理处理的数据属性一致之通路，无效化全部入口的数据。
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Granted publication date: 20090422

Termination date: 20130531