JP3348367B2 - 多重アクセス方法および多重アクセスキャッシュメモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】（目次） 発明の属する技術分野 従来の技術（図２９，図３０） 発明が解決しようとする課題 課題を解決するための手段（図１〜図１８） 発明の実施の形態 （ａ）第１実施形態の説明（図１９〜図２４） （ｂ）第２実施形態の説明（図２５〜図２８，図３１） 発明の効果

【０００２】

【発明の属する技術分野】本発明は、複数の記憶階層か
らなる情報処理装置において、データアレイとタグアレ
イとの組を複数そなえた記憶階層に対して行なわれる多
重アクセス方法に関し、さらに言えば、情報処理装置に
おいてデータ読出を高速に行なうべく、プロセッサと記
憶装置との間に設けられるキャッシュメモリ装置に適用
される技術に関し、特に、多重アクセスを可能にした、
多重アクセス方法および多重アクセスキャッシュメモリ
装置に関する。

【０００３】

【従来の技術】従来、セットアソシアティブ方式のキャ
ッシュメモリに対して、複数のアクセス（多重アクセ
ス）を同時に可能にするためには、多くのハードウェア
量を必要としている。例えば、特開昭６４−２３３５４
号公報に開示されている技術では、キャッシュメモリ
（バッファ記憶装置）そのものを複数そなえており、キ
ャッシュメモリ間で共有している内容に対して書込要求
があった場合、その内容を共有する全てのキャッシュメ
モリに書込を行なっている。この技術の他にも種々のプ
ロトコルが知られている。これらの技術では、いずれ
も、キャッシュメモリそのものを複数そなえているた
め、ハードウェア量が極めて大きくなっている。

【０００４】特開平１−２８０８６０号公報に開示され
ている技術では、キャッシュメモリをマルチポートのメ
モリにより構成することで多重アクセスを可能にしてい
る。この技術でも、ゲート数が多く、ハードウェア量は
極めて大きい。また、このメモリが高速動作にあまり適
していないという課題もある。特開平４−１９９２４２
号公報では、各ウェイに含まれているアドレスアレイの
みを多重化したキャッシュメモリ装置も開示されてい
る。このキャッシュメモリ装置では、図２９（ａ），
（ｂ）に示すように、２つのアドレスアレイ（タグアレ
イ）１００Ａ，１００Ｂがそなえられている。これらの
アドレスアレイ１００Ａ，１００Ｂの内容は、一方のア
レイの内容の写しであり、全く同一のものである。

【０００５】なお、ここでは、４ウェイのセットアソシ
アティブ方式のものが示されており、アドレスアレイ１
００Ａ，１００Ｂはウェイ毎に分割されている。また、
図３０に示すように、データアレイ１０２もウェイ毎に
読出／書込できるように分割されており、これらのデー
タアレイ１０２は、２つのアドレスアレイ１００Ａ，１
００Ｂによって共有されている。

【０００６】このようなキャッシュメモリ装置では、第
１ステップとして、図２９（ａ），（ｂ）に示すよう
に、２つのアクセスＡ，Ｂが同時に受け付けると、各ア
クセスＡ，Ｂに付された実アドレスの一部によりアドレ
スアレイ１００Ａ，１００Ｂをそれぞれ索引し、その索
引結果が得られた場合、その索引結果（実アドレス）と
各アクセスＡ，Ｂとともに送られてきた実アドレスと
を、それぞれ比較器１０１Ａ，１０１Ｂにより比較し、
各アクセスＡ，Ｂの対象となるデータの存在するレベル
（記憶階層，ウェイ）を決定する。

【０００７】比較器１０１Ａ，１０１Ｂによる比較の結
果得られたレベル（ウェイ）が同一でなければ、第２ス
テップとして、図３０に示すように、異なるレベル（ウ
ェイ）のデータアレイ１０２に存在するデータ（ＤＡＴ
Ａ１，ＤＡＴＡ３）に対して多重アクセスを行なってい
る。しかし、このようなキャッシュメモリ装置でも、ア
ドレスアレイ１００Ａ，１００Ｂを多重化するためにハ
ードウェア量は大きなものになる。また、レベル（ウェ
イ）を決定してからでないとデータアレイに対するアク
セスを行なえない、つまり、アドレスアレイ１００Ａ，
１００Ｂのアクセスとデータアレイ１０２（図３０参
照）のアクセスとを同時に行なうことができず、多重ア
クセス処理を高速化できないという課題が存在する。

【０００８】

【発明が解決しようとする課題】上述したように、キャ
ッシュメモリに対する多重アクセスを可能にするための
従来の手法では、ハードウェア量の増大を招くほか、多
重アクセス処理を高速化できないという課題があった。
本発明は、このような課題に鑑み創案されたもので、ハ
ードウェア量の増加を抑え、且つ、出来るだけ処理の高
速化をはかりながら、多重アクセスを可能にした、多重
アクセス方法および多重アクセスキャッシュメモリ装置
を提供することを目的とする。

【０００９】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１に示すように、本発明の多重アクセ
スキャッシュメモリ装置１は、キャッシュ機構２，入力
ポート３，切替機構４および切替機構制御部５を有して
構成されている。ここで、キャッシュ機構２は、アクセ
ス対象データを保持するデータアレイ２ａと、このデー
タアレイ２ａに保持されているデータを特定するための
タグ情報を保持するタグアレイ２ｂとの組２Ａを複数そ
なえて構成されている。

【００１０】入力ポート３は複数そなえられ、これらの
入力ポート３により、複数のアクセス要求を同時に受け
付けることができるようになっている。切替機構４は、
複数の入力ポート３とキャッシュ機構４との間に介設さ
れ、各入力ポート３からアクセス要求に伴って入力され
るアクセス対象データ指定情報（アドレスやその他の識
別子等）を、キャッシュ機構２において組２Ａ毎にそな
えられたデータアレイ２ａとタグアレイ２ｂとの組に対
し、選択的に切り替えて供給するためのものである。

【００１１】切替機構制御部５は、複数の入力ポート３
により２以上のアクセス要求を受け付けた場合、複数の
組２Ａを相互に重なり合わない２以上の部分集合に分割
し、各アクセス要求に伴うアクセス対象データ指定情報
を、それぞれ、各部分集合に供給して各アクセス要求に
応じたアクセスを並列的に実行するように切替機構４の
切替状態を制御するものである（請求項２１，１）。

【００１２】複数の入力ポート３のうちの１つにて単一
のアクセス要求を受け付けた場合、切替機構制御部５
が、当該単一のアクセス要求に伴うアクセス対象データ
指定情報を全ての組２Ａに供給して当該単一のアクセス
要求に応じたアクセスを実行するように切替機構４の切
替状態を制御する（請求項２２，２）。このとき、キャ
ッシュ機構２をセットアソシアティブ方式によって動作
するものとし、各組２Ａをウェイとして取り扱ってもよ
い（請求項２３，３）。

【００１３】各アクセス要求に応じたアクセスを各部分
集合において実行した結果、アクセス対象データが当該
部分集合に保持されていないことが判明したアクセス要
求については、切替機構制御部５が、当該アクセス要求
に伴うアクセス対象データ指定情報を、当該部分集合に
含まれない組２Ａに供給して当該アクセス要求に応じた
アクセスを実行するように切替機構４の切替状態を制御
する（請求項２４，４）。

【００１４】なお、各アクセス要求に応じたアクセスを
各部分集合において実行した後、当該アクセス要求のア
クセス対象データが当該部分集合に保持されているか否
かが判明する前に、切替機構制御部５が、当該アクセス
要求に伴うアクセス対象データ指定情報を、当該部分集
合に含まれない組２Ａに供給して当該アクセス要求に応
じたアクセスを実行するように切替機構４の切替状態を
制御するように構成してもよい（請求項２５，５）。

【００１５】当該アクセス要求のアクセス対象データが
全ての組２Ａにおけるデータアレイ２ａのいずれにも保
持されていないことが判明した時点で、当該アクセス要
求はキャッシュ機構２に対してミスヒットしたものと判
定し、当該アクセス要求に伴うアクセス対象データ指定
情報に基づいて記憶装置から該当するデータを読み出し
てキャッシュ機構２に書き込むように制御するキャッシ
ュ機構制御部をそなえておく（請求項２６，６）。

【００１６】このとき、キャッシュ機構制御部が、各組
２Ａに格納されているデータに対する最終アクセス時刻
を参照し、最も古いデータを保持している組２Ａに、ミ
スヒット判定に伴って記憶装置から読み出されたデータ
を書き込むように制御するようにしてもよい（請求項２
７，７）。キャッシュ機構２の各組２Ａに対して、アク
セス要求元情報に応じたデータ格納優先度を予め設定・
付与するための優先度付与機能をそなえてもよい（請求
項２８，８）。

【００１７】この場合、キャッシュ機構制御部が、ミス
ヒット判定されたアクセス要求のアクセス要求元情報に
ついて優先度付与機能により各組２Ａに対し予め設定さ
れたデータ格納優先度を参照し、そのデータ格納優先度
の高い組２Ａに、ミスヒット判定に伴って記憶装置から
読み出されたデータを優先的に書き込むように制御する
（請求項２９，９）。データ格納優先度の高い組２Ａに
データを書き込むための空きが無い場合、キャッシュ機
構制御部が、データ格納優先度に関係無く空きのある他
の組２Ａに前記データを書き込むように制御する（請求
項３０，１０）。また、全組２Ａにデータを書き込むた
めの空きが無い場合、キャッシュ機構制御部が、データ
格納優先度の高い組２Ａに前記データを書き込むように
制御する（請求項３１，１１）。さらに、キャッシュ機
構制御部が、各組２Ａに格納されているデータに対する
最終アクセス時刻を参照し、データ格納優先度の高い組
２Ａに最新のデータが格納されている場合には、最も古
いデータを保持している組２Ａに前記データを書き込む
ように制御してもよい（請求項３２，１２）。

【００１８】なお、全ての組２Ａにデータを書き込むた
めの空きが無い場合、キャッシュ機構制御部が、各組２
Ａに格納されているデータに対する最終アクセス時刻を
参照し、最も古いデータを保持している組２Ａに前記デ
ータを書き込むように制御してもよい（請求項３３，１
３）。一方、切替機構制御部５が、複数の入力ポート３
により受け付けられたアクセス要求のアクセス要求元情
報について、優先度付与機能により各組２Ａに対し予め
設定されたデータ格納優先度を参照し、そのデータ格納
優先度の高い組２Ａを含む部分集合に、当該アクセス要
求に伴うアクセス対象データ指定情報を優先的に供給し
て当該アクセス要求に応じたアクセスを実行するように
切替機構４の切替状態を制御するように構成してもよい
（請求項３４，１４）。

【００１９】上述のように、データ格納優先度を設定・
付与する際に用いられるアクセス要求元情報としては、
以下のようなものが用いられる。 キャッシュ機構２に対するアクセスを行なう少なくと
も１つのプロセッサにより実行されるプロセス毎に設定
されるプロセス識別子（請求項３５，１５）。 キャッシュ機構２に対するアクセスを行なう少なくと
も１つのプロセッサにより処理されるスレッド毎に設定
されるスレッド識別子（請求項３６，１６）。

【００２０】キャッシュ機構２に対するアクセスを行
なうプロセッサが複数存在する場合に、各プロセッサを
特定する情報（プロセッサ番号等；請求項３７，１
７）。 アクセス要求に伴うアクセス対象データ指定情報とし
てのアドレス（請求項３８，１８）。また、前述のごと
く、切替機構制御部５により、データ格納優先度に応じ
て切替機構４の切替状態を制御する場合（請求項３４，
１４）、キャッシュ機構２の所定組２Ａに格納されてい
るデータを、キャッシュ機構２の他の組２Ａに移動させ
る移動指示機能をそなえてもよい（請求項３９，１
９）。

【００２１】さらに、全ての組２Ａにおけるタグアレイ
２ｂの写しである複写タグアレイを有してなるスヌープ
機構をそなえ、各アクセス要求に応じたアクセスを各部
分集合において実行した結果、アクセス対象データが当
該部分集合に保持されていないことが判明したアクセス
要求については、スヌープ機構が、当該アクセス要求に
伴うアクセス対象データ指定情報を、当該部分集合に含
まれない組２Ａに供給し、その組２Ａの複写タグアレイ
に保持されるタグ情報と前記アクセス対象データ指定情
報とに基づいて、当該アクセス要求のアクセス対象デー
タを保持している組２Ａが存在するか否かを判定し、該
当する組２Ａが存在する場合にはその組２Ａを特定する
ように構成してもよい（請求項４０，２０）。

【００２２】次に、図２〜図１８を参照しながら、本発
明による、キャッシュ機構２に対する多重アクセス方法
の基本原理と多重アクセスキャッシュメモリ装置１の基
本的動作とについて簡単に説明する。なお、図２〜図１
８に示す例では、キャッシュ機構２が、セットアソシア
ティブ方式によって動作し、４つのウェイ（組）２Ａ−
１〜２Ａ−４からなり、各ウェイ２Ａ−１〜２Ａ−４
に、アクセス対象データを保持するデータアレイ２ａ
と、このデータアレイ２ａに保持されているデータを特
定するためのタグ情報を保持するタグアレイ２ｂとの組
をそなえて構成されているものとする（請求項３，２
３）。

【００２３】本発明は、２つ以上のウェイを２つ以上の
グループに分割し、異なるグループに対して異なるアク
セスを許し、同一のグループ内のウェイは単一のアクセ
スに対して応じるものである。例えば図２（ａ），
（ｂ）に示すように、キャッシュ機構２に対する２つの
アクセスＡ，Ｂを同時に要求された場合、後述するごと
くヒット率が高くなるよう考慮しながら、ウェイ２Ａ−
１〜２Ａ−４を、ウェイ２Ａ−１および２Ａ−２のグル
ープ（部分集合）とウェイ２Ａ−３および２Ａ−４のグ
ループ（部分集合）とに分割する。

【００２４】そして、切替機構制御部５により切替機構
４の切替状態を制御し、各アクセスＡ，Ｂに伴うアクセ
ス対象データ指定情報（例えばアドレス）を、それぞれ
図２（ａ），（ｂ）に示すように、各グループに供給し
てアクセスＡ，Ｂを並列的に実行する（請求項１，２
１）。図３に示すように、単一のアクセス要求（アクセ
スＡ）しか存在しない場合には、切替機構制御部５によ
り切替機構４の切替状態を制御することによりアクセス
Ａに伴うアクセス対象データ指定情報を全てのウェイ２
Ａ−１〜２Ａ−４に供給し、全てのウェイ２Ａ−１〜２
Ａ−４を用いてアクセスＡを実行する（請求項２，２
２）。

【００２５】図４に示すように、前述した切替機構４お
よび切替機構制御部５の機能によって、アクセスＡをウ
ェイ２Ａ−１〜２Ａ−３のグループで実行すると同時
に、アクセスＢをウェイ２Ａ−４で実行し、アクセスＡ
についてはウェイ２Ａ−２でヒット（アクセス対象デー
タがウェイ２Ａ−２のデータアレイ２ａに保持されてい
る場合）し、アクセスＢについてはウェイ２Ａ−４でミ
スヒット（アクセス対象データがウェイ２Ａ−４のデー
タアレイ２ａに保持されていない場合）したものとす
る。この場合、アクセスＡは、ウェイ２Ａ−２でヒット
したことにより、その処理を終了する一方、アクセスＢ
は、ウェイ２Ａ−４でミスヒットであったため、その処
理を継続する。

【００２６】つまり、例えば図５に示すように、次に、
前述した切替機構４および切替機構制御部５の機能によ
って、アクセスＢをウェイ２Ａ−４以外のウェイ２Ａ−
１，２Ａ−２のグループで実行する（請求項４，２
４）。図５に示す例では、同時に、他のアクセスＣを受
け付けおり、このアクセスＣをウェイ２Ａ−３，２Ａ−
４のグループで実行している。このとき、アクセスＢは
ウェイ２Ａ−１でヒットしたので、その処理を終了す
る。

【００２７】また、アクセスＣは、ウェイ２Ａ−３，２
Ａ−４でミスヒットしたため、その処理を継続し、図６
に示すように、前述した切替機構４および切替機構制御
部５の機能によって、アクセスＣをウェイ２Ａ−３，２
Ａ−４以外のウェイ２Ａ−１，２Ａ−２のグループで実
行する。このアクセスＣは、ウェイ２Ａ−３，２Ａ−４
でもミスヒットしたため、キャッシュ機構２における全
ウェイ２Ａ−１〜２Ａ−４でミスヒットしたことにな
り、キャッシュ機構２に対してミスヒットしたものと判
定される。この場合、記憶装置（主記憶等のメモリ）に
対するアクセス要求を行ない、そのアクセスＣに伴うア
クセス対象データ指定情報に基づいて記憶装置から該当
するデータを読み出してキャッシュ機構２に書き込む
（請求項６，２６）。

【００２８】図４〜図６に示すように、グループ毎にミ
スヒットが確定した後に、残りのウェイに対してのみア
クセスを行なうことにより、トラフィック率を下げるこ
とができるが、ミスヒットが確定する前に、他のウェイ
に対してアクセスを先出しして高速処理を行なうことも
できる（請求項５，２５）。なお、キャッシュ機構２に
記憶装置からのデータを、各ウェイ２Ａ−１〜２Ａ−４
のうち最も古いデータを保持しているウェイに書き込む
ことにより、アクセス対象になる可能性の高い新しいデ
ータを保持し続けることができる〔ＬＲＵ（Least Rece
ntly Used)の採用；請求項７，２７〕。

【００２９】また、予め設定・付与されたデータ格納優
先度に従って、キャッシュ機構２の各ウェイ２Ａ−１〜
２Ａ−４に対する書込／読出アクセスを行なうことによ
り、ヒット率（特に、初回のアクセスに対するヒット
率）を向上させることもできる（請求項８，２８）。デ
ータ格納優先度に従って、データ格納を行なう場合の例
を図７〜図１４に示す。ここに示す例では、アクセスＣ
がミスヒットであったため、主記憶等の記憶装置からの
応答が有り、これをウェイ２Ａ−１〜２Ａ−４のうちの
いずれかに格納する必要が生じているものとする。ま
た、アクセスＣについては、優先度付与機能によりウェ
イ２Ａ−３へデータを優先的に格納するようにデータ格
納優先度が付与・設定されているものとする。

【００３０】まず、キャッシュ機構制御部が、ウェイ２
Ａ−１〜２Ａ−４に対しアクセスして、アクセスＣにつ
いて優先されるべきウェイ２Ａ−３に空きがあるか否か
を調べる。この過程は、全てのウェイ２Ａ−１〜２Ａ−
４に対して一度に行なっても分割して行なってもよい。
図７に示すように優先すべきウェイ２Ａ−３に空きがあ
った場合、図８に示すように、記憶装置からのデータを
ウェイ２Ａ−３に格納する（請求項９，２９）。なお、
ウェイ２Ａ−３のデータアレイ２ａにおいてデータを格
納すべきエントリを指定するためのアドレスは、先に与
えることもできるし、格納すべきウェイを決定した後に
与えることもできる。

【００３１】これに対し、図９に示すように、優先ウェ
イ２Ａ−３に空きが無い場合には、図１０に示すように
他の空いているウェイ２Ａ−１に対してデータの格納を
行なう（請求項１０，３０）。このとき、全てのウェイ
２Ａ−１〜２Ａ−４にデータを書き込むための空きが無
い場合、ＬＲＵ方式を採用し、最も古いデータを保持し
ているウェイにデータを書き込めば、アクセス対象にな
る可能性の高い新しいデータを保持し続けることができ
る（請求項１３，３３）。

【００３２】また、図１１に示すように全てのウェイ２
Ａ−１〜２Ａ−４に対して空きが無い場合には、図１２
に示すように、優先ウェイ２Ａ−３にデータを上書きし
て格納する（請求項１１，３１）。さらに、図１３に示
すように全てのウェイ２Ａ−１〜２Ａ−４に対して空き
が無く、且つ、優先ウェイ２Ａ−３に格納されているデ
ータが最新のものである場合には、最新のデータに対し
ては今後直ちにアクセスする可能性が高いので、図１４
に示すように、ＬＲＵ方式を組み合わせ、優先ウェイ２
Ａ−３に対するデータ書込を行なわず、最も古いデータ
を保持している他のウェイ２Ａ−４にデータを格納す
る。これにより、最新のデータを保持し続けることがで
きる（請求項１２，３２）。

【００３３】データ格納優先度を設定・付与する際に用
いられるアクセス要求元情報の例を図１５〜図１８に示
す。前述したように、初回のアクセスに対するヒット率
を向上させるために、格納されるウェイ２Ａ−１〜２Ａ
−４に対して優先度付けを行なうが、その際、図１５に
示すように、明示的にプロセス番号（プロセス識別子；
図中のプロセスＡ〜Ｃ）を指示することによりウェイ２
Ａ−１〜２Ａ−４に対する優先度設定を行なったり（請
求項１５，３５）、図１６に示すように、明示的にスレ
ッド番号（スレッド識別子；図中のスレッドＡ〜Ｃ）を
指示することによりウェイ２Ａ−１〜２Ａ−４に対する
優先度設定を行なったりする（請求項１６，３６）。

【００３４】また、複数のプロセッサをそなえている場
合には、図１７に示すように、プロセッサ番号（図中の
プロセッサＡ〜Ｃ）を指示することによりウェイ２Ａ−
１〜２Ａ−４に対する優先度設定を行なったりすること
もできる（請求項１７，３７）。さらに、プロセス番号
等が明示されていない場合には、図１８に示すように、
プロセスＡ〜Ｃ毎にワーキングエリアを指定する上限ポ
インタＡ〜Ｃ／下限ポインタＡ〜Ｃを設けておき、アク
セス対象データのアドレスと上限ポインタＡ〜Ｃ／下限
ポインタＡ〜Ｃの指示アドレスとに基づいて、そのアド
レスが、キャッシュ機構２のアドレス空間中のどのアド
レス領域にあるかに従ってプロセス番号等を推定して、
優先ウェイ２Ａ−１〜２Ａ−４に対するデータ格納優先
度を決めることもできる（請求項１８，３８）。

【００３５】例えば、図１８では、上限ポインタＡおよ
び下限ポインタＡによりプロセスＡのワーキングエリア
が指定され、これらの上限ポインタＡおよび下限ポイン
タＡの指示値の間に存在するアドレスに対してアクセス
が行なわれた場合には、そのアクセスは、プロセスＡに
よるものと推定する。また、図１８に示す例では、プロ
セスＢのワーキングエリアとプロセスＣのワーキングエ
リアとが重複しているが、このような場合、上限ポイン
タＢおよび上限ポインタＣの指示値の間に存在するアド
レスに対してアクセスが行なわれた場合には、そのアク
セスは、プロセスＢによるものと推定する。上限ポイン
タＣおよび下限ポインタＢの指示値の間に存在するアド
レスに対してアクセスが行なわれた場合には、そのアク
セスは、プロセスＢ，Ｃのどちらとしても取り扱うこと
が可能であると判断する。さらに、下限ポインタＢおよ
び下限ポインタＣの指示値の間に存在するアドレスに対
してアクセスが行なわれた場合には、そのアクセスは、
プロセスＣによるものと推定する。

【００３６】このようにして推定したプロセスに基づい
て、できるだけ重複しないように、各ウェイ２Ａ−１〜
２Ａ−４に対す優先度設定を行なう。なお、ここでは、
アドレスに基づいてプロセスを推定しているが、プロセ
ス番号，スレッド番号，プロセッサ番号等を推定し、前
述と同様に優先度設定を行なうようにしてもよい。一
方、前述したようにデータ格納優先度に応じたアクセス
を行なう場合、あるウェイ（組）に格納されているデー
タを、そのデータに対してアクセスを行なう可能性の高
いプロセス，スレッド，プロセッサ等のアクセス要求元
情報について高いデータ格納優先度を設定されているウ
ェイ（組）に移動させることにより、初回のアクセスの
ヒット率をより向上させることができる（請求項１９，
３９）。

【００３７】さらに、初回のアクセスでミスヒットとな
ったアクセスについては、スヌープ機構における複写タ
グアレイを用いてアクセス対象データの存在を判定する
ことにより、通常のアクセスとミスヒットしたアクセス
についてのスヌープ処理とを並列的に行なうことができ
る（請求項２０，４０）。なお、図２〜図１８にて説明
した例では、キャッシュ機構２が４ウェイのセットアソ
シアティブ方式で動作するものとし、２つのアクセスが
同時に要求される場合について説明しているが、本発明
は、これらに限定されるものではない。

【００３８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （ａ）第１実施形態の説明 図１９は本発明の第１実施形態を適用されるシステムの
全体構成を示すブロック図であり、この図１９に示すよ
うに、第１実施形態の多重アクセスキャッシュメモリ装
置１０は、例えばスーパスカラ方式のプロセッサ１１に
対して用いられている。

【００３９】このプロセッサ１１には、ロード／ストア
パイプライン１２Ａ，１２Ｂが独立に２つ設けられてお
り、それぞれが独立のアドレスを同時にアクセスする能
力を有している。これらの２つのパイプライン１２Ａ，
１２Ｂはいずれもデータをアクセスするために設けられ
ているが、データのすれ違いを回避すべく同一データに
対するアクセスは一度に１つのみを行なうためのチェッ
クがプロセッサ１１にて行なわれている。これに相当し
ないアクセス、つまり、異なるデータに対する２つのア
クセスは同時に要求できるようになっている。

【００４０】また、プロセッサ１１は、命令をフェッチ
するためのユニット１３を別に有しており、この命令フ
ェッチユニット１３は、多重アクセスキャッシュメモリ
装置１０ではなく、独立した命令キャッシュメモリ装置
１４に接続されている。さらに、プロセッサ１１は、多
重アクセスキャッシュメモリ装置１０および命令キャッ
シュメモリ装置１４を介し主記憶（記憶装置）１５に接
続されている。そして、プロセッサ１１は、各キャッシ
ュメモリ装置１０，１４に対してアクセスし、そのアク
セス対象のデータが各キャッシュメモリ装置１０，１４
に保持されている場合には、各キャッシュメモリ装置１
０，１４に対して書込／読出等の処理を行なうようにな
っている。一方、そのアクセス対象のデータが各キャッ
シュメモリ装置１０，１４に保持されていない場合に
は、各キャッシュメモリ装置１０，１４が、主記憶１５
に対するアクセスを行ない、プロセッサ１１のアクセス
対象データを読み出すようになっている。

【００４１】プロセッサ１１は、通常、命令を書き替え
ながら実行するということはしないため、データのすれ
違いがあっても問題としない。なお、命令書き替えを行
なった場合には、全てのキャッシュメモリ装置１０，１
４をフラッシュすることにより（即ち、必要なデータを
全てキャッシュメモリ装置１０，１４から主記憶１５に
書き戻し、エントリを無効にすることにより）、データ
の一貫性が保持されるようになっている。

【００４２】さて、図２０は、本発明の第１実施形態と
しての多重アクセスキャッシュメモリ装置１０の全体構
成を示すブロック図であり、この図２０に示すように、
第１実施形態の多重アクセスキャッシュメモリ装置１０
は、図２２にて詳述するごとくウェイ４０−１〜４０−
４の集合を含むウェイ部２１と、後述するような各種機
能を有しウェイ部２１の動作を制御する制御部２２とを
有して構成されるほか、アドレス入力ポート２３Ａ，２
３Ｂ，データ入出力ポート２４Ａ，２４Ｂ，制御線入出
力ポート２５Ａ，２５Ｂ，アドレス出力ポート２６，デ
ータ入出力ポート２７および制御線入出力ポート２８を
有している。

【００４３】ここで、アドレス入力ポート２３Ａ，２３
Ｂ，データ入出力ポート２４Ａ，２４Ｂ，制御線入出力
ポート２５Ａ，２５Ｂは、図１９に示したプロセッサ１
１に接続され、このプロセッサ１１からキャッシュメモ
リ装置１０に対するアクセスの受付を行なうためのもの
で、２つのアクセスを同時に受け付けることができるよ
うに各ポートは２つずつそなえられている。

【００４４】なお、以下の説明では、各ポート２３Ａ〜
２５Ａおよび２３Ｂ〜２５Ｂにて受け付けられるアクセ
スを、それぞれアクセスＡおよびアクセスＢとして表現
する場合がある。また、図２０や図２２中、アクセス
Ａ，Ｂに対応するポートや端子等に対応する部分には、
それぞれ、符号“Ａ”，“Ｂ”が付されている。アドレ
ス出力ポート２６，データ入出力ポート２７および制御
線入出力ポート２８は、図１９に示した主記憶１５に接
続され、主記憶１５に対するアクセスを行なうためのも
のである。なお、図２０中、主記憶１５に接続されるポ
ートには符号“Ｅ”が付されている。

【００４５】ウェイ部２１には、アドレス入力端子３０
Ａ，３０Ｂ，データ入出力端子３１Ａ，３１Ｂ，タグ出
力端子３２，モードビット端子３３およびコントロール
端子３４が設けられている。そして、アドレス入力端子
３０Ａ，３０Ｂおよびタグ出力端子３２は、それぞれア
ドレス入力ポート２３Ａ，２３Ｂおよびアドレス出力ポ
ート２６に直接的に接続されている。

【００４６】タグ出力端子３２は、ウェイ部２１（キャ
ッシュ機構４０）内のデータを主記憶１５に書き戻す際
に、その書き戻し先のアドレスを、アドレス出力ポート
２６を通じて主記憶１５へ出力するほか、ウェイ部２１
（キャッシュ機構４０）でミスヒット判定された場合
に、ミスヒットとなったアクセスについての対象データ
を主記憶１５から読み出すべくその対象データを指定す
るアドレスを、アドレス出力ポート２６を通じて主記憶
１５へ出力するためのものである。このタグ出力端子３
２からの出力は、前述のようなアドレスを出力しない場
合には、ハイインピーダンスになっている。

【００４７】また、データ入出力端子３１Ａは、データ
入出力ポート２４Ａと主記憶１５に対するデータ入出力
ポート２７とに、自由に切り替えられる双方向スイッチ
２９Ａを介して接続されている。同様に、データ入出力
端子３１Ｂは、データ入出力ポート２４Ｂと主記憶１５
に対するデータ入出力ポート２７とに、自由に切り替え
られる双方向スイッチ２９Ｂを介して接続されている。
なお、双方向スイッチ２９Ａ，２９Ｂは、例えば図２１
に示すように、３つの双方向素子２９ａを、三角形の各
辺上に配置するような形で接続することにより構成され
ている。

【００４８】制御線入出力ポート２５Ａ，２５Ｂ，２
８，モードビット端子３３およびコントロール端子３４
は、制御部２２に接続されている。この制御部２２は、
制御線入出力ポート２５Ａ，２５Ｂを通じてプロセッサ
１１との間でアクセスＡ，Ｂについての制御情報をやり
取りするとともに、制御線入出力ポート２８を通じて主
記憶１５との間でこの主記憶１５に対するアクセスにつ
いての制御情報をやり取りするようになっている。

【００４９】そして、制御部２２は、ウェイ部２１との
間でコントロール端子３４を介して各種制御信号をやり
取りすることによりウェイ部２１（図２２にて後述する
キャッシュ機構４０，クロスバスイッチ４１〜４３等）
の状態を制御する機能を有するほか、図２２にて後述す
るごとく、モードビット情報（後述するＶＡＬＩＤ，Ｄ
ＩＲＴＹ，ＴＩＭＥ等）を、各ウェイ４０−１〜４０−
４のデータアレイ４０ａにモードビット端子３３を介し
て書き込んだり、そのデータアレイ４０ａからモードビ
ット端子３３を介して読み出したりする機能を有してい
る。

【００５０】また、本実施形態の制御部２２は、切替機
構制御部２２１およびキャッシュ機構制御部２２２とし
て機能するほか、優先度付与機能２２３および移動指示
機能２２４も有している。切替機構制御部２２１は、図
２２にて後述するクロスバスイッチ４１〜４３の切替状
態を制御するもので、その制御動作の詳細については後
述する。

【００５１】キャッシュ機構制御部２２２は、図２２に
て後述するキャッシュ機構４０に対するアクセス（書込
／読出）を制御する機能のほか、キャッシュ機構４０に
保持されているデータがプロセッサ１１からのアクセス
により書き替えられた場合にそのデータの主記憶１５へ
の書き戻しを制御する機能や、キャッシュ機構４０でミ
スヒットしたアクセスについて主記憶１５に対するアク
セスを実行して該当するデータを読み出しキャッシュ機
構４０に書き込むように制御する機能などを有してい
る。

【００５２】優先度付与機能２２３は、キャッシュ機構
４０の各ウェイ４０−１〜４０−４に対して、アクセス
要求元情報（プロセス番号，スレッド番号等）に応じた
データ格納優先度を予め設定・付与するためのものであ
る。切替機構制御部２２１およびキャッシュ機構制御部
２２２は、この優先度付与機能２２３により設定・付与
されたデータ格納優先度と後述する比較器４０ｃによる
比較結果（ヒット／ミスヒット判定）とに従って制御動
作を行なうようになっている。

【００５３】移動指示機能２２４は、外部からの指示等
を受けると、キャッシュ機構４０の所定ウェイに格納さ
れているデータを、キャッシュ機構４０の他のウェイに
移動させるように指示をウェイ部２１へ出力するための
ものである。さて、ウェイ部２１は、図２２に示すごと
く、キャッシュ機構４０とクロスバスイッチ（切替機
構）４１〜４３とを有して構成されている。

【００５４】キャッシュ機構４０は、セットアソシアテ
ィブ方式によって動作する４ウェイ（組）４０−１〜４
０−４を有している。各ウェイ４０−１〜４０−４に
は、アクセス対象データを保持するデータアレイ４０ａ
と、このデータアレイ４０ａに保持されているデータを
特定するためのタグ情報を保持するタグアレイ４０ｂと
の組がそなえられるほか、比較器４０ｃがそなえられて
いる。この比較器４０ｃは、後述するごとく、タグアレ
イ４０ｂに保持されるタグ情報と、アドレス入力端子３
０Ａまたは３０Ｂからのアドレス（つまりアドレス入力
ポート２３Ａまたは２３Ｂで受け付けたアクセス要求に
伴うアクセス対象データ指定情報）の一部とを比較する
ものである。

【００５５】ここで、アドレス入力端子３０Ａまたは３
０Ｂからクロスバスイッチ４１を介して各ウェイ４０−
１〜４０−４に入力されたアドレスの下位ビット（第１
ビット列）は、データアレイ４０ａおよびタグアレイ４
０ｂに与えられ、特定のエントリを指定するために用い
られる一方、同アドレスの上位ビット（第２ビット列）
は比較器４０ｃに与えられる。

【００５６】データアレイ４０ａにデータが保持されて
いる場合、タグアレイ４０ｂにおいて、そのデータが保
持されているデータアレイ４０ａのアドレス（第１ビッ
ト列）と同じアドレスに、そのデータを指定するアドレ
スの上位ビット（第２ビット列）がタグ情報として保持
されている。従って、比較器４０ｃにより、アクセス対
象データ指定情報として入力されたアドレスの上位ビッ
トと、そのアドレスの下位ビットによりタグアレイ４０
ｂから読み出されたタグ情報とを比較することで、その
アドレスに対応する目的データがデータアレイ４０ａに
保持されているか否かを判定することができるようにな
っている。

【００５７】つまり、アクセス対象データ指定情報とし
て入力されたアドレスの上位ビットとタグアレイ４０ｂ
からのタグ情報とが一致した場合には、そのアドレスに
対応する目的データがデータアレイ４０ａに保持されて
いると判定（ヒット判定）される一方、一致していない
場合には、そのアドレスに対応する目的データがデータ
アレイ４０ａに保持されていないと判定（ミスヒット判
定）されるようになっている。

【００５８】なお、各データアレイ４０ａには、データ
とともにモードビットが含まれており、そのモードビッ
トには、ＶＡＬＩＤビット，ＤＩＲＴＹビットおよびＴ
ＩＭＥがある。これらのモードビットは、図２０にて前
述した通り、制御部２２によりモードビット端子３３を
介して書込・更新されるようになっている。ここで、初
期化時には、ＶＡＬＩＤビットを全て“０”にセットす
ることにより、当該データアレイ４０ａの全てのエント
リを無効化する。また、ＤＩＲＴＹビットは、過去にデ
ータに対する書込が行なわれたがその書込後のデータを
主記憶１５に書き戻していないため、エントリを無効化
する際には、そのデータを主記憶１５に書き戻す必要で
ある場合に“１”にセットされるものである。ＴＩＭＥ
は、そのデータアレイ４０ａに格納されているデータに
対して最後にアクセスのあった時刻（最終アクセス時
刻）を示すもので、データアレイ４０ａに対するアクセ
スが行なわれる度に制御部２２により更新される。

【００５９】一方、クロスバスイッチ４１は、キャッシ
ュ機構４０に対してアドレス入力端子３０Ａ，３０Ｂ
（アドレス入力ポート２３Ａ，２３Ｂ）からアクセス要
求に伴って入力されたアドレス（アクセス対象データ指
定情報）を各ウェイ４０−１〜４０−４のデータアレイ
４０ａおよびタグアレイ４０ｂの組に対し選択的に切り
替えて供給するためのものである。

【００６０】このクロスバスイッチ４１は、アドレス入
力端子３０Ａからのアドレスをウェイ４０−１〜４０−
４にそれぞれ供給するための切替ポイント４１Ａ−１〜
４１Ａ−４と、アドレス入力端子３０Ｂからのアドレス
をウェイ４０−１〜４０−４にそれぞれ供給するための
切替ポイント４１Ｂ−１〜４１Ｂ−４とにより構成され
ており、制御部２２における切替機構制御部２２１によ
り、各切替ポイント４１Ａ−１〜４１Ａ−４および４１
Ｂ−１〜４１Ｂ−４がオン／オフ駆動されることで、ク
ロスバスイッチ４１の切替状態が制御されるようになっ
ている。

【００６１】また、クロスバスイッチ４２は、データ入
出力ポート２４Ａ，２４Ｂまたは２７から入力されたデ
ータを、各ウェイ４０−１〜４０−４のキャッシュ機構
４０のデータアレイ４０ｂに対し選択的に切り替えて供
給する一方、４つのウェイ４０−１〜４０−４における
データアレイ４０ｂのいずれか一つに保持されているデ
ータを、データ入出力ポート２４Ａ，２４Ｂまたは２７
へ選択的に切り替えて出力するためのものである。ま
た、クロスバスイッチ４２は、制御部２２の移動指示機
能２２４から、キャッシュ機構４０に格納されているデ
ータの移動が指示された場合に、移動元のウェイから移
動先のウェイへとデータを出力するための機能を果たす
ものでもある。

【００６２】このクロスバスイッチ４２は、データ入出
力端子３１Ａ（データ入出力ポート２４Ａまたは２７）
とウェイ４０−１〜４０−４のデータアレイ４０ａとを
接続するための切替ポイント４２Ａ−１〜４２Ａ−４
と、データ入出力端子３１Ｂ（データ入出力ポート２４
Ｂまたは２７）とウェイ４０−１〜４０−４のデータア
レイ４０ａとを接続するための切替ポイント４２Ｂ−１
〜４２Ｂ−４とにより構成され、やはり、制御部２２に
おける切替機構制御部２２１により、各切替ポイント４
２Ａ−１〜４２Ａ−４および４２Ｂ−１〜４２Ｂ−４が
オン／オフ駆動されることで、クロスバスイッチ４２の
切替状態が制御されるようになっている。

【００６３】さらに、クロスバスイッチ４３は、アドレ
ス入力端子３０Ａ，３０Ｂから入力され各ウェイ４０−
１〜４０−４に供給されたアドレス、または、各ウェイ
４０−１〜４０−４においてタグアレイ４０ｂから読み
出されたアドレスを、アドレス出力ポート２６へ選択的
に切り替えて出力するためのものである。このクロスバ
スイッチ４３は、ウェイ４０−１〜４０−４へのアドレ
ス線またはウェイ４０−１〜４０−４のタグアレイ４０
ｂとタグ出力端子３２（アドレス出力ポート２６）とを
接続するための切替ポイント４３−１〜４３−４とによ
り構成されており、やはり、制御部２２における切替機
構制御部２２１により、各切替ポイント４３−１〜４３
−４がオン／オフ駆動されることで、クロスバスイッチ
４３の切替状態が制御されるようになっている。

【００６４】上述したクロスバスイッチ４３により、キ
ャッシュ機構４０内のデータを主記憶１５に書き戻す際
には、その書き戻し先のアドレスが、タグアレイ４０ｂ
からアドレス出力ポート２６を通じて主記憶１５へ出力
されるほか、キャッシュ機構４０でミスヒット判定され
たアクセスについての対象データを主記憶１５から読み
出すべく、その対象データを指定するアドレスが、アド
レス出力ポート２６を通じて主記憶１５へ出力されるよ
うになっている。

【００６５】なお、図２２においては、モードビット端
子３３と各データアレイ４０ａとの接続状態、および、
コントロール端子３４と各部（キャッシュ機構４０やク
ロスバスイッチ４１〜４３）との接続状態の図示は省略
されている。次に、上述のごとく構成された第１実施形
態の多重アクセスキャッシュメモリ装置１０の動作（制
御部２２における切替機構制御部２２１，キャッシュ機
構制御部２２２の制御動作等を含む）について説明す
る。

【００６６】制御部２２は、プロセッサ１１から制御線
入出力ポート２５Ａ，２５Ｂを通じて様々な指示を受け
取る。プロセッサ１１は、メモリアクセスを実行する前
に、例えばプロセスやスレッドの切り替え等が行なわれ
る度に、そのプロセスやスレッドの番号（識別子）を用
いて優先すべきウェイを決定しプロセッサ１１側のレジ
スタ（図示せず）に予め設定しておく。

【００６７】メモリアクセスが生じた場合には、上記レ
ジスタから優先ウェイに関する値が読み出されて制御線
入出力ポート２５Ａまたは２５Ｂを通じて制御部２２に
送られる。これによって、制御部２２の優先度付与機能
２２３は、そのアクセスＡまたはＢについて、優先すべ
きウェイを決定することができる。また、ハードウェア
量の増加を避けるために、アクセスＡは必ずウェイα
（４０−１）により優先的に取り扱うとともにアクセス
ポートＢは必ずウェイγ（４０−３）で優先的に取り扱
う等の決定を行なえるようにしてもよい。なお、以下の
説明において、ウェイ４０−１〜４０−４をそれぞれウ
ェイα，β，γ，δとして表記する場合がある。

【００６８】また、コンパイルを行なう段階において、
データの流れを予測できる場合には、ポート２３Ａ，２
４Ａ，２５Ａにて受け付けられるアクセスＡとポート２
３Ｂ，２４Ｂ，２５Ｂにて受け付けられるアクセスＢと
をどのように分割されたウェイグループ（部分集合）に
より実行するかの情報を、全て決定することができる場
合がある。このような場合には、以下に示すようなウェ
イα〜δの動的な分割を行なわず、制御線による静的な
指示を用いてアクセスすべきウェイを決定する。

【００６９】これに対して、キャッシュ機構４０におい
てデータの存在するウェイの予想が全く立たない場合も
ある。このような場合には、その情報が制御線によって
制御線入出力ポート２５Ａ，２５Ｂを通じて制御部２２
に送られ、この制御部２２の切替機構制御部２２１によ
ってクロスバスイッチ４１の切替状態を制御すること
で、多重アクセスキャッシュメモリ装置１０を、毎回、
単一のアクセスのみを許すように動作させる（図３参
照）。

【００７０】以上のようにして、制御部２２では、優先
されるべきウェイが決定されるか、または、ウェイの動
的な決定は必要無いかどうかが判断される。ついで、単
一のアクセス要求があった場合の、本実施形態の多重ア
クセスキャッシュメモリ装置１０の動作を説明する。
今、アドレス入力ポート２３Ａに、アクセス要求（アク
セスＡ）に伴うアドレスが入力されたものとする。この
場合には、切替機構制御部２２１により、クロスバスイ
ッチ４１の切替ポイント４１Ａ−１，４１Ａ−２，４１
Ａ−３，４１Ａ−４がオン駆動されて、アクセスＡに伴
うアドレス（アクセス対象データ指定情報）をウェイ
α，β，γ，δに供給する。

【００７１】このアドレスを用いて各ウェイα，β，
γ，δにおいて、前述した通り、データアレイ４０ａお
よび，タグアレイ４０ｂがアクセスされ、比較器４０ｃ
によるタグの比較が行なわれる。その比較の結果、タグ
が一致した場合には、そのエントリは目的データを含む
はずであるが、同時に、データアレイ４０ａのモードビ
ットにおけるＶＡＬＩＤビットもチェックされ、その値
が“１”である時のみ、そのエントリを有効として扱
う。ウェイα，β，γ，δのうちに上記条件を満たすも
のが存在すれば、これをヒットとして扱う。

【００７２】アクセスＡがリードであった場合には、切
替機構制御部２２１によりクロスバスイッチ４２の切替
ポイント４２Ａ−１〜４２Ａ−４のうちの該当するもの
をオン駆動し、データアレイ４０ａの当該エントリから
データを読み出して、そのデータを、データ入出力端子
３１Ａ，双方向スイッチ２９Ａおよびデータ入出力ポー
ト２４Ａを通じてプロセッサ１１に送り返す。同時に、
制御部２２により、データアレイ４０ａのモードビット
に含まれるＴＩＭＥに現在時刻が最終アクセス時刻とし
て書き込まれる。

【００７３】一方、アクセスＡがライトであった場合に
は、切替機構制御部２２１によりクロスバスイッチ４２
の切替ポイント４２Ａ−１〜４２Ａ−４のうちの該当す
るものをオン駆動し、プロセッサ１１からデータ入出力
ポート２４Ａ，双方向スイッチ２９Ａおよびデータ入出
力端子３１Ａを通じて入力されたデータが、当該エント
リに対して書き込まれる。同時に、前述と同様、制御部
２２により、データアレイ４０ａのモードビットに含ま
れるＴＩＭＥに現在時刻が最終アクセス時刻として書き
込まれるほか、ＤＩＲＴＹビットにエントリの内容が変
更されたことを示す“１”が設定される。

【００７４】例えば、キャッシュ機構４０におけるウェ
イγ（４０−３）でアクセスアドレスがヒットしている
とすれば、クロスバスイッチ４２の切替ポイント４２Ａ
−３をオン駆動してデータの供給を行なうほか、ウェイ
α（４０−１）でアクセスアドレスがヒットしていると
すれば、クロスバスイッチ４２の切替ポイント４２Ｂ−
１をオン駆動してデータの供給を行なう。

【００７５】キャッシュ機構４０におけるウェイα〜δ
の全てが上記条件を満たさない場合には、ミスヒットと
して扱う。アクセスＡについてミスヒット判定された場
合には、アクセスＡの対象データを主記憶１５から読み
出してキャッシュ機構４０に格納すべく、まず、各ウェ
イα〜δのデータアレイ４０ａにおけるモードビットの
ＶＡＬＩＤビットおよびＴＩＭＥが、制御部２２により
参照される。

【００７６】このとき、優先すべきウェイが与えられて
いない場合には、各ウェイα〜δにおけるＶＡＬＩＤビ
ットを参照し、“０”のものが存在すれば、そのエント
リは空であるので、そのエントリに、主記憶１５から読
み出したデータを格納することが決定される。これに対
し、全てのＶＡＬＩＤビットが“１”であれば、各ウェ
イα〜δにおけるＴＩＭＥ（最終アクセス時刻）の比較
が行なわれ、その中で最も古いＴＩＭＥをもつウェイが
データ格納先として決定される。

【００７７】また、優先すべきウェイが与えられている
場合には、まずＶＡＬＩＤビットを参照し、そのビット
が“０”であれば、そのエントリに、主記憶１５から読
み出したデータを格納することが決定される（図７，図
８参照）。優先ウェイのＶＡＬＩＤビットが“１”であ
り、他のウェイのＶＡＬＩＤビットに“０”のものが存
在すれば、そのＶＡＬＩＤビット“０”のエントリにデ
ータを格納することが決定される（図９，図１０参
照）。全てのＶＡＬＩＤビットが“１”である場合に
は、最も古いＴＩＭＥをもつウェイに格納することが決
定される（図１３，図１４参照）。それ以外の場合に
は、優先ウェイに対して格納することが決定される（図
１１，図１２参照）。

【００７８】以上のように、主記憶１５から読み出した
データを格納すべきウェイが決定されると、制御部２２
により、そのウェイのエントリにおけるＶＡＬＩＤビッ
トおよびＤＩＲＴＹビットを参照し、両方のビットが
“１”である場合には、そのエントリのデータを主記憶
１５に対して書き戻すべく、クロスバスイッチ４３を経
由してタグ出力端子３２から書き戻しアドレス（タグア
レイ４０ｂのタグ情報）を送出する。

【００７９】その後、アクセスＡがリードである場合に
は、リードアドレスを主記憶１５に送出し、読み出され
たデータを、格納先として決定されたウェイにおけるデ
ータアレイ４０ａに格納し、ＶＡＬＩＤビットに“１”
を、ＤＩＲＴＹビットに“０”を書き込む。そして、タ
グアレイ４０ｂには、主記憶１５に対してアクセスした
アドレスの上位ビット（第２ビット列）をタグ情報とし
て書き込む。データアレイ４０ａに格納されたデータ
は、プロセッサ１１にも送られる。

【００８０】また、アクセスＡがライトであった場合に
は、プロセッサ１１からの書込データを、格納先として
決定されたウェイにおけるデータアレイ４０ａの対象ア
ドレスに格納し、ＶＡＬＩＤビットに“１”を、ＤＩＲ
ＴＹビットに“１”を書き込む。そして、この場合も、
タグアレイ４０ｂに、主記憶１５に対してアクセスした
アドレスの上位ビット（第２ビット列）をタグ情報とし
て書き込む。

【００８１】ここで、ミスヒットの場合、主記憶１５か
らのデータを格納すべきウェイを決定してから、アクセ
スが完了するまでの間は、格納先として決定されたウェ
イのみが使用されており、他のウェイは使用可能である
ことに注意すべきである。例えば、図２３に示すよう
に、単一リードアクセスＡに対して全てのウェイα〜δ
が使用された後（期間Ｔ０〜Ｔ１）、このアクセスＡが
ミスヒットと判定され、格納先としてウェイβが決定さ
れ、このウェイβについてのモードビットに、ＶＡＬＩ
Ｄ＝１およびＤＩＲＴＹ＝１が設定されているものとす
る。この場合、エントリの書き戻しを行なう期間（Ｔ１
〜Ｔ２）と、主記憶１５からアクセスすべき内容をリー
ドする期間（Ｔ２〜Ｔ３）は、ウェイβ以外のウェイ
α，γ，δは空き状態にある。

【００８２】本実施形態では、このような空き期間にあ
るウェイα，γ，δにおいて、他のアクセスを受け付け
ることもできる。この期間に、他の単一アクセスＢを受
け付けた場合には、空き状態のウェイα，γ，δを使用
する。アクセスＢについてこれらのウェイα，γ，δの
中に有効なエントリをもつものがあれば、ヒットとして
処理することができる。アクセスＢについて有効なエン
トリが存在しなかった場合には、前のアクセスＡが終了
し、ウェイβが空きとなった時点で、ウェイβに対して
アクセスする。そして、アクセスＢについてウェイβに
有効なエントリが存在する場合には、ヒットとして処理
するが、無効であった場合には、上記と同様のミスヒッ
トの処理を行なう。

【００８３】次に、２つのアクセスＡ，Ｂが、ポート２
３Ａ，２４Ａ，２５Ａとポート２３Ｂ，２４Ｂ，２５Ｂ
とで同時に受け付けられた場合の動作について説明す
る。アクセスＡ，Ｂのどちらか一方でも、優先ウェイの
指定を受けていない場合には、一方のアクセスを待機さ
せ、一つずつアクセスを行なう。この場合の動作は前述
した単一アクセスの場合と全く同じである。

【００８４】また、アクセスＡ，Ｂともに同一の優先ウ
ェイの指定を受けている場合にも、一方のアクセスを待
機させ一つずつアクセスを行なう。さらに、アクセス
Ａ，Ｂの優先ウェイが一致しなかった場合でも、前記の
ミスヒット期間などで使用中のウェイと優先ウェイが重
なった場合には、そのアクセスは待機させられる。そう
でなければ、アクセスＡ，Ｂの同時アクセスが行なわれ
る。

【００８５】なお、アクセスＡ，Ｂに対するウェイα〜
δの割当手法としては様々のものが考えられるが、その
一例を図２４に示す。この図２４は、アクセスＡ，Ｂに
ついて予め設定された優先ウェイ（α〜δ）と、その優
先ウェイに対応して実際に各ウェイα〜δで実行される
アクセス（ＡまたはＢ）との具体例が示されている。た
だし、使用中のウェイに対してはアクセスは実行されな
い。

【００８６】この初回のアクセスで、ウェイα〜δのエ
ントリに有効なデータを見つけた場合には、ヒットとし
て扱う一方、そうでなければ、他のウェイにもアクセス
を行なう。このとき、初回のアクセスと、残りのウェイ
に対するアクセスとが重なり合う場合は、初回のアクセ
スを優先させる処理を行なう。

【００８７】ところで、初回のアクセスのヒット率を上
げるために、本実施形態では、図２０にて前述した制御
部２２の移動指示機能２２４を用いて、キャッシュ機構
４０内において、データが格納されているウェイを移動
させることもできる。プロセッサ１１から制御線を介し
て移動の指示を伴ったアクセスが行なわれた場合には、
制御部２２の移動指示機能２２４により、例えば次のよ
うな動作〜を行なう。

【００８８】目的データが他のウェイに存在する場合
には他のウェイから移動先のウェイに転送を行ない、他
のウェイのエントリを無効とする。移動先のウェイが有
効でＤＩＲＴＹの場合には、主記憶１５へのデータ書き
戻し処理を行なった後にデータを転送する。 目的データが移動先のウェイにあった場合には、特別
な動作を行なわない。

【００８９】目的データがミスヒットの場合には、移
動先のウェイに格納を行なう。移動先のウェイが有効で
ＤＩＲＴＹの場合には、主記憶１５へのデータ書き戻し
処理を行なった後に、主記憶１５からのデータのフェッ
チおよびライトを行なう。移動指示機能２２４による動
作としてはこれらの〜に限定されるものではなく、
種々動作が考えられる。

【００９０】なお、初回のアクセスのヒット率を上げる
他の手法として、アクセスの行なわれたアドレスを基に
領域を設定する手法がある。この手法では、領域毎に優
先すべきウェイを設定する。即ち、領域の上限を示すレ
ジスタ（上限ポインタ）と下限を示すレジスタ（下限ポ
インタ）とに値を設定し、このレジスタとアクセスの行
なわれたアドレスとの比較を行なう。その比較の結果
が、上限と下限との間のアドレスにアクセスが行なわれ
たことを示していた場合、優先すべきウェイが決定され
る（図１８参照）。

【００９１】このように、本発明の第１実施形態によれ
ば、キャッシュ機構４０におけるウェイα〜δの集合を
互いに重なり合わないグループに分割し、そのグループ
に含まれる各ウェイに対して単一のアクセスを実行し
て、各グループ毎に異なるアクセスを同時並列的に実行
することにより、異なるアクセスのアクセス期間を互い
に重なり合わせることができる。

【００９２】従って、従来の単一アクセスに対するセッ
トアソシアティブ方式のキャッシュメモリ装置と比べ
て、ハードウェア量の増加を抑えつつ、処理の高速化を
はかりながら、多重アクセスを行なうことが可能であ
る。特に、高並列アーキテクチャにおける数プロセッサ
程度のクラスタ共有のキャッシュメモリとしての用途は
非常に大きい。

【００９３】また、複数のロード／ストアユニットをそ
なえたスーパスカラ方式のプロセッサやＶＬＩＷ（Very
Long Instruction Word：超長形式命令ワード）方式の
プロセッサの内部キャッシュメモリとしても有望であ
る。さらに、キャッシュミスヒットに対する待ち時間
（latency)の隠蔽として、マルチスレッドアーキテクチ
ャを利用したスレッド切替を行なうことも非常に有利に
なる。

【００９４】さらに、単一のアクセス要求しか存在しな
い場合には、全てのウェイα〜δを用いてそのアクセス
を実行することで、従来と同様の処理が可能になるほ
か、グループ毎にミスヒットが確定した後に、ミスヒッ
トしたウェイ以外の他のウェイに対してのみ継続的にア
クセスを行なうことにより、トラフィック率を下げるこ
とができる。なお、ミスヒットが確定する前に、他のウ
ェイに対してアクセスを先出してもよく、この場合、処
理をより高速化することができる。

【００９５】一方、モードビットのＴＩＭＥを参照し、
各ウェイα〜δのうち最も古いデータを保持しているウ
ェイに、キャッシュ機構４０でのミスヒットが確定し主
記憶１５から読み出したデータを書き込むことにより、
アクセス対象になる可能性の高い新しいデータを保持し
続けることができる。また、予め設定・付与されたデー
タ格納優先度に従って、キャッシュ機構４０の各ウェイ
α〜δに対する書込／読出アクセスを行なうことによ
り、初回のアクセスに対するヒット率が大幅に向上し、
キャッシュ機構４０に対する多重アクセスを高速化する
ことができる。

【００９６】このとき、あるウェイに格納されているデ
ータを、そのデータに対してアクセスを行なう可能性の
高いプロセス，スレッド等について高いデータ格納優先
度を設定されているウェイに移動させることにより、初
回のアクセスのヒット率のさらなる向上を実現でき、多
重アクセスの高速化に大きく寄与する。なお、上述した
第１実施形態では、キャッシュ機構４０が４ウェイのセ
ットアソシアティブ方式で動作するものとし、最大２つ
のアクセスを同時に受け付けることができる場合につい
て説明しているが、本発明は、これらに限定されるもの
ではない。

【００９７】また、上述した第１実施形態では、プロセ
ッサを１台のみそなえたシステムに本発明を適用した場
合について説明しているが、本発明は、これに限定され
るものではなく、複数台のプロセッサにより多重アクセ
スキャッシュメモリ装置１０を共用する場合にも同様に
適用される。この場合、優先ウェイを決定するための要
素（アクセス要求元情報）として、各プロセッサを特定
する情報（プロセッサ番号，プロセッサ識別子）を用い
てもよい。

【００９８】（ｂ）第２実施形態の説明 図２５は本発明の第２実施形態を適用されるシステムの
全体構成を示すブロック図であり、この図２５に示すよ
うに、第２実施形態の多重アクセスキャッシュメモリ装
置５０は、プロセッサ５１−１〜５１−４毎に設けられ
たローカルキャッシュメモリ（以下、Ｌ−キャッシュと
いう）５２−１〜５２−４と、親キャッシュメモリ５３
との間にそなえられている。

【００９９】図２５に示すシステムでは、複数のクラス
タ５５がそなえられ、これらのクラスタ５５が親キャッ
シュメモリ５３および主記憶５４を共用しており、各ク
ラスタ５５は、親キャッシュメモリ５３を通じて、主記
憶５４のデータに対するアクセスを行なえるようになっ
ている。また、各クラスタ５５は、前述したように、例
えば４台のプロセッサ５１−１〜５１−４と、各プロセ
ッサ５１−１〜５１−４に対応して設けられたＬ−キャ
ッシュ５２−１〜５２−４と、Ｌ−キャッシュ５２−１
〜５２−４を介してプロセッサ５１−１〜５１−４によ
り共用される多重アクセスキャッシュメモリ装置５０と
から構成されており、各プロセッサ５１−１〜５１−４
は、Ｌ−キャッシュ５２−１〜５２−４および多重アク
セスキャッシュメモリ装置５０を通じて、親キャッシュ
メモリ５３や主記憶５４のデータに対するアクセスを行
なえるようになっている。

【０１００】ここで、各Ｌ−キャッシュ５２−１〜５２
−４はライトスルー方式で動作しており、各プロセッサ
５１−１〜５１−４からの書込処理が各Ｌ−キャッシュ
５２−１〜５２−４に対して行なわれた場合には、その
書込処理は、多重アクセスキャッシュメモリ装置５０に
保持されるデータにも必ず反映される。また、ここで
は、アクセス対象データを指定する情報として、アドレ
スの他に空間識別子を用いる。この空間識別子およびア
ドレスを用いて動的アドレス変換を行なう。この動的ア
ドレス変換によって仮想アドレスは実アドレスに変換さ
れる。Ｌ−キャッシュ５２−１〜５２−４は、仮想アド
レスキャッシュメモリであり、空間識別子を含めてキャ
ッシュする。本実施形態の多重アクセスキャッシュメモ
リ装置５０は、実アドレスキャッシュメモリであり、図
２７にて後述するごとく、動的アドレス変換を行なうた
めの機構（ＤＡＴ：Dynamic Address Translator）８０
ｄをそなえている。

【０１０１】また、データの一貫性を維持しつつキャッ
シュ間での共有を行なうには、ライトワンス方式，シナ
プス方式等の諸方式を採用すればよい。本実施形態で
は、制御の複雑さを避けるため、キャッシュ間での共有
を許さない構成をとっている。即ち、モードビットとし
て、第１実施形態で前述したものと同様の、ＶＡＬＩＤ
ビット，ＤＩＲＴＹビット等を有している。

【０１０２】多重アクセスキャッシュメモリ装置５０で
ミスヒットが発生すると、多重アクセスキャッシュメモ
リ装置５０は、ミスヒットとなったデータのアドレスを
親キャッシュメモリ（記憶装置）５３に通知する。その
アドレスに対応するエントリが親キャッシュメモリ５３
に存在すれば、親キャッシュメモリ５３はその内容を多
重アクセスキャッシュメモリ装置５０に返す。また、親
キャッシュメモリ５３は、他のクラスタ５５に属する多
重アクセスキャッシュメモリ装置５０に対してもそのア
ドレスを通知する。

【０１０３】ミスヒットとなったデータのアドレスに対
応するエントリが、他の多重アクセスキャッシュメモリ
装置５０に存在する場合には、その内容をミスヒットが
発生した多重アクセスキャッシュメモリ装置５０に転送
する。その転送内容は、親キャッシュメモリ５３の返す
内容に優先する。また、そのエントリを無効とする処理
を行ない、Ｌ−キャッシュ５２−１〜５２−４の該当エ
ントリを無効化する。

【０１０４】親キャッシュメモリ５３にも他の多重アク
セスキャッシュメモリ装置５０にも有効なエントリが存
在しなければ、親キャッシュメモリ５３は、ミスヒット
として扱い、ミスヒットとなったデータについて主記憶
５４へのアクセスを行なうことになる。また、第２実施
形態の多重アクセスキャッシュメモリ装置５０は、図２
６および図２７に示すように、上記の通知アドレスに対
応するエントリを検出するためのスヌープ（snoop)機構
６２をそなえて構成されている。

【０１０５】図２６は、本発明の第２実施形態としての
多重アクセスキャッシュメモリ装置５０の全体構成を示
すブロック図であり、この図２６に示すように、第２実
施形態の多重アクセスキャッシュメモリ装置５０も第１
実施形態のものとほぼ同様に構成されているが、第２実
施形態では、最大４つのアクセス要求を受け付けること
が可能な構成になっているほか、スヌープ機構６２が新
たに追加されている。

【０１０６】つまり、多重アクセスキャッシュメモリ装
置５０は、図２７にて詳述するごとくウェイ８０−１〜
８０−４の集合を含むウェイ部６０と、第１実施形態の
制御部２２と同様の機能のほかスヌープ機構６２を制御
するための機能を有する制御部６１と、後述する機能を
有するスヌープ機構６２とを有して構成されるほか、ア
ドレス入力ポート６３Ａ〜６３Ｄ，データ入出力ポート
６４Ａ〜６４Ｄ，制御線入出力ポート６５Ａ〜６５Ｄ，
アドレス入出力ポート６６，データ入出力ポート６７お
よび制御線入出力ポート６８を有している。

【０１０７】ここで、アドレス入力ポート６３Ａ〜６３
Ｄ，データ入出力ポート６４Ａ〜６４Ｄ，制御線入出力
ポート６５Ａ〜６５Ｄは、図２５に示したプロセッサ５
１−１〜５１−４にＬ−キャッシュ５２−１〜５２−４
を介して接続され、各プロセッサ５１−１〜５１−４か
らキャッシュメモリ装置５０に対するアクセスの受付を
行なうためのもので、４つのアクセスを同時に受け付け
ることができるように各ポートは４つずつそなえられて
いる。

【０１０８】アドレス入出力ポート６６，データ入出力
ポート６７および制御線入出力ポート６８は、図２５に
示した親キャッシュメモリ５３（第１実施形態の主記憶
１５に対応するもの）に接続され、親キャッシュメモリ
５３に対するアクセスを行なうためのものである。な
お、図２６中、親キャッシュメモリ５３に接続されるポ
ートには符号“Ｅ”が付されている。

【０１０９】ウェイ部６０には、アドレス入力端子７０
Ａ〜７０Ｄ，データ入出力端子７１Ａ〜７１Ｄ，タグ出
力端子７２，モードビット端子７３，コントロール端子
７４およびスヌープアドレス入力端子７５が設けられて
いる。そして、アドレス入力端子７０Ａ〜７０Ｄは、そ
れぞれアドレス入力ポート６３Ａ〜６３Ｄに直接的に接
続されるとともに、タグ出力端子７２およびスヌープア
ドレス入力端子７５はアドレス入出力ポート６６に直接
的に接続されている。

【０１１０】タグ出力端子７２は、第１実施形態のタグ
出力端子３２と全く同様に機能するのに加えて、アクセ
ス済の部分集合に含まれないウェイに対するヒット／ミ
スヒット判定を行なうためのアドレスを出力する。各デ
ータ入出力端子７１Ａ〜７１Ｄは、各データ入出力ポー
ト６４Ａ〜６４Ｄとデータ入出力ポート６７とに、図２
１に示すものと同様構成の双方向スイッチ６９Ａ〜６９
Ｄを介して接続されている。

【０１１１】また、スヌープアドレス入力端子７５は、
アドレス入出力ポート６６からのアドレスまたはタグ出
力端子７２からのアドレスをスヌープ機構６２に入力す
るためのものである。制御線入出力ポート６５Ａ〜６５
Ｄ，６８，モードビット端子７３およびコントロール端
子７４は制御部６１に接続されている。この制御部６１
は、ウェイ部６０との間でコントロール端子７４を介し
て各種制御信号をやり取りすることによりウェイ部６０
やスヌープ機構６２の状態を制御する機能を有するほ
か、第１実施形態と同様に、モードビット情報（ＶＡＬ
ＩＤ，ＤＩＲＴＹ，ＴＩＭＥ等）を、各ウェイ８０−１
〜８０−４のデータアレイ８０ａにモードビット端子７
３を介して書き込んだり、そのデータアレイ８０ａから
モードビット端子８３を介して読み出したりする機能を
有している。

【０１１２】そして、制御部６１は、スヌープ機構６２
を制御するための機能を除けば、基本的には、第１実施
形態の制御部２２と同様の機能、即ち、前述した切替機
構制御部２２１，キャッシュ機構制御部２２２としての
機能や、優先度付与機能２２３および移動指示機能２２
４を有している。さて、第２実施形態のウェイ部６０
も、図２７に示すごとく、第１実施形態のウェイ部２１
とほぼ同様、キャッシュ機構８０とクロスバスイッチ
（切替機構）８１〜８３とを有して構成されている。

【０１１３】キャッシュ機構８０は、セットアソシアテ
ィブ方式によって動作する４ウェイ（組）８０−１〜８
０−４を有している。各ウェイ８０−１〜８０−４に
は、データアレイ８０ａとタグアレイ８０ｂとの組がそ
なえられるほか、第１実施形態の比較器４０ｃと同様の
機能を果たす比較器８０ｃと、前述したような動的アド
レス変換を行なう動的アドレス変換機構（以下、ＤＡＴ
と略記）８０ｄとがそなえられている。

【０１１４】第２実施形態のデータアレイ８０ａ，タグ
アレイ８０ｂおよび比較器８０ｃにより実現される機能
は、第１実施形態のデータアレイ４０ａ，タグアレイ４
０ｂおよび比較器４０ｃにより実現される機能とほぼ同
様であるので、ここではその詳細な説明は省略する。た
だし、第２実施例のタグアレイ８０ｂには、アドレス入
力の上位ビットをＤＡＴ８０ｄによりアドレス変換され
たものが格納されるほか、第２実施形態の比較器８０ｃ
は、アドレス入力の上位ビットをＤＡＴ８０ｄによりア
ドレス変換した結果と、タグアレイ８０ｂからのタグ情
報とを比較するように構成されている。

【０１１５】クロスバスイッチ８１は、キャッシュ機構
８０に対してアドレス入力端子７０Ａ〜７０Ｄ（アドレ
ス入力ポート６３Ａ〜６３Ｄ）からアクセス要求に伴っ
て入力されたアドレスおよび空間識別子（アクセス対象
データ指定情報）を各ウェイ８０−１〜８０−４のデー
タアレイ８０ａおよびタグアレイ８０ｂの組に対し選択
的に切り替えて供給するためのものである。

【０１１６】このクロスバスイッチ８１は、アドレス入
力端子７０Ａからのアドレス（空間識別子を含む）をウ
ェイ８０−１〜８０−４にそれぞれ供給するための切替
ポイント８１Ａ−１〜８１Ａ−４と、アドレス入力端子
７０Ｂからのアドレスをウェイ８０−１〜８０−４にそ
れぞれ供給するための切替ポイント８１Ｂ−１〜８１Ｂ
−４と、アドレス入力端子７０Ｃからのアドレスをウェ
イ８０−１〜８０−４にそれぞれ供給するための切替ポ
イント８１Ｃ−１〜８１Ｃ−４と、アドレス入力端子７
０Ｄからのアドレスをウェイ８０−１〜８０−４にそれ
ぞれ供給するための切替ポイント８１Ｄ−１〜８１Ｄ−
４とにより構成されている。そして、制御部６１によ
り、各切替ポイント８１Ａ−１〜８１Ａ−４，８１Ｂ−
１〜８１Ｂ−４，８１Ｃ−１〜８１Ｃ−４，８１Ｄ−１
〜８１Ｄ−４がオン／オフ駆動されることで、クロスバ
スイッチ８１の切替状態が制御されるようになってい
る。

【０１１７】また、クロスバスイッチ８２は、データ入
出力ポート６４Ａ〜６４Ｄまたは６７から入力されたデ
ータを、各ウェイ８０−１〜８０−４のキャッシュ機構
８０のデータアレイ８０ｂに対し選択的に切り替えて供
給する一方、４つのウェイ８０−１〜８０−４における
データアレイ８０ｂのいずれか一つに保持されているデ
ータを、データ入出力ポート６４Ａ，６４Ｂまたは６７
へ選択的に切り替えて出力するためのものである。

【０１１８】このクロスバスイッチ８２は、クロスバス
イッチ８１とほぼ同様に、切替ポイント８２Ａ−１〜８
２Ａ−４，８２Ｂ−１〜８２Ｂ−４，８２Ｃ−１〜８２
Ｃ−４，８２Ｄ−１〜８２Ｄ−４により構成されてい
る。そして、制御部６１により、各切替ポイント８２Ａ
−１〜８２Ａ−４，８２Ｂ−１〜８２Ｂ−４，８２Ｃ−
１〜８２Ｃ−４，８２Ｄ−１〜８２Ｄ−４がオン／オフ
駆動されることで、クロスバスイッチ８２の切替状態が
制御されるようになっている。

【０１１９】さらに、クロスバスイッチ８３は、アドレ
ス入力端子７０Ａ〜７０Ｄから入力され各ウェイ８０−
１〜８０−４に供給された下位アドレスとＤＡＴ８０ｄ
によって変換された上位アドレス、または、各ウェイ８
０−１〜８０−４においてタグアレイ８０ｂから読み出
されたアドレスを、アドレス出力ポート６６またはスヌ
ープアドレス入力端子７５へ選択的に切り替えて出力す
るためのものである。

【０１２０】このクロスバスイッチ８３は、ウェイ８０
−１〜８０−４への下位アドレス線およびＤＡＴ８０ｄ
からの上位アドレス線とタグ出力端子７２とを接続する
か、ウェイ８０−１〜８０−４のタグアレイ８０ｂとタ
グ出力端子７２とを接続するかの切替を行なう切替ポイ
ント８３−１〜８３−４により構成されており、やは
り、制御部６１により、各切替ポイント８３−１〜８３
−４がオン／オフ駆動されることで、クロスバスイッチ
８３の切替状態が制御されるようになっている。

【０１２１】一方、第２実施形態で全く新たに追加され
たスヌープ機構６２は、ウェイ８０−１〜８０−４毎
に、複写タグアレイ６２ａおよび比較器６２ｂを有して
構成されている。各複写タグアレイ６２ａは、アドレス
入力端子７０Ａ〜７０Ｄから入力され各タグアレイ８０
ｂと全く同一のタグ情報（複写）を保持するもので、各
タグアレイ８０ｂにタグ情報を格納する際に、同時に、
そのアドレスの下位ビットにより指定されるエントリ
に、そのアドレスの上位ビットをＤＡＴ８０ｄによって
アドレス変換したものをタグ情報として書き込まれるよ
うになっている。また、各複写タグアレイ６２ａは、ス
ヌープ動作時とアクセス済の部分集合に含まれないウェ
イに対するヒット／ミスヒット判定時とには、スヌープ
アドレス入力端子７５を通じて入力されたアドレスの一
部（下位ビット）により指定されるタグ情報を比較器６
２ｂへ出力するようになっている。

【０１２２】また、各比較器６２ｂは、アクセス済の部
分集合に含まれないウェイに対するヒット／ミスヒット
判定時には、アクセス元のウェイにおけるＤＡＴ８０ｄ
を比較器８０ｃと共用しており、ミスヒットとなったア
クセスの指定アドレスの上位ビットをＤＡＴ８０ｄによ
りアドレス変換した結果をクロスバスイッチ８３，タグ
出力端子７２，スヌープアドレス入力端子７５を通じて
得て、その変換結果と複写タグアレイ６２ａからのタグ
情報とを比較するものである。

【０１２３】ここで、本実施形態のスヌープ機構６２の
機能について説明する。このスヌープ機構６２は、本
来、親キャッシュメモリ５３から通知される、他の多重
アクセスキャッシュメモリ装置５０のミスヒットアドレ
スを受けて、その多重アクセスキャッシュメモリ装置５
０にそのアドレスに該当するエントリが存在するか否か
を判定するものであるが（スヌープ動作）、その他に
も、各アクセス要求に応じたアクセスを各分割グループ
において実行した結果、アクセス対象データがその分割
グループに保持されていないことが判明した場合、即
ち、初回のアクセスやそれに続くアクセスでミスヒット
となった場合にも動作する（スヌープ動作が優先され
る）。

【０１２４】つまり、スヌープ機構６２は、ミスヒット
となったデータについてのアドレス（空間識別子を含
む）をＤＡＴ８０ｄによってアドレス変換したものを受
け取り、ミスヒットとなったウェイ以外のウェイにおけ
る比較器６２ｂに供給し、この比較器６２ｂにより、複
写タグアレイ６２ａに保持されるタグ情報と供給された
アドレスの上位ビットとを比較することで、ミスヒット
となったアクセス対象データを保持しているウェイが存
在するか否かを判定する。

【０１２５】そして、スヌープ機構６２は、該当するウ
ェイが存在する場合にはそのウェイを特定する。スヌー
プ機構６２の比較器６２ｂによる比較結果およびウェイ
の特定結果は、図示しない信号線等を介して制御部６１
に転送されるようになっており、スヌープ機構６２から
の情報に基づいて制御部６１は、キャッシュ機構８０に
おけるデータの書込／読出制御を行なうようになってい
る。

【０１２６】なお、図２７においては、モードビット端
子７３と各データアレイ８０ａとの接続状態、および、
コントロール端子７４と各部（キャッシュ機構８０，ク
ロスバスイッチ８１〜８３，スヌープ機構６２）との接
続状態の図示は省略されている。次に、上述のごとく構
成された第２実施形態の多重アクセスキャッシュメモリ
装置５０の動作を、図３１を参照しながら説明する。

【０１２７】今、時刻Ｔ１において、プロセッサ５１−
１からライトアクセスが有ったとする。この場合、第１
実施形態で述べたように、単一アクセスであるため、ウ
ェイα〜δを全て使用する。このアクセス（Ｔ１〜Ｔ
２）がミスヒットし、格納すべきウェイがδになったも
のとする。ここでは、説明を簡単にすべく、ウェイδの
該当エントリは空であったものとする（ＶＡＬＩＤ＝
０）。

【０１２８】このとき、多重アクセスキャッシュメモリ
装置５０は、ミスヒットアドレスを親キャッシュメモリ
５３に通知し、親キャッシュメモリ５３は、他の多重ア
クセスキャッシュメモリ装置５０にもそのミスヒットア
ドレスを通知しなければならない。やがて、システム内
の全ての多重アクセスキャッシュメモリ装置５０から応
答が有り、ウェイδの該当エントリに対してのライトを
終了することができるが、それまで（時刻Ｔ６まで）ウ
ェイδを使用することはできない。

【０１２９】他の多重アクセスキャッシュメモリ装置５
０に該当するエントリが存在した場合には、前述したよ
うに、データのキャッシュ間共用を許さない構成を採っ
ているため、多重アクセスキャッシュ装置５０およびＬ
−キャッシュ５２−１〜５２−４おける該当エントリの
無効化が行なわれる。また、この間のデータのすれ違い
を避けるため、時刻Ｔ６までに同一下位アドレスをもつ
アクセス要求があった場合には、そのアクセス要求は、
それ以後に遅延されることになる。なお、図３１に示す
ように、時刻Ｔ１には、親キャッシュメモリ５３からの
スヌープ要求が有り、該当するエントリは存在しなかっ
たものとする。該当エントリが存在する場合には、多重
アクセスキャッシュメモリ装置５０およびＬ−キャッシ
ュ５２−１〜５２−４でそのエントリの無効化処理が行
なわれる。

【０１３０】時刻Ｔ２には、プロセッサ５１−２とプロ
セッサ５１−３とからアクセスがあり、それぞれの優先
ウェイがα，βであるとする。この場合、ウェイαおよ
びγでプロセッサ５１−２によるアクセスが行なわれ、
ウェイβでプロセッサ５１−３によるアクセスが行なわ
れることになった。時刻Ｔ３には、プロセッサ５１−４
から、優先ウェイの無いアクセスがあったとする。第１
実施形態で述べたように、このようなアクセスに対して
は使用可能な全てのウェイを割り当てることになる。こ
のため、ミスヒット中であるプロセッサ５１−３のアク
セスには使用可能なウェイが存在しないことになった
（初回アクセスの優先事項）。

【０１３１】この場合に、プロセッサ５１−３のアクセ
スをスヌープ機構６２に与えて、データの存在するウェ
イを決定することになる。時刻Ｔ３〜Ｔ４の間に、プロ
セッサ５１−４からのアクセスはウェイγのヒットによ
り終了し、プロセッサ５１−３のアクセスするデータが
スヌープ機構６２によりウェイαに存在することが明ら
かとなった。

【０１３２】そして、時刻Ｔ４〜Ｔ５の間に、プロセッ
サ５１−３のアクセスがウェイαに対して行なわれ、必
ずヒットして終了する。なお、スヌープ機構６２を利用
したウェイ決定要求と親キャッシュメモリ５３からのス
ヌープ要求とが同時に起こった場合には、親キャッシュ
メモリ５３からのスヌープ要求が優先され、ウェイ決定
は行なわれない。

【０１３３】次に、上述のごとく構成された第２実施形
態の多重アクセスキャッシュメモリ装置５０の他の動作
について、図２８を参照しながら説明する。図２８中、
上部に記載された数値はサイクル数を示している。ここ
では、説明を簡単すべく、図２８に示すように、多重ア
クセスキャッシュメモリ装置５０にアクセスするプロセ
ッサ５１−１〜５１−４についての優先ウェイとして、
それぞれ、ウェイ８０−１〜８０−４を割り当てるもの
とする。

【０１３４】また、前述した第１，第２実施形態とは異
なり、単一のアクセスがあった場合でも、複数のアクセ
スが要求された場合でも、特別な指示が無い限り、それ
ぞれのアクセスは単一のウェイを使用して実行されるも
のとする。さらに、この第２実施形態の他の動作が有利
であるのは、パイプラインのステップとウェイ８０−１
〜８０−４のアクセス時間とを比較すると、パイプライ
ンのステップの方が短い場合である。ウェイ８０−１〜
８０−４のアクセス時間はパイプラインの４ステップ分
とする。

【０１３５】この第２実施形態の他の動作においては、
優先ウェイが指定されている場合、特に指示が無い限
り、次の〜の動作を行なう。 優先ウェイのみにアクセスする（該ウェイが使用不可
能な場合は遅延する）。 ミスヒットした場合にはスヌープ機構６２を利用して
ウェイを決定する。

【０１３６】スヌープ機構６２が他のアクセスによっ
て使用中である場合には、使用可能となるまでアクセス
を遅延する。 ウェイが決定されると、そのウェイが空き次第、該ウ
ェイにアクセスする。これは、一例を示したのみであ
り、上記項目で他のウェイにアクセスを行なう等、種
々の動作が考えられる。

【０１３７】このような動作を行なうことで、ウェイの
トラフィック率を下げ、多重アクセスを容易化できると
いう効果がある。そして、図２８に示す例では、第１サ
イクルにプロセッサ５１−１からアクセスがあったた
め、ウェイ８０−１が使用されている。また、第２サイ
クルには、プロセッサ５１−３からアクセスがあったた
め、ウェイ８０−３が使用されている。さらに、第４サ
イクルにはプロセッサ５１−２，５１−４からアクセス
があったため、ウェイ５１−２，５１−４が使用されて
いる。

【０１３８】今、プロセッサ５１−１，５１−３，５１
−４に関しては、キャッシュ機構８０の各ウェイ８０−
１，８０−３，８０−４でヒットしたため、それぞれ、
第５サイクル，第６サイクル，第８サイクルで処理を終
了している。これに対し、プロセッサ５１−２は、キャ
ッシュ機構８０のウェイ８０−２で有効なエントリを見
つけることができなかったので、第８サイクルから、ス
ヌープ機構６２を利用して、ウェイ８０−２以外の他の
ウェイ８０−１，８０−３，８０−４に有効なエントリ
が存在しないかどうかをチェックしている。

【０１３９】スヌープ機構６２によるチェックが未だ終
了していない第１０サイクルには、プロセッサ５１−１
からアクセスがあり、これが制御線によりできるだけ多
くのウェイを使用することを指示して来たために、ウェ
イ８０−１〜８０−４の全てを使用してそのアクセスが
実行されている。そして、第１２サイクルにおいて、ス
ヌープ機構６２により、プロセッサ５１−２からのアク
セスについてのウェイが特定され、プロセッサ５１−２
の要求するエントリがウェイ８０−３に存在することが
確定しているが、第１２サイクルの時点では、ウェイ８
０−３が前述した通りプロセッサ５１−１によって使用
されているために、ウェイ８０−３へのアクセスは第１
４サイクルまで遅延されている。

【０１４０】このように、本発明の第２実施形態によれ
ば、前述した第１実施形態と同様の作用効果を得ること
ができるほか、タグアレイ８０ｂと同一内容をもつ複写
タグアレイ６２ａをスヌープ機構６２にそなえてタグア
レイを多重化することによって、初回のアクセスでミス
ヒットした場合、スヌープ機構６２において、多重化さ
れた複写タグアレイ６２ａを用い、そのアクセスの目的
エントリを含むウェイが存在するか否かを判定して、存
在する場合にはどのウェイであるかを特定するというス
ヌープ処理を、通常のアクセスと並行して実行すること
ができる。従って、多重アクセスをより高速に行なうこ
とが可能になる。

【０１４１】なお、上述した第２実施形態の他の動作例
では、キャッシュ機構４０が４ウェイのセットアソシア
ティブ方式で動作するものとし、最大４つのアクセスを
同時に受け付けることができる場合について説明してい
るが、本発明は、これらに限定されるものではない。ま
た、上述した第２実施形態では、優先ウェイをプロセッ
サ５１−１〜５１−４毎に割り当てているが、優先ウェ
イの設定手法は、これに限定されるものではなく、第１
実施形態で説明した通り、スレッド番号，プロセス番
号，アドレス等に基づいて優先ウェイを設定してもよ
い。

【０１４２】

【発明の効果】以上詳述したように、本発明の多重アク
セス方法および多重アクセスキャッシュメモリ装置によ
れば、２つ以上の組（データアレイとタグアレイの組）
を２つ以上の部分集合に分割し、各部分集合において各
アクセスを並列的に実行することができるので、ハード
ウェア量の増加を抑え、且つ、出来るだけ処理の高速化
をはかりながら、多重アクセスを行なうことが可能にな
る。特に、高並列アーキテクチャにおける数プロセッサ
程度のクラスタ共有のキャッシュメモリとしての用途は
非常に大きい。

【０１４３】また、複数のロード／ストアユニットをそ
なえたスーパスカラ方式のプロセッサやＶＬＩＷ方式の
プロセッサの内部キャッシュメモリとしても有望であ
る。さらに、キャッシュミスヒットに対する待ち時間の
隠蔽として、マルチスレッドアーキテクチャを利用した
スレッド切替を行なう際にも非常に有利になる（請求項
１〜４０）。

【０１４４】単一のアクセス要求しか存在しない場合に
は、全ての組を用いてそのアクセスを実行することで、
従来と同様の処理を行なうことができる（請求項２，２
２）。部分集合毎にミスヒットが確定した後に、ミスヒ
ットした組以外の他の組に対してのみ継続的にアクセス
を行なうことにより、トラフィック率を下げることがで
きるほか（請求項４，２４）、ミスヒットが確定する前
に、他の組に対してアクセスを先出しすることにより、
処理の高速化を実現することもできる（請求項５，２
５）。

【０１４５】キャッシュ機構でのミスヒットが確定し記
憶装置から読み出したデータを、各組のうち最も古いデ
ータを保持しているものに書き込むことにより、アクセ
ス対象になる可能性の高い新しいデータを保持し続ける
ことができる（請求項７，２７）。また、予め設定・付
与されたデータ格納優先度に従って、キャッシュ機構の
各組に対する書込／読出アクセスを行なうことにより、
初回のアクセスに対するヒット率が大幅に向上し、キャ
ッシュ機構に対する多重アクセスの高速化を実現するこ
とができる（請求項８〜１８，２８〜３８）。

【０１４６】このとき、ある組に格納されているデータ
を、そのデータに対してアクセスを行なう可能性の高い
プロセス，スレッド，プロセッサ等（アクセス要求元情
報）について高いデータ格納優先度を設定されている組
に移動させることにより、初回のアクセスのヒット率を
より向上でき、多重アクセスの高速化に大きく寄与する
ことになる（請求項１９，３９）。

【０１４７】さらに、通常のアクセスと初回のアクセス
でミスヒットしたアクセスについてのスヌープ処理とを
並列的に行なうことにより、多重アクセスをより高速に
行なうことが可能になる（請求項２０，４０）。

【図面の簡単な説明】

【図１】本発明の多重アクセスキャッシュメモリ装置を
示す原理ブロック図である。

【図２】（ａ），（ｂ）はいずれも本発明による多重ア
クセス方法の基本原理を説明するための図である。

【図３】単一のアクセス要求受付時における本発明の動
作を説明するための図である。

【図４】初回のアクセスでミスヒットとなった場合にお
ける本発明の動作を説明するための図である。

【図５】初回のアクセスでミスヒットとなった場合にお
ける本発明の動作を説明するための図である。

【図６】初回のアクセスでミスヒットとなった場合にお
ける本発明の動作を説明するための図である。

【図７】データ格納優先度に従う本発明によるデータ格
納手順を説明するための図である。

【図８】データ格納優先度に従う本発明によるデータ格
納手順を説明するための図である。

【図９】データ格納優先度に従う本発明によるデータ格
納手順を説明するための図である。

【図１０】データ格納優先度に従う本発明によるデータ
格納手順を説明するための図である。

【図１１】データ格納優先度に従う本発明によるデータ
格納手順を説明するための図である。

【図１２】データ格納優先度に従う本発明によるデータ
格納手順を説明するための図である。

【図１３】データ格納優先度に従う本発明によるデータ
格納手順を説明するための図である。

【図１４】データ格納優先度に従う本発明によるデータ
格納手順を説明するための図である。

【図１５】本発明においてデータ格納優先度を設定する
ためのアクセス要求元情報（プロセス識別子）を説明す
るための図である。

【図１６】本発明においてデータ格納優先度を設定する
ためのアクセス要求元情報（スレッド識別子）を説明す
るための図である。

【図１７】本発明においてデータ格納優先度を設定する
ためのアクセス要求元情報（プロセッサ番号）を説明す
るための図である。

【図１８】本発明においてデータ格納優先度を設定する
ためのアクセス要求元情報（アドレス）を説明するため
の図である。

【図１９】本発明の第１実施形態を適用されるシステム
の全体構成を示すブロック図である。

【図２０】本発明の第１実施形態としての多重アクセス
キャッシュメモリ装置の全体構成を示すブロック図であ
る。

【図２１】双方向スイッチの構成例を示す図である。

【図２２】第１実施形態におけるウェイ部（キャッシュ
機構および切替機構）の構成を示すブロック図である。

【図２３】第１実施形態の動作を説明するためのタイミ
ングチャートである。

【図２４】第１実施形態において設定される優先ウェ
イ、および、実際に各ウェイで実行されるアクセスの具
体例を示す図である。

【図２５】本発明の第２実施形態を適用されるシステム
の全体構成を示すブロック図である。

【図２６】本発明の第２実施形態としての多重アクセス
キャッシュメモリ装置の全体構成を示すブロック図であ
る。

【図２７】第２実施形態におけるウェイ部（キャッシュ
機構，切替機構およびスヌープ機構）の構成を示すブロ
ック図である。

【図２８】第２実施形態の動作を説明するためのタイミ
ングチャートである。

【図２９】（ａ），（ｂ）はいずれも多重アクセスを実
現するための従来のキャッシュメモリ装置のタグアレイ
（アドレスアレイ）を示す図である。

【図３０】多重アクセスを実現するための従来のキャッ
シュメモリ装置のデータアレイを示す図である。

【図３１】第２実施形態の動作を説明するためのタイミ
ングチャートである。

【符号の説明】

１ 多重アクセスキャッシュメモリ装置 ２ キャッシュ機構 ２Ａ 組 ２Ａ−１〜２Ａ−４ ウェイ（組） ２ａ データアレイ ２ｂ タグアレイ ３ 入力ポート ４ 切替機構 ５ 切替機構制御部 １０ 多重アクセスキャッシュメモリ装置 １１ プロセッサ １２Ａ，１２Ｂ ロード／ストアパイプライン １３ 命令フェッチユニット １４ 命令キャッシュメモリ装置 １５ 主記憶（記憶装置） ２１ ウェイ部 ２２ 制御部 ２２１ 切替機構制御部 ２２２ キャッシュ機構制御部 ２２３ 優先度付与機能 ２２４ 移動指示機能 ２３Ａ，２３Ｂ アドレス入力ポート ２４Ａ，２４Ｂ データ入出力ポート ２５Ａ，２５Ｂ 制御線入出力ポート ２６ アドレス出力ポート ２７ データ入出力ポート ２８ 制御線入出力 ２９Ａ，２９Ｂ 双方向スイッチ ２９ａ 双方向素子 ３０Ａ，３０Ｂ アドレス入力端子 ３１Ａ，３１Ｂ データ入出力端子 ３２ タグ出力端子 ３３ モードビット端子 ３４ コントロール端子 ４０ キャッシュ機構 ４０−１〜４０−４ ウェイ（組） ４０ａ データアレイ ４０ｂ タグアレイ ４０ｃ 比較器 ４１〜４３ クロスバスイッチ（切替機構） ４１Ａ−１〜４１Ａ−４，４１Ｂ−１〜４１Ｂ−４，４
２Ａ−１〜４２Ａ−４，４２Ｂ−１〜４２Ｂ−４，４３
−１〜４３−４ 切替ポイント ５０ 多重アクセスキャッシュメモリ装置 ５１−１〜５１−４ プロセッサ ５２−１〜５２−４ ローカルキャッシュメモリ（Ｌ−
キャッシュ） ５３ 親キャッシュメモリ（記憶装置） ５４ 主記憶 ５５ クラスタ ６０ ウェイ部 ６１ 制御部 ６２ スヌープ機構 ６２ａ 複写タグアレイ ６２ｂ 比較器 ６３Ａ〜６３Ｄ アドレス入力ポート ６４Ａ〜６４Ｄ データ入出力ポート ６５Ａ〜６５Ｄ 制御線入出力ポート ６６ アドレス入出力ポート ６７ データ入出力ポート ６８ 制御線入出力 ６９Ａ〜６９Ｄ 双方向スイッチ ７０Ａ〜７０Ｄ アドレス入力端子 ７１Ａ〜７１Ｄ データ入出力端子 ７２ タグ出力端子 ７３ モードビット端子 ７４ コントロール端子 ７５ スヌープアドレス入力端子 ８０ キャッシュ機構 ８０−１〜８０−４ ウェイ（組） ８０ａ データアレイ ８０ｂ タグアレイ ８０ｃ 比較器 ８０ｄ 動的アドレス変換機構（ＤＡＴ） ８１〜８３ クロスバスイッチ（切替機構） ８１Ａ−１〜８１Ａ−４，８１Ｂ−１〜８１Ｂ−４，８
１Ｃ−１〜８１Ｃ−４，８１Ｄ−１〜８１Ｄ−４，８２
Ａ−１〜８２Ａ−４，８２Ｂ−１〜８２Ｂ−４，８２Ｃ
−１〜８２Ｃ−４，８２Ｄ−１〜８２Ｄ−４，８３−１
〜８３−４ 切替ポイント

フロントページの続き (56)参考文献 特開 昭63−257853（ＪＰ，Ａ) 特開 昭52−152126（ＪＰ，Ａ) 特開 平１−296360（ＪＰ，Ａ) 特開 平６−110782（ＪＰ，Ａ) 特開 昭56−94567（ＪＰ，Ａ) 特開 昭63−201851（ＪＰ，Ａ) 特開 平７−271672（ＪＰ，Ａ) Ｋｅｓｓｌｅｒ Ｒ．ｅ．ｅｔ ａ ｌ．，Ｉｎｅｘｐｅｎｓｉｖｅ Ｉｍｐ ｌｉｍｅｎｔａｔｉｏｎｓ ｏｆ Ｓｅ ｔ−ａｓｓｏｃｉａｔｉｖｉｔｙ，Ｐｒ ｏｃ．16ｔｈ Ａｎｎ．Ｉｎｔ’ｌ Ｓ ｙｍｐ．Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉ ｔｅｃｔｕｒｅ，米国，ＩＥＥＥ／ＡＣ Ｍ，1989年，ｐ．131−139 Ａｇａｒｗａｌ Ａ．ｅｔ ａｌ．, Ｃｏｌｕｍｎ−Ａｓｓｏｃｉａｔｉｖｅ Ｃａｃｈｅｓ：Ａ Ｔｅｃｈｎｉｑｕ ｅ ｆｏｒ Ｒｅｄｕｃｉｎｇ ｔｈｅ Ｍｉｓｓ Ｒａｔｅ ｏｆ Ｄｉｒｅ ｃｔ−Ｍａｐｐｅｄ Ｃａｃｈｅｓ，Ｐ ｒｏｃ．20ｔｈ Ａｎｎ．Ｉｎｔ’ｌ Ｓｙｍｐ．Ｃｏｍｐｕｔｅｒ Ａｒｃｈ ｉｔｅｃｔｕｒｅ，米国，ＩＥＥＥ／Ａ ＣＭ，1993年，ｐ．179−190 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08

Claims (40)

(57)【特許請求の範囲】
1. 【請求項１】 アクセス対象データを保持するデータア
   レイと該データアレイのデータを特定するタグ情報を保
   持するタグアレイとの組を複数そなえた記憶階層に対す
   る多重アクセス方法であって、 複数のアクセス要求を受け付けた場合、該複数の組を相
   互に重なり合わない複数の部分集合に分割し、各アクセ
   ス要求に伴うアクセス対象データ指定情報を、それぞ
   れ、前記の各部分集合に供給して各アクセス要求に応じ
   たアクセスを実行することを特徴とする、多重アクセス
   方法。
2. 【請求項２】 単一のアクセス要求を受け付けた場合に
   は、当該単一のアクセス要求に伴うアクセス対象データ
   指定情報を該複数の組の全てに供給して当該単一のアク
   セス要求に応じたアクセスを実行することを特徴とす
   る、請求項１記載の多重アクセス方法。
3. 【請求項３】 該記憶階層をセットアソシアティブ方式
   によって動作するキャッシュ機構とし、前記の各組をウ
   ェイとして取り扱うことを特徴とする、請求項１または
   請求項２に記載の多重アクセス方法。
4. 【請求項４】 各アクセス要求に応じたアクセスを各部
   分集合において実行した結果、アクセス対象データが当
   該部分集合に保持されていないことが判明したアクセス
   要求については、 当該アクセス要求に伴うアクセス対象データ指定情報
   を、当該部分集合に含まれない組に供給して当該アクセ
   ス要求に応じたアクセスを実行することを特徴とする、
   請求項１〜請求項３のいずれかに記載の多重アクセス方
   法。
5. 【請求項５】 各アクセス要求に応じたアクセスを各部
   分集合において実行した後、当該アクセス要求のアクセ
   ス対象データが当該部分集合に該データアレイに保持さ
   れているか否かが判明する前に、 当該アクセス要求に伴うアクセス対象データ指定情報
   を、当該部分集合に含まれない組に供給して当該アクセ
   ス要求に応じたアクセスを実行することを特徴とする、
   請求項１〜請求項３のいずれかに記載の多重アクセス方
   法。
6. 【請求項６】 当該アクセス要求のアクセス対象データ
   が該複数の組の全てにおける該データアレイのいずれに
   も保持されていないことが判明した時点で、当該アクセ
   ス要求は該記憶階層に対してミスヒットしたものと判定
   し、当該アクセス要求に伴うアクセス対象データ指定情
   報に基づいて記憶装置から該当するデータを読み出して
   該記憶階層に書き込むことを特徴とする、請求項４また
   は請求項５に記載の多重アクセス方法。
7. 【請求項７】 前記の各組に格納されているデータに対
   する最終アクセス時刻を参照し、最も古いデータを保持
   している組に、ミスヒット判定に伴って該記憶装置から
   読み出されたデータを書き込むことを特徴とする、請求
   項６記載の多重アクセス方法。
8. 【請求項８】 該記憶階層の各組に対して、アクセス要
   求元情報に応じたデータ格納優先度を予め設定・付与し
   ておくことを特徴とする、請求項６記載の多重アクセス
   方法。
9. 【請求項９】 ミスヒット判定されたアクセス要求のア
   クセス要求元情報について各組に対し予め設定されたデ
   ータ格納優先度を参照し、そのデータ格納優先度の高い
   組に、ミスヒット判定に伴って該記憶装置から読み出さ
   れたデータを優先的に書き込むことを特徴とする、請求
   項８記載の多重アクセス方法。
10. 【請求項１０】 前記データ格納優先度の高い組にデー
    タを書き込むための空きが無い場合、前記データ格納優
    先度に関係無く空きのある他の組に前記データを書き込
    むことを特徴とする、請求項９記載の多重アクセス方
    法。
11. 【請求項１１】 該複数の組の全てにデータを書き込む
    ための空きが無い場合、前記データ格納優先度の高い組
    に前記データを書き込むことを特徴とする、請求項１０
    記載の多重アクセス方法。
12. 【請求項１２】 前記の各組に格納されているデータに
    対する最終アクセス時刻を参照し、前記データ格納優先
    度の高い組に最新のデータが格納されている場合には、
    最も古いデータを保持している組に前記データを書き込
    むことを特徴とする、請求項１１記載の多重アクセス方
    法。
13. 【請求項１３】 該複数の組の全てにデータを書き込む
    ための空きが無い場合、前記の各組に格納されているデ
    ータに対する最終アクセス時刻を参照し、最も古いデー
    タを保持している組に前記データを書き込むように制御
    することを特徴とする、請求項１０記載の多重アクセス
    方法。
14. 【請求項１４】 受け付けたアクセス要求のアクセス要
    求元情報について各組に対し予め設定されたデータ格納
    優先度を参照し、そのデータ格納優先度の高い組を含む
    部分集合に、当該アクセス要求に伴うアクセス対象デー
    タ指定情報を優先的に供給して当該アクセス要求に応じ
    たアクセスを実行することを特徴とする、請求項８〜請
    求項１３のいずれかに記載の多重アクセス方法。
15. 【請求項１５】 該記憶階層に対するアクセスを行なう
    少なくとも１つのプロセッサにより実行されるプロセス
    毎にプロセス識別子が設定され、該プロセス識別子が前
    記アクセス要求元情報として用いられることを特徴とす
    る、請求項８〜請求項１４のいずれかに記載の多重アク
    セス方法。
16. 【請求項１６】 該記憶階層に対するアクセスを行なう
    少なくとも１つのプロセッサにより処理されるスレッド
    毎にスレッド識別子が設定され、該スレッド識別子が前
    記アクセス要求元情報として用いられることを特徴とす
    る、請求項８〜請求項１４のいずれかに記載の多重アク
    セス方法。
17. 【請求項１７】 該記憶階層に対するアクセスを行なう
    プロセッサが複数存在する場合に、各プロセッサを特定
    する情報が前記アクセス要求元情報として用いられるこ
    とを特徴とする、請求項８〜請求項１４のいずれかに記
    載の多重アクセス方法。
18. 【請求項１８】 アクセス要求に伴うアクセス対象デー
    タ指定情報としてのアドレスが前記アクセス要求元情報
    として用いられることを特徴とする、請求項８〜請求項
    １４のいずれかに記載の多重アクセス方法。
19. 【請求項１９】 該記憶階層の所定の組に格納されてい
    るデータを、該記憶階層の他の組に移動させることを特
    徴とする、請求項１４記載の多重アクセス方法。
20. 【請求項２０】 該複数の組の全てにおける該タグアレ
    イの写しである複写タグアレイをそなえ、 各アクセス要求に応じたアクセスを各部分集合において
    実行した結果、アクセス対象データが当該部分集合に保
    持されていないことが判明したアクセス要求について
    は、 当該部分集合に含まれない組についての該複写タグアレ
    イに保持されるタグ情報と当該アクセス要求に伴うアク
    セス対象データ指定情報とに基づいて、当該アクセス要
    求のアクセス対象データを保持している組が存在するか
    否かを判定し、該当する組が存在する場合にはその組を
    特定することを特徴とする、請求項１〜請求項３のいず
    れかに記載の多重アクセス方法。
21. 【請求項２１】 複数の記憶階層からなる情報処理装置
    において、アクセス対象データを保持するデータアレイ
    と該データアレイのデータを特定するタグ情報を保持す
    るタグアレイとの組を複数そなえて構成されるキャッシ
    ュ機構と、 複数のアクセス要求を同時に受け付けるための複数の入
    力ポートと、 該複数の入力ポートと該キャッシュ機構との間に介設さ
    れ、各入力ポートから前記アクセス要求に伴って入力さ
    れるアクセス対象データ指定情報を、該キャッシュ機構
    において該データアレイと該タグアレイとの組に対し、
    選択的に切り替えて供給するための切替機構と、 該複数の入力ポートにより２以上のアクセス要求を受け
    付けた場合、該複数の組を相互に重なり合わない２以上
    の部分集合に分割し、各アクセス要求に伴うアクセス対
    象データ指定情報を、それぞれ、前記の各部分集合に供
    給して各アクセス要求に応じたアクセスを並列的に実行
    するように該切替機構の切替状態を制御する切替機構制
    御部とをそなえたことを特徴とする、多重アクセスキャ
    ッシュメモリ装置。
22. 【請求項２２】 該複数の入力ポートのうちの１つによ
    り単一のアクセス要求を受け付けた場合、該切替機構制
    御部が、当該単一のアクセス要求に伴うアクセス対象デ
    ータ指定情報を該複数の組の全てに供給して当該単一の
    アクセス要求に応じたアクセスを実行するように該切替
    機構の切替状態を制御することを特徴とする、請求項２
    １記載の多重アクセスキャッシュメモリ装置。
23. 【請求項２３】 該キャッシュ機構をセットアソシアテ
    ィブ方式によって動作するものとし、前記の各組をウェ
    イとして取り扱うことを特徴とする、請求項２１または
    請求項２２に記載の多重アクセスキャッシュメモリ装
    置。
24. 【請求項２４】 各アクセス要求に応じたアクセスを各
    部分集合において実行した結果、アクセス対象データが
    当該部分集合に保持されていないことが判明したアクセ
    ス要求については、 該切替機構制御部が、当該アクセス要求に伴うアクセス
    対象データ指定情報を、当該部分集合に含まれない組に
    供給して当該アクセス要求に応じたアクセスを実行する
    ように該切替機構の切替状態を制御することを特徴とす
    る、請求項２１〜請求項２３のいずれかに記載の多重ア
    クセスキャッシュメモリ装置。
25. 【請求項２５】 各アクセス要求に応じたアクセスを各
    部分集合において実行した後、当該アクセス要求のアク
    セス対象データが当該部分集合に保持されているか否か
    が判明する前に、 該切替機構制御部が、当該アクセス要求に伴うアクセス
    対象データ指定情報を、当該部分集合に含まれない組に
    供給して当該アクセス要求に応じたアクセスを実行する
    ように該切替機構の切替状態を制御することを特徴とす
    る、請求項２１〜請求項２３のいずれかに記載の多重ア
    クセスキャッシュメモリ装置。
26. 【請求項２６】 当該アクセス要求のアクセス対象デー
    タが該複数の組の全てにおける該データアレイのいずれ
    にも保持されていないことが判明した時点で、当該アク
    セス要求は該キャッシュ機構に対してミスヒットしたも
    のと判定し、当該アクセス要求に伴うアクセス対象デー
    タ指定情報に基づいて記憶装置から該当するデータを読
    み出して該キャッシュ機構に書き込むように制御するキ
    ャッシュ機構制御部をそなえたことを特徴とする、請求
    項２４または請求項２５に記載の多重アクセスキャッシ
    ュメモリ装置。
27. 【請求項２７】 該キャッシュ機構制御部が、前記の各
    組に格納されているデータに対する最終アクセス時刻を
    参照し、最も古いデータを保持している組に、ミスヒッ
    ト判定に伴って該記憶装置から読み出されたデータを書
    き込むように制御することを特徴とする、請求項２６記
    載の多重アクセスキャッシュメモリ装置。
28. 【請求項２８】 該キャッシュ機構の各組に対して、ア
    クセス要求元情報に応じたデータ格納優先度を予め設定
    ・付与するための優先度付与機能をそなえたことを特徴
    とする、請求項２６記載の多重アクセスキャッシュメモ
    リ装置。
29. 【請求項２９】 該キャッシュ機構制御部が、ミスヒッ
    ト判定されたアクセス要求のアクセス要求元情報につい
    て該優先度付与機能により各組に対し予め設定されたデ
    ータ格納優先度を参照し、そのデータ格納優先度の高い
    組に、ミスヒット判定に伴って該記憶装置から読み出さ
    れたデータを優先的に書き込むように制御することを特
    徴とする、請求項２８記載の多重アクセスキャッシュメ
    モリ装置。
30. 【請求項３０】 前記データ格納優先度の高い組にデー
    タを書き込むための空きが無い場合、該キャッシュ機構
    制御部が、前記データ格納優先度に関係無く空きのある
    他の組に前記データを書き込むように制御することを特
    徴とする、請求項２９記載の多重アクセスキャッシュメ
    モリ装置。
31. 【請求項３１】 該複数の組の全てにデータを書き込む
    ための空きが無い場合、該キャッシュ機構制御部が、前
    記データ格納優先度の高い組に前記データを書き込むよ
    うに制御することを特徴とする、請求項３０記載の多重
    アクセスキャッシュメモリ装置。
32. 【請求項３２】 該キャッシュ機構制御部が、前記の各
    組に格納されているデータに対する最終アクセス時刻を
    参照し、前記データ格納優先度の高い組に最新のデータ
    が格納されている場合には、最も古いデータを保持して
    いる組に前記データを書き込むように制御することを特
    徴とする、請求項３１記載の多重アクセスキャッシュメ
    モリ装置。
33. 【請求項３３】 該複数の組の全てにデータを書き込む
    ための空きが無い場合、該キャッシュ機構制御部が、前
    記の各組に格納されているデータに対する最終アクセス
    時刻を参照し、最も古いデータを保持している組に前記
    データを書き込むように制御することを特徴とする、請
    求項３０記載の多重アクセスキャッシュメモリ装置。
34. 【請求項３４】 該切替機構制御部が、該複数の入力ポ
    ートにより受け付けられたアクセス要求のアクセス要求
    元情報について、該優先度付与機能により各組に対し予
    め設定されたデータ格納優先度を参照し、そのデータ格
    納優先度の高い組を含む部分集合に、当該アクセス要求
    に伴うアクセス対象データ指定情報を優先的に供給して
    当該アクセス要求に応じたアクセスを実行するように該
    切替機構の切替状態を制御することを特徴とする、請求
    項２８〜請求項３３のいずれかに記載の多重アクセスキ
    ャッシュメモリ装置。
35. 【請求項３５】 該キャッシュ機構に対するアクセスを
    行なう少なくとも１つのプロセッサにより実行されるプ
    ロセス毎にプロセス識別子が設定され、該プロセス識別
    子が前記アクセス要求元情報として用いられることを特
    徴とする、請求項２８〜請求項３４のいずれかに記載の
    多重アクセスキャッシュメモリ装置。
36. 【請求項３６】 該キャッシュ機構に対するアクセスを
    行なう少なくとも１つのプロセッサにより処理されるス
    レッド毎にスレッド識別子が設定され、該スレッド識別
    子が前記アクセス要求元情報として用いられることを特
    徴とする、請求項２８〜請求項３４のいずれかに記載の
    多重アクセスキャッシュメモリ装置。
37. 【請求項３７】 該キャッシュ機構に対するアクセスを
    行なうプロセッサが複数存在する場合に、各プロセッサ
    を特定する情報が前記アクセス要求元情報として用いら
    れることを特徴とする、請求項２８〜請求項３４のいず
    れかに記載の多重アクセスキャッシュメモリ装置。
38. 【請求項３８】 アクセス要求に伴うアクセス対象デー
    タ指定情報としてのアドレスが前記アクセス要求元情報
    として用いられることを特徴とする、請求項２８〜請求
    項３４のいずれかに記載の多重アクセスキャッシュメモ
    リ装置。
39. 【請求項３９】 該キャッシュ機構の所定の組に格納さ
    れているデータを、該キャッシュ機構の他の組に移動さ
    せる移動指示機能をそなえたことを特徴とする、請求項
    ３４記載の多重アクセスキャッシュメモリ装置。
40. 【請求項４０】 該複数の組の全てにおける該タグアレ
    イの写しである複写タグアレイを有してなるスヌープ機
    構をそなえ、 各アクセス要求に応じたアクセスを各部分集合において
    実行した結果、アクセス対象データが当該部分集合に保
    持されていないことが判明したアクセス要求について
    は、 該スヌープ機構が、当該アクセス要求に伴うアクセス対
    象データ指定情報を、当該部分集合に含まれない組に供
    給し、その組の該複写タグアレイに保持されるタグ情報
    と前記アクセス対象データ指定情報とに基づいて、当該
    アクセス要求のアクセス対象データを保持している組が
    存在するか否かを判定し、該当する組が存在する場合に
    はその組を特定することを特徴とする、請求項２１〜請
    求項２３のいずれかに記載の多重アクセスキャッシュメ
    モリ装置。