JPH0415736A - キャッシュメモリ装置 - Google Patents

キャッシュメモリ装置

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JPH0415736A
JPH0415736A JP2112638A JP11263890A JPH0415736A JP H0415736 A JPH0415736 A JP H0415736A JP 2112638 A JP2112638 A JP 2112638A JP 11263890 A JP11263890 A JP 11263890A JP H0415736 A JPH0415736 A JP H0415736A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＣＰＵと主記憶装置との間に配置された高速
の一アクセスを行うキャッシュメモリ装置に関し、特に
複数ポートからのアクセスが可能なキャッシュメモリ装
置に関する。
［従来の技術］ 計算機システムにおいて、主記憶装置へのアクセスを高
速化する手段として従来からキャッシュメモリ装置が使
用されている。キャッシュメモリ方式は、プログラム及
びデータアクセスの空間的及び時間的局所性を利用した
もので、−度主記憶装置にアクセスしたデータをこれよ
りも高速アクセスが可能なキャッシュメモリ装置に保存
して、二度目以降のアクセスを主記憶装置ではなく、キ
ャッシュメモリ装置に対して行うことにより、アクセス
時間の短縮を図ったものである。
複数のＣＰＵで高速なシステムを実現するには、最も一
般的には、複数のＣＰＵに夫々キャッシュメモリ装置を
接続する方法がとられている。しかし、この場合、主記
憶装置と各キャッシュメモリ装置との間のデータの一致
性を保つため、複雑なプロトコルが必要となり、ハード
ウェア量が増大する。
そこで、比較的少数のＣＰＵシステムでは、キャッシュ
メモリをマルチポート構成にし、同じキャッシュメモリ
装置を共有する方式もとられている。この場合、複数の
ＣＰＵからキャッシュメモリ装置へのアクセスはランダ
ムに行われるので、アクセスが競合することがある。こ
の場合、アクセスが行われた順番又は予め各ＣＰＵに与
えられた優先順位に基づいて、順番にデータが渡される
ことになる。
第３図は、マルチポートのキャッシュメモリ装置を使用
したコンピュータシステムの構成を示すブロック図であ
る。
ＣＰＵ１．２は、２ポートのキャッシュメモリ装置３及
びシステムバス４を介して主記憶装置５に接続されてい
る。キャッシュメモリ装置３は、２ポートキヤツシユイ
モリ６と、ＣＰＵＩからのアクセスに基づいて２ポート
キヤツシユメモリ６を制御するコントローラ７と、ＣＰ
Ｕ２からのアクセスに基づいて２ポートキヤツシユメモ
リ６を制御するコントローラ８とから構成されている。
第４図は、２ポートキヤツシユメモリ６のブロック図で
ある。ここでは、２ウエイセツトアソシエテイブ、ＬＲ
Ｕ入れ替えアルゴリズムのキャッシュを例にとって説明
する。
２ウ工イセツトアソシエテイブ方式では、タグメモリと
データメモリのセットが２組設けられている。即ち、タ
グメモリ１３及びデータメモリ１５、並びにタグメモリ
１４及びデータメモリ１６が夫々１セツトを構成してい
る。各メモリ１３乃至１６は、互いに独立した２つの入
出力ポートを宵している。
ＣＰＵＩ、２からのアドレスＡＤ、、ＡＤ２は、夫々キ
ャッシュ内部でタグ比較に供されるタグフィールドＴＦ
、、ＴＦ２と、ライン選択に使用されるインデックスフ
ィールドＩＦ、、ＩＦ２とに分割されている。インデッ
クスフィールドＩＦ、。
ＩＦ２は、夫々デコーダ１１．１２でデコードされ、ラ
イン選択信号ＩＩ、１２としてタグメモリ１３．１４及
びデータメモリ１５．１６に夫々供給されている。
一方、タグフィールドＴ　Ｆ　ｒは、比較器２１゜２２
においてタグメモリ１３．１４の各一方の出力ポートか
ら読み出されたタグ情報Ｔ　ｒ　Ｉｔ　Ｔ　１２と比較
されるようになっている。比較器２１．２２の出力はヒ
ツト判定器２５に入力され、ここでキャツシュヒツト／
ミスが判定され、その判定結果であるヒツト信号Ｈ８が
ＣＰＵＩに出力されるようになっている。また、タグフ
ィールドＴＦ２も同様に、比較器２３．２４においてタ
グメモリ１３．１４の各他方の出力ポートから読み出さ
れたタグ情報Ｔ２１１　Ｔ２□と比較されるようになっ
ている。比較器２３．２４の出力はヒツト判定器２６に
入力され、ここでキャツシュヒツト／ミスが判定され、
その判定結果であるヒツト信号Ｈ２がＣＰＵ２に出力さ
れるようになっている。そして、これらのヒツト判定器
２５．２６からのヒツト信号がウェイ選択器２７．２８
にも夫々入力されており、これらのウェイ選択器２７．
２８を介してテータメ−Ｅ−’）　１５．　１８ト外部
（７）ＣＰＵＩ、２との間でデータＤＡ□、ＤＡ２のリ
ード／ライトが行われるものとなっている。
また、タグメモリ１３．１４及びデータメモリ１５．１
６の各記憶番地に夫々対応させてこれらのアクセス履歴
情報（以下、ＬＲＵビットと呼ぶ）を格納したＬＲＵメ
モリ１７が設けられている。
上記ＬＲＵビットは、ミスヒツトが発生したときに、何
れのセットのメモリをリプレースするかのリプレースセ
ット情報となるものである。このＬＲＵビットは、ヒツ
ト判定器２５．２８の出力で書込セット選択器２９．３
０によって順次更新されるものとなっている。
次に、ＣＰＵがこのキャッシュメモリ装置にリードアク
セスしたときの手順を説明する。
ＣＰＵＩからアドレスＡＤ、が与えられると、アドレス
ＡＤ、はキャッシュ内部でタグ比較に使用されるタグフ
ィールドＴＦ、と、ライン選択に使用されるインデック
スフィールドＩＦ工とに分割される。そして、インデッ
クスフィールドＩＦ、を使用して各セットのタグメモリ
１３．１４とデータメモリ１５．１６のラインをアクセ
スし、タグメモリ１３中のデータＴ１１＋ＴＩ。とデー
タメモリ１５中のデータＤ　１１＋　Ｄ　Ｉ□を読み出
す。
次に、タグフィールドＴＦ、とタグ情報Ｔ１１゜Ｔ□２
とを比較器２１．２２で比較し、ヒツトしたか判定し、
ヒツト信号Ｈ，，Ｈ２を発生させる。
このとき、どちらかがヒツトしていれば、データＤ　Ｉ
　ｌ＋　　Ｄ　Ｉ□のうち、ヒツトした方のデータを外
部に出力し、Ｃ：ＰＵｌにヒツトを通知し１、そのライ
ンのＬＲＵビットを更新する。
また、どちらのセットもミスヒツトしていた場合、ＣＰ
Ｕ１にミスヒツトを通知し、ＬＲＵビットに従い、最も
過去にアクセスされたセットをフラッシュし、主記憶装
置５からキャッシュメモリ装置３にリプレースを行い、
リプレースが終わったところでＣＰＵＩにその旨を通知
し、ＬＲＵビットを更新する。これらのシーケンスはコ
ントローラ７によって制御される。
また、ＣＰＵ２からのアクセスも同様に、行われるが、
この場合には、これらのシーケンスはコントローラ８よ
って制御される。
このようなキャッシュメモリ装置によれば、タグメモリ
及びデータメモリがともに２ポートメモリとなっている
ため、ラインが競合しない限り、コントローラ７．８は
お互いに影響されることな（独立に動作することが可能
である。
［発明が解決しようとする課題］ しかしながら、上述したシステムでは、次のような問題
点があった。
即ち、あるキャッシュアクセス（アクセスＡ）がミスヒ
ツトとなり、リプレースを行うとき、同時に他のアクセ
ス（キャッシュＢ）がキャッシュの同一のデータをアク
セスした場合、アクセスＡのリプレースが終わっておら
す、キャッシュが更新されていないため、アクセスＢも
ミスヒツトとなり、リプレースを行ってしまう。しかし
、このリプレースのデータは、アクセスＡによるデータ
と同一であり、冗長なものである。
また、アクセスＡがヒツトしたとき、このラインのアク
セス履歴情報（ＬＲＵ、ＦＩＦＯ方式等）が更新される
前に、アクセスＢが同一ラインをアクセスしてミスヒツ
トした場合、アクセスＡで選択されたブロックと同一の
ブロックにリプレースされる可能性があり、アクセスＡ
でヒツトしたデータが重ね書きされてしまうという問題
点がある。
同様に、アクセスＡ１アクセスＢ共にミスヒ、ツトシ、
同一ラインをアクセスしていて、異なる主記憶領域を指
しているとき、このラインのアクセス履歴情報が更新さ
れる前にそれぞれのリプレースを行った場合、同じブロ
ックが選択され、デー夕が重ね書きされてしまうという
問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
同一のキャッシュメモリに対する複数のアクセスが競合
した場合の無駄なリプレース操作又は適切でないリプレ
ースを防止することができ、もってキャッシュメモリの
特色である高速動作性を更に高めることができるキャッ
シュメモリ装置を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るキャッシュメモリ装置は、複数のポートか
ら夫々独立してアクセスされ主記憶装置上のデータ及び
このデータの前記主記憶装置上での格納領域を示すタグ
情報を記憶するメモリ本体と、このメモリ本体に対する
アクセスの際に与えられたアドレスのタグ情報とこのア
ドレスの指定によって前記メモリ本体内から読み出され
たタグ情報とを比較してキャツシュヒツト及びキャッシ
ュミスを判定するヒツト判定手段と、この手段でキャッ
シュミスと判定された場合に前記メモリ本体のデータ及
びタグ情報をリプレースするリプレース制御手段とを有
するキャッシュメモリ装置において、前記リプレース制
御手段は、同一のアドレスに対する複数のアクセスが競
合し且つ前記メモリ本体に対するこれらのアクセスが全
てミスヒツトした場合に前記メモリ本体に対するリプレ
ースを１回に抑制するものであることを特徴とする。
［作用コ 本発明によれば、同一のアドレスに対する複数のアクセ
スが競合し、しかも前記メモリ本体に対するこれらのア
クセスが全てミスヒツトした場合に、前記メモリ本体に
対するリプレースを１回に抑制するように作用するから
、冗長なリプレース動作が行われるのを防止することが
でき、リプレース時の無駄を削減して高速動作性を更に
高めることができる。
また、本発明によれば、アドレスのタグ情報は異なるが
前記メモリ本体に対する複数のアクセスが競合し、且つ
前記メモリに対するこれらのアクセスのうちの少なくと
も一つがミスヒツトした場合、前記アクセス履歴情報の
更新を制御するようにしている。したがって、一つのア
クセスがキャツシュヒツトして、それに付随したアクセ
ス履歴情報の更新がなされる前に、他のアクセスがミス
ヒツトした場合でも、アクセス履歴情報が正しく制御さ
れることにより、適切でないデータをリプレースする等
の不具合が発生するのを防止することができる。
［実施例コ 以下、添付の図面を参照しながら本発明の実施例につい
て説明する。
第１図は、本発明の第１の実施例に係るキャッシュメモ
リ装置の要部を示すブロック図である。
なお、この第１図において、第４図と同一部分には同一
符号を付し、重複する部分の説明は省略する。
この回路が第４図に示した従来の回路と異なる点は、タ
グフィールドＴＦ、、ＴＦ２を比較する比較器３１と、
インデックスフィールドＩ　Ｆ　ｔ　。
ＩＦ２を比較する比較器３２と、これら比較器３１．３
２の出力が共に“真”になったことを検出する検出器３
３と、比較器３１．３２の出力が夫々“真”偽”になっ
たことを検出する検出器３４とを新たに備えた点である
。検出器１３の出力は、リプレース制御信号ＲＣとして
コントローラ７．８に入力されている。また、検出器１
４の出力はＬＲＵビットの更新を制御する書込セット選
択器３０に入力されている。
次にこのように構成された本実施例に係るキャッシュメ
モリ装置の動作について説明する。
ＣＰＵＩ、２が異なるアドレスに対してアクセスする場
合の動作は、前述した従来の回路の動作同一である。
ＣＰＵＩ及びＣＰＵ２が、同一のアドレスに対するアク
セスを略同時に行い、且つそのアクセスがミスヒツトし
た場合には、次のように動作する。
即ち、この場合には、タグフィールドＴＦ□。
Ｔ　Ｆ　２及びインデックスフィールドＩＦ、。
ＩＦ２は、共に同一の値になるので、比較器３１゜３２
の出力は、共に“真”となり、検出器３３からリプレー
ス制御信号ＲＣがコントローラ７．８に出力される。こ
のとき、ＣＰＵ１によるアクセスがＣＰＵ２によるアク
セスに先立って行われると、コントローラ７のみによる
リプレース制御が行われ、リプレースが終了すると、Ｃ
ＰＵＩ、２に同時にリプレースの終了が通知される。こ
の場合、コントローラ８によるリプレースは行われない
。このように、本装置では、リプレースは１回に制限さ
れ、冗長なリプレース処理が防止されてペナルティ−時
間を削減することができる。
一方、ＣＰＵ１．２による略同時のアクセスが、異なる
タグフィールドで、同一のインデックスフィールドから
なるアドレスに対し行われた場合、検出器３４の出力が
アクティブになり、書込セット選択器３０にこれが通知
され、ＬＲＵビットはマスクされる。また、ヒツト判定
器２５で選択したセットの情報も書込セット選択器３０
に通知されるので、強制的にこれと重複しないよう、リ
プレースセットが変更される。
このため、同一ラインに主記憶装置上の別領域のデータ
をリプレースしたときでも、ＬＲＵの値に拘らず、別々
のセットにデータが配置される。
このとき、ヒツト信号Ｈ１，Ｈ２が共にミスヒツトであ
った場合には、夫々のリプレースが終了した時点でデー
タがＣＰＵＩ、２に渡される。また、ヒツト信号Ｈ１が
ヒツト、ヒツト信号Ｈ２がミスヒツトの場合には、ＣＰ
Ｕ１は中断することなく動作し、ＣＰＵ２はリプレース
が終了した時点で動作を開始する。
第２図は本発明の第２の実施例に係るキャッシュメモリ
装置のブロック図である。この実施例は、同期して複数
のアクセスを行うＶＬＩＷ型ＣＰＵ４０を使用したシス
テムに本発明に適用したものである。
即ち、ＶＬＩＷ型ＣＰＵ４０では、１命令語長の中のフ
ィールドをいくつかに分割して演算器等の資源に割り当
て、夫々並列に実行するようにしている。したがって、
１命令語として全てのデータが揃わないと、実行を継続
することができない。
そこで、この実施例では、第１図の構成に加え、２つの
ヒツト判定器２５．２６の出力の論理積をとるヒツト判
定器４１を新たに設け、その出力ＨをＣＰＵ４０に出力
している。
この実施例によれば、複数のアクセスのうちの一つでも
ミスヒツトが発生すると、ＣＰＵ４０の動作が停止し、
必要とするデータが全てキャッシュメモリ内に揃ったと
ころでＣＰＵの動作が再開される。
このため、例えば同一ブロックに異なるデータをリプレ
ースする場合には、非同期な複数のＣＰＵとキャッシュ
メモリとを接続したとき、リプレースされたデータをそ
の都度ＣＰＵに渡すようにすれば、本発明によらなくて
も正しいデータが渡される。
しかし、本実施例のように、キャッシュメモリ装置とＶ
ＬＩＷ型ＣＰＵ４０とを接続したときには、ＣＰＵの動
作を再開したときに、先にリプレースしたデータが消え
てしまい、正しいデータは渡されない。このため、ｖＬ
ＩＷ型ＣＰＵを接続するときは、本発明は不可欠なもの
となる。
なお、以上の各実施例では、２ポート、２ウ工イセソト
アソシエテイブ方式を例にとり、説明したが、本発明は
、３ポート、３ウ工イセント以上のキャンプ二メモリに
も適用可能であることは言うまでもない。
［発明の効果コ 以上述へたように、本発明によれば、同一のアドレスに
対する複数のアクセスが競合し、且つ前記メモリ本体に
対するこれらのアクセスが全てミスヒツトした場合に、
前記メモリ本体に対するリプレースを１回に抑制するこ
とができるので、冗長なリプレース動作が行われるのを
防止して、動作速度の向上を図ることができる。
また、本発明によれば、アドレスのタグ情報は異なるが
前記メモリ本体に対する複数のアクセスが競合し、且つ
前記メモリに対するこれらのアクセスのうちの少なくと
も一つがミスヒツトした場合、前記アクセス履歴情報の
更新を制御する。したがって、一つのアクセスがキャツ
シュヒツトして、それに付随したアクセス履歴情報の更
新がなされる前に、他のアクセスがミスヒツトした場合
でも、アクセス履歴情報が正しく制御されることにより
、適切でないデータをリプレースする等の不具合が発生
するのを防止することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係るキャッシュメモリ
装置のブロック図、第２図は本発明の第２の実施例に係
るキャッシュメモリ装置のブロック図、第３図はキャッ
シュメモリ装置を使用した一般的なシステム構成を示す
ブロック図、第４図は従来のキャッシュメモリ装置のブ
ロック図である。 １．２；ＣＰＵ１３；キャッシュメモリ装置、４；シス
テムバス、５；主記憶装ｙｔ、ｅ　；　２　ポートキャ
ッシュメモリ、７，８；コントローラ、１１．１２；デ
コーダ、１３，１４；タグメモリ、１５．１６；データ
メモリ、１７　；　ＬＲＵメモリ、２１〜２４，３１，
３２；比較器、２５．２Ｂ。 ４１；ヒツト判定器、２７．２８；ウェイ選択器、２９
．３０；書込セット選択器、４０；ＶＬＩＷ型ＣＰＵ

Claims (3)

    【特許請求の範囲】
  1. （１）複数のポートから夫々独立してアクセスされ主記
    憶装置上のデータ及びこのデータの前記主記憶装置上で
    の格納領域を示すタグ情報を記憶するメモリ本体と、こ
    のメモリ本体に対するアクセスの際に与えられたアドレ
    スのタグ情報とこのアドレスの指定によって前記メモリ
    本体内から読み出されたタグ情報とを比較してキャッシ
    ュヒット及びキャッシュミスを判定するヒット判定手段
    と、この手段でキャッシュミスと判定された場合に前記
    メモリ本体のデータ及びタグ情報をリプレースするリプ
    レース制御手段とを有するキャッシュメモリ装置におい
    て、前記リプレース制御手段は、同一のアドレスに対す
    る複数のアクセスが競合し且つ前記メモリ本体に対する
    これらのアクセスが全てミスヒットした場合に前記メモ
    リ本体に対するリプレースを１回に抑制するものである
    ことを特徴とするキャッシュメモリ装置。
  2. （２）複数のポートから夫々独立してアクセスされ主記
    憶装置上のデータ及びこのデータの前記主記憶装置上で
    の格納領域を示すタグ情報を記憶する複数セットのメモ
    リ本体と、これらのメモリ本体に対するアクセス履歴情
    報を格納するアクセス履歴情報格納手段と、前記メモリ
    本体に対するアクセスの際に与えられたアドレスのタグ
    情報とこのアドレスの指定によって前記メモリ本体内か
    ら読み出されたタグ情報とを比較してキャッシュヒット
    及びキャッシュミスを判定するヒット判定手段と、この
    手段でキャッシュミスと判定された場合に前記アクセス
    履歴情報によって前記メモリ本体の１つのセットを選択
    しこのセットのデータ及びタグ情報をリプレースするリ
    プレース制御手段とを有するキャッシュメモリ装置にお
    いて、前記リプレース制御手段は、アドレスのタグ情報
    は異なるが前記メモリ本体に対する複数のアクセスが競
    合し且つ前記メモリに対するこれらのアクセスのうちの
    少なくとも一つがミスヒットした場合、前記アクセス履
    歴情報の更新を制御するものであることを特徴とするキ
    ャッシュメモリ装置。
  3. （３）１命令を分割して並列に実行するプロセッサから
    の複数のアクセスが全てキャッシュヒットしたときに、
    前記プロセッサにこれを知らせる手段を更に備えたこと
    を特徴とする請求項２に記載のキャッシュメモリ装置。
JP2112638A 1990-04-30 1990-04-30 キャッシュメモリ装置 Expired - Lifetime JP2822588B2 (ja)

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US07/693,296 US5274790A (en) 1990-04-30 1991-04-30 Cache memory apparatus having a plurality of accessibility ports

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004046933A1 (ja) * 2002-11-20 2004-06-03 Fujitsu Limited メモリ制御装置およびキャッシュリプレース制御方法
US7644234B2 (en) 2004-05-31 2010-01-05 Sony Computer Entertainment Inc. Information processing apparatus with a cache memory and information processing method

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5465344A (en) * 1990-08-20 1995-11-07 Matsushita Electric Industrial Co., Ltd. Microprocessor with dual-port cache memory for reducing penalty of consecutive memory address accesses
JP2703418B2 (ja) * 1991-04-24 1998-01-26 株式会社東芝 中央演算処理装置
GB2255211B (en) * 1991-04-25 1995-05-17 Intel Corp LRU pointer updating in a controller for two-way set associative cache
US5636358A (en) * 1991-09-27 1997-06-03 Emc Corporation Method and apparatus for transferring data in a storage device including a dual-port buffer
JP3451099B2 (ja) * 1991-12-06 2003-09-29 株式会社日立製作所 外部記憶サブシステム
JPH05233281A (ja) * 1992-02-21 1993-09-10 Toshiba Corp 電子計算機
US5696935A (en) * 1992-07-16 1997-12-09 Intel Corporation Multiported cache and systems
US5471605A (en) * 1992-08-27 1995-11-28 Intel Corporation Apparatus for updating a multi-way set associative cache memory status array
JPH06242951A (ja) * 1992-12-22 1994-09-02 Toshiba Corp キャッシュメモリシステム
US5689680A (en) * 1993-07-15 1997-11-18 Unisys Corp. Cache memory system and method for accessing a coincident cache with a bit-sliced architecture
JPH0756815A (ja) * 1993-07-28 1995-03-03 Internatl Business Mach Corp <Ibm> キャッシュ動作方法及びキャッシュ
EP0651332B1 (en) * 1993-10-29 2001-07-18 Advanced Micro Devices, Inc. Linearly addressable microprocessor cache
US5878245A (en) * 1993-10-29 1999-03-02 Advanced Micro Devices, Inc. High performance load/store functional unit and data cache
US5559975A (en) 1994-06-01 1996-09-24 Advanced Micro Devices, Inc. Program counter update mechanism
US5617347A (en) * 1995-03-17 1997-04-01 Fujitsu Limited Cache memory system and method thereof for storing a staged memory item and a cache tag within a single cache array structure
JPH08263376A (ja) * 1995-03-22 1996-10-11 Nec Ibaraki Ltd キャッシュ制御装置
EP0735487B1 (en) * 1995-03-31 2001-10-31 Sun Microsystems, Inc. A fast, dual ported cache controller for data processors in a packet switched cache coherent multiprocessor system
US5752264A (en) * 1995-03-31 1998-05-12 International Business Machines Corporation Computer architecture incorporating processor clusters and hierarchical cache memories
US5845317A (en) * 1995-11-17 1998-12-01 Micron Technology, Inc. Multi-way cache expansion circuit architecture
JP3348367B2 (ja) * 1995-12-06 2002-11-20 富士通株式会社 多重アクセス方法および多重アクセスキャッシュメモリ装置
US6223260B1 (en) * 1996-01-25 2001-04-24 Unisys Corporation Multi-bus data processing system in which all data words in high level cache memories have any one of four states and all data words in low level cache memories have any one of three states
US5924128A (en) * 1996-06-20 1999-07-13 International Business Machines Corporation Pseudo zero cycle address generator and fast memory access
JP2919376B2 (ja) * 1996-08-23 1999-07-12 日本電気アイシーマイコンシステム株式会社 読出し専用記憶媒体の読出し方法
JP2000501539A (ja) * 1996-09-25 2000-02-08 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ アドレス競合検出を持つ多重ポート・キャッシュメモリ
US5752261A (en) * 1996-11-07 1998-05-12 Ncr Corporation Method and apparatus for detecting thrashing in a cache memory
US5924117A (en) * 1996-12-16 1999-07-13 International Business Machines Corporation Multi-ported and interleaved cache memory supporting multiple simultaneous accesses thereto
US5930819A (en) * 1997-06-25 1999-07-27 Sun Microsystems, Inc. Method for performing in-line bank conflict detection and resolution in a multi-ported non-blocking cache
US6138212A (en) * 1997-06-25 2000-10-24 Sun Microsystems, Inc. Apparatus and method for generating a stride used to derive a prefetch address
US6098154A (en) * 1997-06-25 2000-08-01 Sun Microsystems, Inc. Apparatus and method for generating a stride used to derive a prefetch address
US6314493B1 (en) 1998-02-03 2001-11-06 International Business Machines Corporation Branch history cache
JP3812258B2 (ja) * 2000-01-13 2006-08-23 株式会社日立製作所 キャッシュ記憶装置
US6928525B1 (en) * 2000-04-28 2005-08-09 Hewlett-Packard Development Company, L.P. Per cache line semaphore for cache access arbitration
US6732234B1 (en) * 2000-08-07 2004-05-04 Broadcom Corporation Direct access mode for a cache
JP2002055879A (ja) * 2000-08-11 2002-02-20 Univ Hiroshima マルチポートキャッシュメモリ
US6604174B1 (en) 2000-11-10 2003-08-05 International Business Machines Corporation Performance based system and method for dynamic allocation of a unified multiport cache
US7533232B2 (en) * 2003-11-19 2009-05-12 Intel Corporation Accessing data from different memory locations in the same cycle
US7146466B2 (en) * 2004-03-23 2006-12-05 International Business Machines System for balancing multiple memory buffer sizes and method therefor
US20060179231A1 (en) * 2005-02-07 2006-08-10 Advanced Micron Devices, Inc. System having cache memory and method of accessing
US7930484B2 (en) * 2005-02-07 2011-04-19 Advanced Micro Devices, Inc. System for restricted cache access during data transfers and method thereof
US7363430B2 (en) * 2005-04-06 2008-04-22 Intel Corporation Determination of cache entry for future operation
US7457926B2 (en) * 2005-05-18 2008-11-25 International Business Machines Corporation Cache line replacement monitoring and profiling
US8606998B2 (en) * 2006-08-24 2013-12-10 Advanced Micro Devices, Inc. System and method for instruction-based cache allocation policies
US8966183B2 (en) * 2012-10-04 2015-02-24 Freescale Semiconductor, Inc. Opportunistic cache replacement policy
US9652396B2 (en) 2013-12-27 2017-05-16 Samsung Electronics Co., Ltd. Cache element processing for energy use reduction
US10628320B2 (en) * 2016-06-03 2020-04-21 Synopsys, Inc. Modulization of cache structure utilizing independent tag array and data array in microprocessor
US10558463B2 (en) 2016-06-03 2020-02-11 Synopsys, Inc. Communication between threads of multi-thread processor
US10613859B2 (en) 2016-08-18 2020-04-07 Synopsys, Inc. Triple-pass execution using a retire queue having a functional unit to independently execute long latency instructions and dependent instructions
US10552158B2 (en) 2016-08-18 2020-02-04 Synopsys, Inc. Reorder buffer scoreboard having multiple valid bits to indicate a location of data

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2075731B (en) * 1978-12-11 1983-05-25 Honeywell Inf Systems Improvements in or relating to data processing apparatus
US4392200A (en) * 1980-01-28 1983-07-05 Digital Equipment Corporation Cached multiprocessor system with pipeline timing
EP0214718A3 (en) * 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
US4768148A (en) * 1986-06-27 1988-08-30 Honeywell Bull Inc. Read in process memory apparatus
JPH01280860A (ja) * 1988-05-06 1989-11-13 Hitachi Ltd マルチポートキヤツシユメモリを有するマルチプロセツサシステム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004046933A1 (ja) * 2002-11-20 2004-06-03 Fujitsu Limited メモリ制御装置およびキャッシュリプレース制御方法
US7644234B2 (en) 2004-05-31 2010-01-05 Sony Computer Entertainment Inc. Information processing apparatus with a cache memory and information processing method

Also Published As

Publication number Publication date
US5274790A (en) 1993-12-28
EP0455230A2 (en) 1991-11-06
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EP0455230A3 (en) 1992-12-16

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