JP2008097572A - 演算装置、コンピュータシステム、および携帯機器 - Google Patents
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Abstract
【解決手段】1チップに集積された演算装置101は、複数のタスクを並列で実行可能なプロセッサ102−1,102−2と、プロセッサ102−1,102−2で共用されるキャッシュメモリ103とを備え、キャッシュメモリ103は、シングルポートメモリ105−1〜105−nと、読み出しデータ選択部107−1,107−2とを備え、シングルポートメモリ105−1〜105−nの各々は、データ出力ポートが1ポートであり、読み出しデータ選択部107−1,107−2の各々は、プロセッサ102−1,102−2の各々と一対一で対応付けられ、対応付けられたプロセッサに読み出されるデータを記憶しているシングルポートメモリを、シングルポートメモリ105−1〜105−nの中から選択する。
【選択図】図1
Description
以下、本発明に係わる実施の形態1について、図面を参照しながら説明する。
(a)1チップに集積された演算装置であって、(a1)複数のタスクを並列で実行可能な複数のプロセッサと、(a2)複数のプロセッサで共用されるキャッシュメモリとを備え、(a3)キャッシュメモリは、複数のデータ記憶部と、複数の読み出しデータ選択部とを備え、(a3−1)各データ記憶部は、データ出力ポートが1ポートであり、(a3−2)各読み出しデータ選択部は、各プロセッサと一対一で対応付けられ、対応付けられたプロセッサに読み出されるデータを記憶しているデータ記憶部を、複数のデータ記憶部の中から選択する。
図1は、本実施の形態におけるコンピュータシステムの構成を示す図である。図1に示されるように、コンピュータシステム100は、プロセッサ102−1,102−2、キャッシュメモリ103などが1チップに集積された演算装置101を備える。さらに、タスクA171、タスクB172、オペレーティングシステム181などが記憶されているメインメモリ110を備える。
図5は、本実施の形態におけるウェイ管理テーブルのデータ構造を示す図である。図5に示されるように、ウェイ管理テーブル183は、ウェイとタスクとが対応付けられているテーブルである。各タスクIDにおいて、そのタスクIDのタスクに割り付け可能なウェイについては、enableが設定されている。そのタスクIDのタスクに割り付け不可能なウェイについては、disableが設定されている。例えば、タスクIDが0のタスクについては、ウェイ1が割り付け可能である。
次に、本発明に係わる実施の形態2について、図面を参照しながら説明する。
(g)割付プログラムを実行した演算装置は、各プロセッサと一対一で各キャッシュ領域が対応付けられている複数のキャッシュ領域のいずれか1つに各データ記憶領域を分類して各データ記憶領域に対するタスクの割り付けを管理し、複数のプロセッサにおける所定のプロセッサで実行されるタスクについては、複数のキャッシュ領域において所定のプロセッサと対応付けられている所定のキャッシュ領域の中からデータ記憶領域を割り付け、所定のプロセッサで実行される複数のタスクが個別に識別される複数の割付情報を所定のキャッシュ領域と対応付けて割付情報保持部に登録する。
図7は、本実施の形態におけるコンピュータシステムの構成を示す図である。図7に示されるように、コンピュータシステム200は、実施の形態1におけるコンピュータシステム100と比べて(例えば、図1参照。)、メインメモリ110の代わりに、メインメモリ210を備える。さらに、メインメモリ210には、オペレーティングシステム181の代わりに、オペレーティングシステム281が展開されている。オペレーティングシステム281は、ウェイ割付プログラム182、ウェイ管理テーブル183の代わりに、ウェイ割付プログラム282、ウェイ管理テーブル283を有する点が異なる。
図8は、本実施の形態におけるウェイ管理テーブルのデータ構造を示す図である。図8に示されるように、ウェイ管理テーブル283は、実行プロセッサとウェイとタスクとが対応付けられているテーブルである。各タスクIDにおいて、そのタスクIDのタスクに割り付け可能なウェイについては、enableが設定されている。そのタスクIDのタスクに割り付け不可能なウェイについては、disableが設定されている。例えば、タスクIDが0,1のタスクについては、ウェイ1,2(以下、第1のキャッシュ領域と呼称する。)が割り付け可能である。タスクIDが2〜mのタスクについては、ウェイ3〜n(以下、第2のキャッシュ領域と呼称する。)が割り付け可能である。さらに、各タスクIDにおいて、そのタスクIDのタスクが実行されるプロセッサについては、プロセッサ102−1,102−2のいずれかが設定されている。例えば、タスクIDが0,1のタスクについては、プロセッサ102−1で実行される。タスクIDが2〜mのタスクについては、プロセッサ102−2で実行される。
次に、本発明に係わる実施の形態3について、図面を参照しながら説明する。
(h)割付プログラムを実行した演算装置は、所定のキャッシュ領域を構成する各データ記憶領域を、1つのタスクだけに割り付け可能なデータ記憶領域から構成される第1の部分キャッシュ領域と、複数のタスクに割り付け可能なデータ記憶領域から構成される第2の部分キャッシュ領域とのいずれか1つに分類し、所定のプロセッサで実行されるタスクが所定の種類のタスクである場合は、第1の部分キャッシュ領域の中からデータ記憶領域を割り付け、所定のプロセッサで実行されるタスクが所定の種類のタスクでない場合は、第2の部分キャッシュ領域の中からデータ記憶領域を割り付ける。
次に、本発明に係わる実施の形態4について、図面を参照しながら説明する。
(i)(i1)複数のプロセッサは、第1の動作速度で動作する第1のプロセッサと、第1の動作速度よりも低速である第2の動作速度で動作する第2のプロセッサとを備え、(i2)複数の読み出しデータ選択部は、第1のプロセッサに対応する第1の読み出しデータ選択部と、第2のプロセッサに対応する第2の読み出しデータ選択部とを備え、(i3)キャッシュメモリは、第1のプロセッサの動作速度と第2のプロセッサの動作速度との速度差に合わせて、第2の読み出しデータ選択部から出力されたデータが第2のプロセッサに入力する時機を調整する速度差調整部を備える。
図13は、本実施の形態におけるコンピュータシステムの構成を示す図である。図13に示されるように、コンピュータシステム400は、実施の形態3におけるコンピュータシステム300と比べて(例えば、図10参照。)、演算装置101の代わりに、高速プロセッサ421、低速プロセッサ422、キャッシュメモリ403などが1チップに集積された演算装置401を備える。
例えば、図16に示されるように、高速プロセッサ421から信号線151−1を介してキャッシュメモリ403に、タグリクエストQA0およびエントリアドレスAA0が出力され、ウェイ1がヒットしたとする。このとき、ウェイ1に対応するタグメモリ104−1から、タグリクエストQA0およびエントリアドレスAA0によって特定されたタグTA0が出力される。ウェイ1に対応するシングルポートメモリ105−1から、タグTA0に対応する読み出しデータDA0が出力される。キャッシュメモリ403から信号線468−1を介して高速プロセッサ421に、読み出しデータDA0が出力されたとする。
次に、本発明に係わる実施の形態5について、図面を参照しながら説明する。
(l)(l1)第1のプロセッサは、動作モードが第1のモードであるときは、第1の動作速度で動作し、動作モードが第2のモードであるときは、第2の動作速度で動作し、(l2)速度差調整部は、第1のモードであるときは、第2のプロセッサに入力する時機を調整し、第2のモードであるときは、第2のプロセッサに入力する時機を調整しない。
図18は、本実施の形態におけるコンピュータシステムの構成を示す図である。図18に示されるように、コンピュータシステム500は、実施の形態4におけるコンピュータシステム400と比べて(例えば、図13参照。)、演算装置401の代わりに、高速プロセッサ521、低速プロセッサ522、キャッシュメモリ503などが1チップに集積された演算装置501を備える。さらに、動作モード端子529を有する。また、キャッシュメモリ503は、キャッシュメモリ403と比べて、タグ速度差調整部423−1〜423−n、読み出しデータ速度差調整部424の代わりに、タグ速度差調整部523−1〜523−n、読み出しデータ速度差調整部524を備える点が異なる。
次に、本発明に係わる実施の形態6について、図面を参照しながら説明する。
(m)(m1)実施の形態1〜5のいずれかの演算装置と、(m2)音声データをデコードする音声デコードプログラムと、画像データをデコードする画像デコードプログラムとを記憶している主記憶装置と、(m3)音声デコード結果に基づいて音声を出力する音声出力装置と、(m4)画像デコード結果に基づいて画像を出力する画像出力装置とを備え、(m5)複数のプロセッサのうち、画像デコードプログラムを実行したプロセッサは、画像データをデコードして得られた画像デコード結果を画像出力装置に出力し、(m6)複数のプロセッサのうち、音声デコードプログラムを実行したプロセッサは、音声データをデコードして得られた音声デコード結果を音声出力装置に出力する。
なお、本発明に係わる演算装置とメインメモリとが1チップに集積されているとしてもよい。
101,401,501 演算装置
102−1,102−2 プロセッサ
103 キャッシュメモリ
104 タグメモリ
105 データメモリ
106−1〜106−n メモリアクセス要求・書き込みデータ選択部
107−1,107−2 読み出しデータ選択部
108 領域管理部
109−1〜109−(2n−1) キャッシュヒット判定部
109−2〜109−2n キャッシュヒット判定部
110〜310 メインメモリ
111−1 メモリアクセス信号選択回路
112−1 書き込みデータ選択回路
113−1 読み出しデータ選択回路
114 ウェイ情報保持部
171 タスクA
172 タスクB
181,281,381 オペレーティングシステム
182,282,382 ウェイ割付プログラム
183,283,383 ウェイ管理テーブル
403 キャッシュメモリ
421 高速プロセッサ
422 低速プロセッサ
423−1〜423−n タグ速度差調整部
424 読み出しデータ速度差調整部
425−1〜425−n 遅延回路
426 遅延回路
503 キャッシュメモリ
521 高速プロセッサ
522 低速プロセッサ
523−1〜523−n タグ速度差調整部
524 読み出しデータ速度差調整部
525−1〜525−n 遅延回路
526 遅延回路
527−1〜527−n 選択回路
528 選択回路
631 携帯機器
633 音声出力制御装置
634 画像出力制御装置
635 データバス
636 音声出力装置
637 画像出力装置
Claims (14)
- 1チップに集積された演算装置であって、
複数のタスクを並列で実行可能な複数のプロセッサと、
前記複数のプロセッサで共用されるキャッシュメモリとを備え、
前記キャッシュメモリは、複数のデータ記憶部と、複数の読み出しデータ選択部とを備え、
前記複数のデータ記憶部の各々は、データ出力ポートが1ポートであり、
前記複数の読み出しデータ選択部の各々は、前記複数のプロセッサの各々と一対一で対応付けられ、対応付けられたプロセッサに読み出されるデータを記憶しているデータ記憶部を、前記複数のデータ記憶部の中から選択する
ことを特徴とする演算装置。 - 前記複数のデータ記憶部の各々は、メモリアクセス要求入力ポートとデータ入力ポートとのそれぞれが1ポートであり、
前記キャッシュメモリは、複数のメモリアクセス要求選択部を備え、
前記複数のメモリアクセス要求選択部の各々は、前記複数のデータ記憶部の各々と一対一で対応付けられ、対応付けられたデータ記憶部に対して割り付けられたタスクを実行しているプロセッサから出力されたメモリアクセス要求を、前記複数のプロセッサから個別に出力されたメモリアクセス要求の中から選択する
ことを特徴とする請求項1に記載の演算装置。 - 前記複数のデータ記憶部の各々は、前記複数のデータ記憶部における1以上のデータ記憶部から各々が構成されている複数のデータ記憶領域のいずれか1つに分類されており、
前記キャッシュメモリは、
前記複数のデータ記憶領域における所定のデータ記憶領域に対して所定のタスクが割り付けられたことが示される割付情報を、前記所定のデータ記憶領域と対応付けて保持する割付情報保持部と、
前記所定のタスクに対してリフィルが生じた場合は、リフィル可能なデータ記憶領域として、前記割付情報保持部で保持されている割付情報に基づいて、前記複数のデータ記憶領域の中から前記所定のデータ記憶領域を特定する特定部とを備える
ことを特徴とする請求項1に記載の演算装置。 - 前記キャッシュメモリは、n(nは自然数である。)ウェイセットアソシエイティブ方式のキャッシュメモリであり、
前記複数のデータ記憶部の各々は、前記nウェイの各々と一対一で対応付けられている
ことを特徴とする請求項1に記載の演算装置。 - 請求項3に記載の演算装置と、
割付プログラムを記憶している主記憶装置とを備え、
前記割付プログラムを実行した前記演算装置は、前記所定のタスクが生成されたときに、前記複数のデータ記憶領域の中から、前記所定のタスクに対して前記所定のデータ記憶領域を割り付け、前記割付情報を前記所定のデータ記憶領域と対応付けて前記割付情報保持部に登録する
ことを特徴とするコンピュータシステム。 - 前記割付プログラムを実行した前記演算装置は、前記複数のデータ記憶領域の各々に対するタスクの割り付けを管理し、前記複数のデータ記憶領域の中から、タスクごとに異なるデータ記憶領域を割り付け、タスクごとに異なる割付情報を、タスクごとに異なるデータ記憶領域と対応付けて前記割付情報保持部に登録する
ことを特徴とする請求項5に記載のコンピュータシステム。 - 前記割付プログラムを実行した前記演算装置は、前記複数のプロセッサの各々と一対一で各々が対応付けられている複数のキャッシュ領域のいずれか1つに前記複数のデータ記憶領域の各々を分類して前記複数のデータ記憶領域の各々に対するタスクの割り付けを管理し、前記複数のプロセッサにおける所定のプロセッサで実行されるタスクについては、前記複数のキャッシュ領域において前記所定のプロセッサと対応付けられている所定のキャッシュ領域の中からデータ記憶領域を割り付け、前記所定のプロセッサで実行される複数のタスクが個別に識別される複数の割付情報を前記所定のキャッシュ領域と対応付けて前記割付情報保持部に登録する
ことを特徴とする請求項5に記載のコンピュータシステム。 - 前記割付プログラムを実行した前記演算装置は、前記所定のキャッシュ領域を構成する複数のデータ記憶領域の各々を、1つのタスクだけに割り付け可能なデータ記憶領域から構成される第1の部分キャッシュ領域と、複数のタスクに割り付け可能なデータ記憶領域から構成される第2の部分キャッシュ領域とのいずれか1つに分類し、前記所定のプロセッサで実行されるタスクが所定の種類のタスクである場合は、前記第1の部分キャッシュ領域の中からデータ記憶領域を割り付け、前記所定のプロセッサで実行されるタスクが所定の種類のタスクでない場合は、前記第2の部分キャッシュ領域の中からデータ記憶領域を割り付ける
ことを特徴とする請求項7に記載のコンピュータシステム。 - 前記複数のプロセッサは、第1の動作速度で動作する第1のプロセッサと、前記第1の動作速度よりも低速である第2の動作速度で動作する第2のプロセッサとを備え、
前記複数の読み出しデータ選択部は、前記第1のプロセッサに対応する第1の読み出しデータ選択部と、前記第2のプロセッサに対応する第2の読み出しデータ選択部とを備え、
前記キャッシュメモリは、前記第1のプロセッサの動作速度と前記第2のプロセッサの動作速度との速度差に合わせて、前記第2の読み出しデータ選択部から出力されたデータが前記第2のプロセッサに入力する時機を調整する速度差調整部を備える
ことを特徴とする請求項1に記載の演算装置。 - 前記第1の動作速度は、前記第2の動作速度のk(kは自然数である。)倍であり、
前記キャッシュメモリの動作クロックは、前記第1のプロセッサの動作クロックと同一であり、
前記速度差調整部は、前記キャッシュメモリの動作クロックで換算して、前記第2の読み出しデータ選択部から出力されたデータが前記第2のプロセッサに入力する時機を、前記第1の読み出しデータ選択部から出力されたデータが前記第1のプロセッサに入力する時機に対して、k−1クロック遅延させる遅延回路を備える
ことを特徴とする請求項9に記載の演算装置。 - 前記第2のプロセッサで実行可能な命令セットは、前記第1のプロセッサで実行可能な命令セットと同一である
ことを特徴とする請求項9に記載の演算装置。 - 前記第1のプロセッサは、動作モードが第1のモードであるときは、前記第1の動作速度で動作し、動作モードが第2のモードであるときは、前記第2の動作速度で動作し、
前記速度差調整部は、前記第1のモードであるときは、前記第2のプロセッサに入力する時機を調整し、前記第2のモードであるときは、前記第2のプロセッサに入力する時機を調整しない
ことを特徴とする請求項9に記載の演算装置。 - 請求項1に記載の演算装置と、
音声データをデコードする音声デコードプログラムと、画像データをデコードする画像デコードプログラムとを記憶している主記憶装置と、
音声デコード結果に基づいて音声を出力する音声出力装置と、
画像デコード結果に基づいて画像を出力する画像出力装置とを備え、
前記複数のプロセッサのうち、前記画像デコードプログラムを実行したプロセッサは、画像データをデコードして得られた画像デコード結果を前記画像出力装置に出力し、
前記複数のプロセッサのうち、前記音声デコードプログラムを実行したプロセッサは、音声データをデコードして得られた音声デコード結果を前記音声出力装置に出力する
ことを特徴とする携帯機器。 - 複数のタスクを並列で実行可能な複数のプロセッサと、前記複数のプロセッサで共用されるキャッシュメモリとが1チップに集積された演算装置を制御する制御方法であって、
所定のタスクが生成されたときに、前記キャッシュメモリにおける複数のデータ記憶領域の中から、前記所定のタスクに対して所定のデータ記憶領域を割り付ける割付ステップと、
前記複数のプロセッサにおいて前記所定のタスクを実行している所定のプロセッサに読み出されるデータを記憶しているデータ記憶領域を、前記複数のデータ記憶領域の中から選択する選択ステップとを含む
ことを特徴とする制御方法。
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