JP2015532994A - メッセージシグナル割込みの通信 - Google Patents
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- 238000004891 communication Methods 0.000 title claims description 40
- 230000015654 memory Effects 0.000 claims abstract description 68
- 238000013507 mapping Methods 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000013500 data storage Methods 0.000 claims description 28
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 238000012545 processing Methods 0.000 claims description 13
- 238000012546 transfer Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims 1
- 230000009466 transformation Effects 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06F15/177—Initialisation or configuration control
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- G—PHYSICS
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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Abstract
Description
1つまたは複数の割込みソースのうちの1つからメッセージシグナル割込みを受信するとともに、保留ステータスデータ記憶回路内の関連する記憶位置で保留ステータスデータのストレージにトリガをかけるように構成される割込み変換回路であって、記憶位置は、複数の割込みデスティネーションによって共有されるグローバル割込み番号空間内のメッセージシグナル割込みの割込み番号を表す割込み変換回路と、
複数の割込みデスティネーションのそれぞれの1つにそれぞれ関連付けられ、保留ステータスデータ記憶回路から、グローバル割込み番号空間内の関連する割込み番号を用いて保留ステータスデータを読み出すとともに、複数の割込みデスティネーションのうちのそれぞれの1つによって処理される割込みにトリガをかけるように構成される、複数の割込みデータ読み出し回路と、
を備える割込み通信装置が提供される。
1つまたは複数の割込みソースのうちの1つからメッセージシグナル割込みを受信するとともに、保留ステータスデータを記憶するための保留ステータスデータ記憶手段内の関連する記憶位置で保留ステータスデータのストレージにトリガをかけるための割込み変換手段であって、ここで記憶位置は、複数の割込みデスティネーションによって共有されるグローバル割込み番号空間内のメッセージシグナル割込みの割込み番号を表す、割込み変換手段と、
複数の割込みデスティネーションのそれぞれの1つにそれぞれ関連付けられ、保留ステータスデータ記憶手段からグローバル割込み番号空間内の関連する割込み番号を用いて保留ステータスデータを読み出すとともに、複数の割込みデスティネーションのうちのそれぞれの1つによって処理される割込みにトリガをかけるための複数の割込みデータ読み出し手段を備える割込み通信装置を提供する。
1つまたは複数の割込みソースのうちの1つからメッセージシグナル割込みを受信するステップと、
保留ステータスデータ記憶回路内の関連する記憶位置で保留ステータスデータのストレージにトリガをかけるステップであって、記憶位置は、複数の割込みデスティネーションによって共有されるグローバル割込み番号空間内のメッセージシグナル割込みの割込み番号を表すステップと、
複数の割込みデスティネーションのうちのそれぞれの1つに対して、保留ステータスデータ記憶回路からグローバル割込み番号空間内の関連する割込み番号を用いて保留ステータスデータを読み出すステップと、
複数の割込みデスティネーションのうちのそれぞれの1つによって処理される割込みにトリガをかけるステップとを備える方法を提供する。
4 データ割込みソース
6 データ割込みソース
8 データ割込みソース
10 割込みデスティネーション
12 割込みデスティネーション
14 割込みデスティネーション
16 割込みデスティネーション
18 ルートコンプレックス
20 割込み変換回路
22 プログラマブルマッピングデータ
24 保留割込みキャッシュ
26 マッピングコントローラ
28 優先順位およびイネーブルキャッシュ
30 キャッシュコントローラ
32 割込みデータ読み出し回路
34 グローバル保留ステータスメモリ
36 グローバル優先順位およびイネーブルメモリ
38 グローバル割込み番号空間
40 割込み番号
42 プログラマブルマッピングデータ
44 保留ビット
56 別個の保留ステータスメモリ
Claims (25)
- 1つまたは複数の割込みソースと、複数の割込みデスティネーションとの間でメッセージシグナル割込みを通信するための割込み通信装置であって、
前記1つまたは複数の割込みソースのうちの1つからメッセージシグナル割込みを受信するとともに、保留ステータスデータ記憶回路内の関連する記憶位置で保留ステータスデータのストレージにトリガをかけるように構成される割込み変換回路であって、前記記憶位置は、前記複数の割込みデスティネーションによって共有されるグローバル割込み番号空間内の前記メッセージシグナル割込みの割込み番号を表す、割込み変換回路と、
前記複数の割込みデスティネーションのそれぞれの1つにそれぞれ関連付けられ、前記保留ステータスデータ記憶回路から、前記グローバル割込み番号空間内の関連する割込み番号を用いて保留ステータスデータを読み出すとともに、前記複数の割込みデスティネーションのうちの前記それぞれの1つによって処理される割込みにトリガをかけるように構成される、複数の割込みデータ読み出し回路と
を備える割込み通信装置。 - 前記保留ステータスデータ記憶回路は、前記割込みデスティネーションのうちのそれぞれの1つにそれぞれ関連付けられた複数の保留割込みキャッシュを含むとともに、前記割込みデスティネーションのうちの前記それぞれの1つによって処理されるべき1つまたは複数の保留割込みの割込み番号を示すデータを記憶するように構成される、請求項1に記載の割込み通信装置。
- 前記保留割込みキャッシュは、記憶空間が所与の保留割込みキャッシュ内で利用可能である場合、新たに受信されたメッセージシグナル割込みのための保留ステータスデータが、任意の補助記憶に書き込まれることなく前記所与の保留割込みキャッシュに書き込まれるようなライトバックキャッシュとして構成される、請求項2に記載の割込み通信装置。
- 前記所与の保留割込みキャッシュがフルの場合、新たに受信した保留ステータスデータがより高い優先順位の割込みに対応する場合に最低の保留割込みの保留ステータスデータが前記補助記憶に流出する、請求項3に記載の割込み通信装置。
- 前記保留割込みキャッシュがフルでない場合、前記補助記憶内の最高優先順位の保留割込みに対する保留ステータスデータが前記補助記憶から前記保留割込みキャッシュへフェッチされる、請求項3または4に記載の割込み通信装置。
- 前記複数の割込みデータ読み出し回路は、保留割込みの割込み番号に対応する優先順位データ記憶回路内の記憶位置に関連付けられた優先順位データを読み出すように構成され、前記優先順位データは前記保留割込みの優先順位レベルを示す、請求項1〜5のいずれか一項に記載の割込み通信装置。
- 前記優先順位データ記憶回路は、前記複数の割込みデスティネーションのうちのそれぞれの1つにそれぞれ関連付けられるとともに、前記複数の割込みデスティネーションのうちの前記それぞれの一つに対する最近アクセスした優先順位データを記憶する、複数の優先順位データキャッシュを含む、請求項6に記載の割込み通信装置。
- 前記割込み番号は複数の隣接する割込み番号のグループに分割され、各隣接する割込み番号のグループは優先順位レベルを共有する、請求項6または7に記載の割込み通信装置。
- 前記複数の割込みデータ読み出し回路は、保留割込みの割込み番号に対応するイネーブルデータ記憶回路内の記憶位置に関連付けられたイネーブルデータを読み出すように構成され、前記イネーブルデータは、前記保留割込みが有効にされたかどうかを示す、請求項1〜8のいずれか一項に記載の割込み通信装置。
- 前記イネーブルデータ記憶回路は、前記複数の割込みデスティネーションのそれぞれの1つにそれぞれ関連付けられるとともに、前記複数の割込みデスティネーションのうちの前記それぞれ一つに対する最近アクセスしたイネーブルデータを記憶する、複数のイネーブルデータキャッシュを含む、請求項9に記載の割込み通信装置。
- 前記複数の割込みデスティネーションのうちのそれぞれの対応する1つが保留ステータスデータに応答して割込み処理の実行する責任を有する、前記グローバル割込み番号空間内の1つまたは複数の領域を示す、前記複数の割込みデスティネーションのうちの前記対応する1つに対するプログラマブルマッピングデータを記憶するようにそれぞれが構成される複数のマッピングコントローラを備え、
前記複数の割込みデータ読み出し回路は、前記プログラマブルマッピングデータによって示される1つまたは複数の領域内の関連する割込み番号とともに保留ステータスデータを読み出すとともに、前記複数の割込みデスティネーションのうちの前記それぞれの1つによって処理される割込みにトリガをかけることによって、前記複数の割込みデスティネーションのうちの前記それぞれ一つに対する前記プログラマブルマッピングデータに応答するように構成される、請求項1〜10のいずれか一項に記載の割込み通信装置。 - 前記保留ステータスデータ記憶回路は、前記複数の割込みデータ読み出し回路によって共有されるとともに、それぞれの割込み番号にマッピングされた位置とともに保留ビットを記憶するグローバル保留ステータスメモリを含み、前記保留ビットは、それぞれの割込み番号に対する割込みが保留されているかどうかを示す、請求項11に記載の割込み通信装置。
- 前記グローバル保留ステータスメモリは、
前記保留ビットを記憶するために専用化された専用メモリ、および
前記保留ビットに加えて、他のデータを記憶するように構成される汎用メモリの一部のうちの1つである、請求項12に記載の割込み通信装置。 - 前記保留ステータスデータ記憶回路は、前記割込みデスティネーションのうちのそれぞれの1つにそれぞれ関連付けられた複数の保留割込みキャッシュを含むとともに、前記割込みデスティネーションのうちの前記それぞれの1つに対する前記プログラマブルマッピングデータによって示される、前記1つまたは複数の領域内の1つまたは複数の保留割込みの割込み番号を示すデータを記憶するように構成される、請求項11〜13のいずれか一項に記載の割込み通信装置。
- 割込み番号の領域は、前記割込みデスティネーションに対するそれぞれのプログラマブルマッピングデータを変更することによって、割込みデスティネーションの間で再割当てされる、請求項11〜14のいずれか一項に記載の割込み通信装置。
- 前記保留ステータスデータ記憶回路は、前記割込みデスティネーションのうちのそれぞれの1つにそれぞれ関連付けられた複数の保留割込みキャッシュを含むとともに、前記割込みデスティネーションのうちの前記それぞれの1つに対する前記プログラマブルマッピングデータによって示される前記1つまたは複数の領域内の1つまたは複数の保留割込みの割込み番号を示すデータを記憶し、割込み番号の領域が割込みデスティネーションから離れて退避されたとき、前記割込みデスティネーションに関連付けられた保留割込みキャッシュは、前記プログラマブルマッピングデータが変更される前に補助記憶にフラッシュされるように構成される、請求項15に記載の割込み通信装置。
- 前記領域への任意の新たに受信したメッセージシグナル割込みが、前記補助記憶への前記フラッシュが完了するまで前記割込み変換回路によって機能停止される、請求項16に記載の割込み通信装置。
- 前記保留ステータスデータ記憶回路は、それぞれの割込み番号にマッピングされた位置とともに保留ビットを記憶するための前記複数の割込みデスティネーションのそれぞれに対する別個の保留ステータスメモリを含み、前記保留ビットはそれぞれの割込み番号に対する割込みが保留されているかどうかを示す、請求項1〜17のいずれか一項に記載の割込み通信装置。
- 前記別個の保留ステータスメモリのそれぞれは、
前記保留ビットを記憶するために専用化された専用メモリ、および
前記保留ビットに加えて、他のデータを記憶するように構成される汎用メモリの一部のうちの一つである、請求項18に記載の割込み通信装置。 - 割込み番号が現在の割込みデスティネーションから新しい割込みデスティネーションへ離れて退避されたとき、前記現在の割込みデスティネーションの別個の保留ステータスメモリ内の任意の対応するエントリが、前記新しい割込みデスティネーションの別個の保留ステータスメモリに転送される、請求項18または19に記載の割込み通信装置。
- 前記割込み番号への任意の新たに受信したメッセージシグナル割込みが前記転送が完了するまで前記割込み変換回路によって機能停止される、請求項20に記載の割込み通信装置。
- 1つまたは複数の割込みソースと、複数の割込みデスティネーションとの間でメッセージシグナル割込みを通信するための割込み通信装置であって、
前記1つまたは複数の割込みソースのうちの1つからメッセージシグナル割込みを受信するとともに、保留ステータスデータを記憶するための保留ステータスデータ記憶手段内の関連する記憶位置とともに保留ステータスデータのストレージにトリガをかけるための割込み変換手段であって、前記記憶位置は、前記複数の割込みデスティネーションによって共有されるグローバル割込み番号空間内の前記メッセージシグナル割込みの割込み番号を表す、割込み変換手段と、
前記複数の割込みデスティネーションのそれぞれの1つにそれぞれ関連付けられ、前記保留ステータスデータ記憶手段から、前記グローバル割込み番号空間内の関連する割込み番号を用いて保留ステータスデータを読み出すとともに、前記複数の割込みデスティネーションのうちの前記それぞれの1つによって処理される割込みにトリガをかけるための複数の割込みデータ読み出し手段とを備える割込み通信装置。 - 1つまたは複数の割込みソースと、複数の割込みデスティネーションとの間でメッセージシグナル割込みを通信するための方法であって、
前記1つまたは複数の割込みソースのうちの1つからメッセージシグナル割込みを受信するステップと、
保留ステータスデータ記憶回路内の関連する記憶位置とともに保留ステータスデータのストレージにトリガをかけるステップであって、前記記憶位置は、前記複数の割込みデスティネーションによって共有されるグローバル割込み番号空間内の前記メッセージシグナル割込みの割込み番号を表すステップと、
前記複数の割込みデスティネーションのうちのそれぞれの1つに対して、前記保留ステータスデータ記憶回路から前記グローバル割込み番号空間内の関連する割込み番号を用いて保留ステータスデータを読み出すステップと、
前記複数の割込みデスティネーションのうちの前記それぞれの1つによって処理される割込みにトリガをかけるステップとを備える方法。 - 添付の図面を参照して実質的にここに記載される割込み通信装置。
- 添付の図面を参照して実質的にここに記載されるメッセージシグナル割込みを通信するための方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/661,456 US8924615B2 (en) | 2012-10-26 | 2012-10-26 | Communication of message signalled interrupts |
US13/661,456 | 2012-10-26 | ||
PCT/GB2013/052265 WO2014064417A1 (en) | 2012-10-26 | 2013-08-29 | Communication of message signalled interrupts |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015532994A true JP2015532994A (ja) | 2015-11-16 |
JP6254603B2 JP6254603B2 (ja) | 2017-12-27 |
Family
ID=49151252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015538558A Active JP6254603B2 (ja) | 2012-10-26 | 2013-08-29 | メッセージシグナル割込みの通信 |
Country Status (11)
Country | Link |
---|---|
US (1) | US8924615B2 (ja) |
EP (1) | EP2912559B1 (ja) |
JP (1) | JP6254603B2 (ja) |
KR (1) | KR102064764B1 (ja) |
CN (1) | CN104756094B (ja) |
GB (1) | GB2507396B (ja) |
IL (1) | IL237894B (ja) |
IN (1) | IN2015DN02347A (ja) |
MY (1) | MY169875A (ja) |
TW (1) | TWI573076B (ja) |
WO (1) | WO2014064417A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150127914A (ko) * | 2014-05-07 | 2015-11-18 | 에스케이하이닉스 주식회사 | 복수의 프로세서들을 포함하는 반도체 장치 및 그것의 동작 방법 |
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US10042723B2 (en) | 2016-02-23 | 2018-08-07 | International Business Machines Corporation | Failover of a virtual function exposed by an SR-IOV adapter |
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- 2013-08-29 MY MYPI2015700890A patent/MY169875A/en unknown
- 2013-08-29 WO PCT/GB2013/052265 patent/WO2014064417A1/en active Application Filing
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- 2013-08-29 JP JP2015538558A patent/JP6254603B2/ja active Active
- 2013-08-29 GB GB1315345.7A patent/GB2507396B/en active Active
- 2013-08-29 IN IN2347DEN2015 patent/IN2015DN02347A/en unknown
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Also Published As
Publication number | Publication date |
---|---|
CN104756094B (zh) | 2018-04-24 |
US8924615B2 (en) | 2014-12-30 |
KR102064764B1 (ko) | 2020-01-10 |
GB2507396A (en) | 2014-04-30 |
TWI573076B (zh) | 2017-03-01 |
CN104756094A (zh) | 2015-07-01 |
MY169875A (en) | 2019-05-28 |
TW201416982A (zh) | 2014-05-01 |
GB2507396B (en) | 2020-09-23 |
JP6254603B2 (ja) | 2017-12-27 |
EP2912559B1 (en) | 2017-07-26 |
IN2015DN02347A (ja) | 2015-08-28 |
KR20150076187A (ko) | 2015-07-06 |
GB201315345D0 (en) | 2013-10-09 |
EP2912559A1 (en) | 2015-09-02 |
WO2014064417A1 (en) | 2014-05-01 |
IL237894B (en) | 2018-05-31 |
US20140122760A1 (en) | 2014-05-01 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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