CN1287284C - 数据处理设备和数据处理方法 - Google Patents

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Abstract

彼此交叉链接的存储器桥接器(16，26)和/O桥接器(18，28)中的每一个具有依照PCI-Express接口执行数据发送和接收的接口电路部件。每一接口电路部件具有通信错误处理部件。当在从I/O桥接器(18)那里接收的数据中出现错误的时候，存储器桥接器(16)的通信错误处理部件取消所接收数据并且向存储器桥接器(26)发送通信错误信号。当接收到该通信错误信号的时候，存储器桥接器(26)停止接收数据。然后，存储器桥接器(16)的通信错误处理部件请求I/O桥接器(18)重新发送数据。

Description

数据处理设备和数据处理方法
技术领域
本发明涉及并行处理相同数据的数据处理设备和数据处理方法。
背景技术
执行数据处理的计算机系统之一是容错计算机系统，其具有使用例如在未审的日本专利申请KOKAI公开号H9-128349中的第5至7页和图1中公开的现有组件设计的冗余体系结构。该计算机系统采用了锁步系统。
在所述锁步系统中，首先，具有冗余体系结构的多个处理器并行同步地处理相同的数据。然后，来自处理器的输出彼此比较，以便当有错误时检测错误、以及校正该错误。
最近的计算机系统正在采用快速的串行链路系统，诸如PCI-Express，Hyper-Transport(注册商标)或者InfiniBand(注册商标)，其能够确保快速的数据发送和接收，以便将处理器连接至I/O(输入/输出)系统。
尽管在具有冗余体系结构的计算机系统中使用这样一种快速的数据发送和接收系统、的确使数据发送和接收速度更快，但是该结构使得更难以保证由多个处理器处理的数据的一致性，并且使得更易于引起通信错误。
例如，当在干预处理器和I/O系统之间的数据发送和接收的各接口部件检测出通信错误的时候，该接口部件请求以其各自彼此不同的时序来请求重新发送数据。因此，由各处理器执行的处理的时序和顺序出现偏差，以致无法维持该锁步系统。这使得多个处理器难以同步地处理相同的数据。
举例来说，当仅仅多个接口部件中的某些已经检测出通信错误时，已经检测出通信错误的接口部件不与其他接口部件共享该错误信息。因此，尽管已经检测出通信错误的那些接口部件请求重新发送数据，但是未曾检测出错误的那些接口部件仍按照原样接收数据。在此情况下，尽管已经接收的数据段是相同的，但是它们的后续处理的时序发生了偏离，以致无法确保并行处理中的数据的一致性。
进一步来讲，这样一种计算机系统很可能遭受由于通信线路的长度引起的数据延迟。当数据延迟使由多个处理器处理的时序发生移位的时候，该多个处理器难以同步地处理与在先前提及的情况中相同的数据。这要求应该严格地提供相等的线路长度，因此对系统外壳的结构、电路板的设计以及电路板的结构方面的自由度施加了相当大的限制。
发明内容
因此，本发明的主要目的是提供一种数据处理设备和数据处理方法，即使当通信错误发生时，它们也能够同步地处理相同的数据。
本发明的另一目的是提供一种数据处理设备和数据处理方法，其能够在并行处理相同的数据时，保证数据的一致性。
本发明的进一步的目的是提供一种数据处理设备和数据处理方法，其能够允许在不对通信线路的长度进行任何限制的情况下设计计算机系统。
为了实现上述目的，依据本发明的第一方面，提供了一种数据处理设备，具有从相同的数据发送器那里接收相同的数据的多个接收接口部件(16，26)，并且并行处理由所述多个接收接口部件(16，26)接收到的数据。在所述数据处理设备中，每个接收接口部件(16，26)均包括通信错误处理部件(46)，所述通信错误处理部件在所接收的数据中出现错误时，停止接收所述数据，向其他接收接口部件(26，16)发送通信错误信号以便每个接收接口部件停止从所述数据发送器接收数据，并且请求该数据发送器重新发送数据。
即使当发生通信错误的时候，这一结构也能够允许相同数据的同步处理。
在所述数据处理设备中，当在所接收的数据的部分中出现错误时，每个接收接口部件的通信错误处理部件(46)可以取消该出现错误的数据，并且请求数据发送器重新发送所取消的数据。
数据发送器可以发送相同的串行数据，并且当在接收的串行数据中出现错误时，每个接收接口部件(16，26)的通信错误处理部件(46)可以取消出现错误的串行数据和跟随在该出现错误的串行数据之后的串行数据，并且请求数据发送器重新发送所被取消的串行数据。
数据发送器可以采用附着到每一分组的序列号逐分组地来发送数据，并且当在已接收的分组的数据中出现错误时，每个接收接口部件(16，26)的通信错误处理部件(46)可以请求数据发送器根据附于所接收的每个分组的序列号逐分组地重新发送数据。
所述数据处理设备还可以包括分频器(31)，所述分频器通过划分预定时钟信号的频率产生同步信号，并且将所产生的同步信号发送给每个接收接口部件(16，26)，并且每个接收接口部件(16，26)可以依据从分频器(31)提供的同步信号接收数据。
依据本发明的第二方面，提供了一种数据处理设备，具有以相同的时序把发送数据发送到多个数据接收器的发送接口部件(18，28)。在该数据处理设备中，所述发送接口部件(18，28)通过将所述发送数据划分为可在预定时钟信号的一个周期内发送的数据长度的数据来产生分组数据，并且以与所述时钟信号同步的相同时序、将所产生的各分组数据段发送到所述多个数据接收器，以及所述数据接收器中的每个数据接收器均包括通信错误处理部件，所述通信错误处理部件在所接收的数据中出现错误时，停止接收所述数据，向其他数据接收器发送通信错误信号以便每个数据接收器停止从所述发送接口部件接收数据。
依据本发明的第三方面，提供了一种数据处理方法，对由多个从相同的数据发送器接收相同的数据的接收接口部件所接收的数据执行并行处理。所述数据处理方法包括：
在所述多个接收接口部件的每个接收接口部件处接收来自数据发送器的数据的数据接收步骤；
检测所接收数据中的错误的错误检测步骤；以及
向其他接收接口部件输出关于所检测出的错误的信息的错误信息输出步骤。
可以依据通过划分预定时钟信号的频率产生的同步信号来执行数据接收步骤和错误信息输出步骤。
所述数据处理方法可以进一步包括：
错误信息接收步骤，用于在所述接收接口部件中的每个接收接口部件处接收从其他接收接口部件那里输出的错误信息；以及
数据重新发送请求步骤，用于请求数据发送器在以下情况中的至少一种情况下重新发送数据：在错误检测步骤检测出错误的情况，以及在错误信息接收步骤接收到错误信息的情况。
所述数据处理方法可以进一步包括：
数据取消步骤，用于取消数据；以及
数据接收停止步骤，用于停止数据接收，并且其中
所述数据取消步骤和所述数据接收停止步骤在以下情况中的至少一种情况下被执行：在所述错误检测步骤检测到错误的情况，以及在所述错误信息接收步骤接收到错误信息的情况，并且
所述数据重新发送请求步骤请求重新发送在所述数据取消步骤所取消的数据。
所述数据取消步骤可以依据同步信号执行。
依据本发明的第四方面，提供了一种计算机程序，用于对由多个接收接口部件接收的数据执行并行处理，其中所述多个接收接口部件用于从同一数据发送器接收相同的数据。所述计算机程序允许计算机执行：
在所述多个接收接口部件的每个接收接口部件处接收来自数据发送器的数据的数据接收步骤；
检测所接收数据中的错误的错误检测步骤；以及
向其他接收接口部件输出关于所检测出的错误的信息的错误信息输出步骤。
可以依据通过划分预定时钟信号的频率产生的同步信号执行数据接收步骤和错误信息输出步骤。
所述计算机可以被允许进一步执行：
在所述接收接口部件之一处接收从其他接收接口部件那里输出的错误信息的错误信息接收步骤；以及
数据重新发送请求步骤，其请求数据发送器在以下情况中的至少一种情况下重新发送数据：在错误检测步骤检测出错误的情况，以及在错误信息接收步骤接收到错误信息的情况。
所述计算机可以被允许进一步执行：
取消数据的数据取消步骤；以及
停止数据接收的数据接收停止步骤，以及
所述数据取消步骤和数据接收停止步骤可以在以下情况中的至少一种情况下被执行：在错误检测步骤检测到错误的情况，以及在错误信息接收步骤接收到错误信息的情况，并且
所述数据重新发送请求步骤可以请求重新发送在所述数据取消步骤取消的数据。
所述数据取消步骤可以依据同步信号执行。
本发明能够允许相同数据的同步处理，即使当发生通信错误的时候。
本发明能够在相同的数据被并行处理的时候保证数据的一致性。
本发明能够允许在不对通信线路的长度进行任何限制的情况下设计计算机系统。
附图说明
一旦阅读了以下详细说明和附图，本发明的这些目的及其他目的和优点将变得更为清楚，其中：
图1是图示根据本发明的一个实施例的计算机系统的体系结构的框图；
图2A至2D是示出被发送和接收的分组数据的结构的解释性图表；
图3是示出图1中所示的存储器桥接器的详细结构的框图；
图4A至4G是图示图1中所示存储器桥接器的操作的时序图；
图5A至5E是图示出图1中所示存储器桥接器的操作的时序图；
图6A至6E是图示出图1中所示存储器桥接器的操作的时序图；
图7A至7E是图示出图1中所示存储器桥接器的操作的时序图；
图8A至8E是图示出图1中所示存储器桥接器的操作的时序图；
图9A至9E是图示出图1中所示存储器桥接器的操作的时序图；
图10是图示根据本发明实施例的计算机系统的操作过程的流程图；
图11是示出依据本发明实施例的计算机系统的一个应用范例的框图。
具体实施方式
下文中将参照附图说明依据本发明的一个优选实施例的数据处理设备。
依据该实施例的数据处理设备是作为具有冗余体系结构的计算机系统来说明的。
图1图示出依据该实施例的计算机系统的体系结构。
依据该实施例的计算机系统是一种具有多个处理器的容错计算机系统，其具有冗余体系结构以及子系统1和2。这一系统依据“锁步系统”工作，其中多个处理器并行同步地处理相同的数据。
所述子系统1具有算术运算系统11和I/O(输入/输出)系统12。所述子系统2具有算术运算系统21和I/O系统22。
所述算术运算系统11和21被提供了166兆赫的同步时钟信号CLK。因此，所述子系统1和2依据锁步系统同步地和同时地执行相同的处理。
分频器31被连接在子系统1和2之间。分频器31对所提供的、FSB(前端总线)的时钟信号CLK进行分频，借此产生同步信号S1。
分频器31将产生的同步信号S1提供给算术运算系统11的存储器桥接器16，算术运算系统21的存储器桥接器26，I/O系统12的I/O桥接器18和I/O系统22的I/O桥接器28。
在该实施例中假定PCI-Express接口被用于数据发送和接收。PCI-Express接口采用串行链路，来防止在并行总线中发生信号线之间的数据歪斜。算术运算系统11和21以及I/O系统12和22依照该PCI-Express接口彼此连接在一起。
分频器31以这样一种方法将时钟信号CLK的166兆赫的频率划分为十六分之一频率10.4兆赫：同步信号S1的一个周期变为等于2.5Gbps/通道的PCI-Express接口的24个符号时间。
依照PCI-Express接口，诸如算术运算系统11和21以及I/O系统12和22之类的装置是一对一连接的。当数据被使用差分信号转移的时候，该链路在两个方向上使用四条信号线，在一个方向上使用两条线。该四个信号线的集合被称作一个通道(lane)。
一个符号时间是在一个通道中的数据被使用8B/10B编码之后、依照PCI-Express接口发送1字节的有效数据所需要的时间。
随着同步信号S1的频率变为10.4兆赫，I/O桥接器18和28以及存储器桥接器16和26能够在同步信号S1的一个周期中向彼此发送每一通道24字节的有效数据。
算术运算系统11具有处理器13和14、主存储器单元15和存储器桥接器16。算术运算系统21具有处理器23和24，主存储器单元25和存储器桥接器26。
处理器13、14、23和24执行算术运算。主存储器单元15和25存储数据等等。存储器桥接器16通过前端总线(FSB)与处理器13和14连接，并且存储器桥接器26通过前端总线(FSB)与处理器23和24连接。存储器桥接器16和26与时钟信号CLK同步工作。
存储器桥接器16和26使用I/O桥接器18和28执行数据发送和接收。存储器桥接器16和26彼此间发送和接收通信错误信号S2。存储器桥接器16和26通过通信错误信号S2共享关于通信错误的信息，并且彼此一致地执行错误处理。通信错误信号S2是作为开漏信号被发送和接收的。存储器桥接器16和26的详细结构将稍后讨论。
I/O系统12具有I/O设备17，I/O桥接器18和配置寄存器19。I/O系统22具有I/O设备27，I/O桥接器28和配置寄存器29。
I/O设备17和27分别使用I/O桥接器18和28执行数据发送和接收。
I/O桥接器18和28分别使用I/O设备17和27或者存储器桥接器16和26执行串行发送。
I/O桥接器18和28以及存储器桥接器16和26通过PCI-Express接口的x8链路L1连接在一起。
各算术运算系统11和22的存储器桥接器16和26是通过链路L1与各I/O系统12和22的I/O桥接器18和28交叉链接的。也就是说，算术运算系统11的存储器桥接器16与I/O系统12和22连接，而算术运算系统21的I/O桥接器26与I/O系统12和22连接。
这种交叉链接连接能够允许每一算术运算系统11和21与I/O系统12和22通信。因此，每一I/O系统12和22能够与算术运算系统11和21通信。
为了确保逐层升级，PCI-Express接口的功能是分层级的。该协议是为每一层定义的。
依照PCI-Express接口，为事务层中的数据添加首部，以借此产生如图2A和2B中所示的事务层分组。
如图2C中所示，作为状态信息的序列号和CRC(循环冗余校验)在数据链路层中被添加给事务层分组，借此产生数据链路层分组(DLLP)。
如图2D中所示，帧数据在物理层中被添加给数据链路层分组。最终的分组被发送和接收。
每一I/O桥接器18和28具有接口电路部件(没有示出)，用于依照PCI-Express接口发送和接收数据。
每一配置寄存器19和29保存如下数据，所述数据用于限制将在由分频器31提供的同步信号S1的一个周期中、从I/O桥接器18和28发送到存储器桥接器16和26的上行分组的分组长度和数据段的数目。
分组长度和数据段的数目被限制，以便防止待发送的分组受到发送路径的长度以及时钟漂移的影响。具体来讲，各分组的最大分组长度是192字节。
依照该限制，I/O桥接器18或者28在同步信号S1的上升时序时，向相应的存储器桥接器16和26同时地发送相同的分组。
当发送多个小分组的时候，I/O桥接器18和28执行发送控制，以便数据段的数目不超过可在同步信号S1的一个周期内发送的最大数据数目。依照该控制，I/O桥接器18和28以这样一种方法工作：一个分组的发送时间不超过同步信号S1的、一个10.4兆赫的周期。
配置寄存器19和29中的值能够使用BIOS(基本输入/输出系统)来加以改变。子系统1、2具有非易失性存储器(没有示出)以存储BIOS。
具有上述体系结构的计算机系统通过比较在子系统之间交换的通信内容执行故障诊断。当判定一个特定子系统已经出现故障的时候，计算机系统屏蔽已经出现故障的该子系统，并且使用剩余的子系统继续处理进程。
接下来讨论存储器桥接器16和26的结构。因为存储器桥接器26的结构与存储器桥接器16的结构相同，所以下文中将仅仅说明存储器桥接器16的结构。
存储器桥接器16具有接口电路部件40、同步化缓冲器50和内部电路部件60，如图3中所示。
接口电路部件40是与PCI-Express接口相关联地提供的。接口电路部件40被分成数据链路/物理层41和事务层42。
数据链路/物理层41被分成物理层43-1至43n、数据链路层(RX)44和数据链路层(TX)45。事务层42被分成通信错误处理部件46和事务层47。
数据链路/物理层41、事务层42和内部电路部件60与不同的时钟信号同步工作。
物理层43-1至43n在同步信号S1的一个周期中发送和接收图2D中所示的分组。接口电路部件40具有弹性缓冲器(EB)，以保存待发送或者接收的分组。当在物理层43-1至43n检测出通信错误的时候，接口电路部件40输出错误信息。
数据链路层(RX)44从图2D中所示的分组那里获取数据链路层分组。
数据链路层(TX)45接收从通信错误处理部件46输出的ACK/NACK/流控制信号。
通信错误处理部件46执行与通信错误相关联的过程。
依照传统的PCI-Express，数据链路层(RX)44直接将状态信息中的某些错误信号发送至事务层47，并且数据链路层(RX)44直接将ACK/NACK/流控制信号发送至数据链路层(TX)45。依照该实施例，存储器桥接器16具有通信错误处理部件46，其在数据链路层(RX)44获取状态信息。通信错误处理部件46将所获取的状态信息发送至事务层47和数据链路层(TX)45。
通信错误处理部件46校验附着给数据链路层分组的CRC，以在有通信错误时检测通信错误。然后，通信错误处理部件46输出错误信息。
当在物理层43-1至43n和数据链路层(RX)44处没有检测出通信错误的时候，通信错误处理部件46将数据和状态信息按照原样发送至事务层47和数据链路层(TX)45。当所接收数据没有通信错误的时候，接口电路部件40依照该状态信息、有规律地向已经发送该数据的I/O桥接器18和28返回ACK信号。
另一方面，当在物理层43-1至43n或者数据链路层(RX)44检测出通信错误的时候，通信错误处理部件46把在同步信号S1的一个周期中接收的所有分组作为丢失的分组取消掉。然后，通信错误处理部件46停止向事务层47输出所接收的数据。
当取消这些分组的时候，通信错误处理部件46指示数据链路层(RX)44将待接收的下一分组的序列号设置为在接收该通信错误分组之前的序列号。
当检测出通信错误的时候，通信错误处理部件46把一个通信错误信号S2置为有效或使能它达该同步信号的一个周期之久。通信错误处理部件46经由信号线把所置为有效的通信错误信号S2发送至存储器桥接器26。
事务层47从更高等级的软件层接收读请求和写请求，并且请求数据链路层(RX)44和数据链路层(TX)45转移一个分组。
同步化缓冲器50用于在事务层47和内部电路部件60之间交换数据。同步化缓冲器50保存从事务层47输出的数据。
内部电路部件60在与同步信号S1同步的时序下获取在同步化缓冲器50中保存的数据，并且将所获取的数据发送至处理器13和14以及主存储器15单元。
如果I/O桥接器18和28将串行数据发送至存储器桥接器16和26，则I/O桥接器18和28的接口电路部件变为发送接口部件，并且存储器桥接器16和26的接口电路部件变为接收接口部件。
如上所述，存储器桥接器16和26能够向I/O桥接器18和28发送串行数据。在此情况下，存储器桥接器16和26的接口电路部件变为发送接口部件，并且I/O桥接器18和28的接口电路部件变为接收接口部件。
接下来说明依照该实施例的计算机系统的操作。
在I/O桥接器18向存储器桥接器16和26发送串行数据的情况下给出下列说明。
当被提供了来自I/O设备17的数据的时候，I/O桥接器18在如图2A和2B中所示的事务层处向串行数据添加一个首部。然后，I/O桥接器18产生一个事务层分组。
如图2C中所示，I/O桥接器18在数据链路层处将序列号和CRC作为状态信息添加给所产生的事务层分组。然后，I/O桥接器18产生一个数据链路层分组。
接下来，I/O桥接器18在物理层将帧数据添加给所产生的数据链路层分组，如图2D中所示。然后，I/O桥接器18经由链路L1将图2D中所示的分组发送给存储器桥接器16和26。
存储器桥接器16的接口电路部件40在物理层43-1至43n接收该数据。
接口电路部件40在如图4A和4B中所示的弹性缓冲器中临时地存储在同步信号S1的一个周期中、在物理层43-1至43n处接收的所有的分组。然后，接口电路部件40将所存储的分组发送给数据链路层(RX)44。
接口电路部件40在数据链路层(RX)44从图2D中所示的分组那里获取数据链路层分组。接口电路部件40基于图2C中所示的数据链路层分组中包括的CRC，执行错误检测。
如图4C中所示，通信错误处理部件46与同步信号S1的下一上升同步地获取在同步信号S1的每一周期中所接收的分组。
如图4D所示，当在所接收的分组中没有检测出错误的时候，通信错误处理部件46将通信错误信号S2设置为高(H)电平，以便把通信错误信号S2置为无效或禁止它。因此，所接收的分组变为有效。
然后，通信错误处理部件46与同步信号S1的下一上升同步地将每一分组发送给事务层47，如图4E中所示。
接口电路部件40在事务层47从数据链路层分组那里获取事务层分组。然后，接口电路部件40从事务层分组那里获取数据，并且将该数据发送到同步化缓冲器50，如图4F中所示。
内部电路部件60与同步信号S1的上升同步地从同步化缓冲器50那里获取数据。然后，内部电路部件60将获取的数据发送至处理器13和14以及主存储器15单元。
在I/O桥接器18将数据发送到存储器桥接器16和26的情况中，如果I/O桥接器18和存储器桥接器16之间的链路L1的长度与I/O桥接器18和存储器桥接器26之间的链路L1的长度彼此几乎没有不同，则存储器桥接器16和26几乎在同一时间接收到数据，如图5B和5C中所示。
然而，当I/O桥接器18和存储器桥接器26之间的链路L1长于I/O桥接器18和存储器桥接器16之间的链路L1的时候，存储器桥接器16和26接收数据所处的时序彼此不同，如图5D和5E中所示。
如果存在时序差异，则当该差异存在于同步信号S1的同一周期内部的时候，算术运算系统11和21与时钟信号CLK同步地执行相同的过程。
如果存储器桥接器26在同步信号S1的第一周期和第二周期期间接收数据，则I/O桥接器18通过使得一个分组中的数据的长度更短的方式，使用BIOS改变存储在配置寄存器19中的数据。
接下来，存储器桥接器16的接口电路部件40检测在同步信号S1的第二时钟周期接收的分组中的通信错误，如图6A和6B中所示。
在此情况下，如图6C和6E中所示，通信错误处理部件46在第三时钟周期取消所有的分组，即使在该分组包括数据链路层分组(DLLP)的情况下。
通信错误处理部件46在第三时钟周期并且在第三时钟周期之后取消分组。通信错误处理部件46取消所有分组的接收，直到在第三时钟周期被取消的分组被再次发送为止。
当检测出通信错误的时候，通信错误处理部件46将在数据链路层(RX)44处管理的分组的序列号设置为在发生通信错误之前的序列号。
当检测出通信错误的时候，如图6D中所示，通信错误处理部件46将通信错误信号S2设置为低(L)电平，以把通信错误信号S2置位有效或使能它。在同步信号S1的第四时钟周期，没有接收到任何分组，致使通信错误信号S2被置为无效。
通信错误处理部件46请求I/O桥接器18或者数据发送器重新发送数据。当从存储器桥接器16那里接收到重新发送请求的时候，I/O桥接器18重新发送被请求重新发送的分组。甚至在已经经过了没有从存储器桥接器16处返回的ACK信号的预定时期的时候，I/O桥接器18重新发送没有应答其发送的分组。
随后，存储器桥接器16在同步信号S1的第六时钟周期处响应于重新发送请求接收具有序列号2的分组，如图7B中所示。当没有通信错误的时候，接口电路部件40接收在第三时钟周期以及在第三时钟周期之后取消的分组，如图7C、7D和7E中所示。
接下来，即使如图8A、8B和8C中所示、存储器桥接器16在所接收数据中没有检测出通信错误，当存储器桥接器26检测出通信错误的时候，存储器桥接器26向存储器桥接器16发送低电平的通信错误信号S2，如图8D中所示。
当存储器桥接器26在同步信号S1的第三时钟周期处把通信错误信号S2置位有效的时候，通信错误处理部件46在同步信号S1的第三时钟周期处取消保存于通信错误处理部件46中的、具有序列号2的分组，如图8E中所示。
在同步信号S1的第四时钟周期以及在该第四时钟周期之后，通信错误处理部件46停止将分组交给事务层47。
然后，通信错误处理部件46把接下来将接收的、由数据链路层(RX)44管理的分组的序列号设置为分组取消之前的值。
当存储器桥接器16接收仅仅由在具有通信错误的分组之后的数据链路层分组所构造的分组，如图9A和9B中所示，则通信错误处理部件46首先取消具有通信错误的分组，如图9C和9E中所示。
当取消具有通信错误的分组的时候，通信错误处理部件46把通信错误信号S2置位有效，以便请求重新发送序列号为2及之后的分组序列，如9D中所示。然而尽管取消了具有通信错误的分组，但是通信错误处理部件46并没有取消在同步信号S1的第三时钟周期处接收的数据链路层分组，如图9C和9E中所示。这是因为数据链路层分组没有序列号，以致没有发生序列号错误。
通信错误处理部件46能够在不取消数据链路层分组的情况下从所重新发送的分组的序列号中确定顺序。因此，存储器桥接器16能够毫无问题的接收重新发送的分组。
如上文所述，依照本实施例，当存储器桥接器16的接口电路部件40检测出通信错误的时候，通信错误处理部件46取消已接收的分组。然后，通信错误处理部件46把置为有效的通信错误信号S2发送至存储器桥接器26，并且请求分组发送器重新发送被取消的分组。
因此，即使当发生通信错误的时候，存储器桥接器16和26的通信错误处理部件能够合作来请求分组发送器重新发送分组。因此，能够避免所接收数据的同步性方面的偏差。算术运算系统11和21因此能够同步地处理相同的数据。
进一步来讲，待发送的分组的分组长度和数据段的数目受到I/O桥接器18的限制，以避免当链路L1的长度有差异时的影响。
因此，本实施例使得更易于设计用于构建容错计算机系统的电路板，并更易于设计计算机系统的机箱。
参考图10描述依照本发明的该实施例的计算机系统的操作的过程。
图10是图示出在接口电路部件40中、对在同步信号S1的一个周期中接收的数据的处理过程的流程图。
首先，在步骤1(ST1)，接口电路部件40依照图4A中所示的同步信号S1在物理层43-1至43n接收从I/O桥接器18发送来的分组。
在下一步骤2(ST2)，如图4B中所示，接口电路部件40在弹性缓冲器中暂时存储在同步信号S1的一个周期内接收的所有的分组，并且随后将这些分组发送至数据链路层(RX)44。
在下一步骤3(ST3)，接口电路部件40将所接收数据发送至通信错误处理部件46。如图4C中所示，通信错误处理部件46与同步信号S1的上升同步地获取数据。
在下一步骤4(ST4)，通信错误处理部件46校验数据链路层分组中包括的CRC，以便确定是否检测出通信错误。
当检测出通信错误的时候，流程进行到步骤5(ST5)，其中通信错误处理部件46与同步信号S1的上升同步地把通信错误信号S2置为有效，或者把通信错误信号S2设置为低(L)电平，以使能错误，如图6D中所示。
然后，在步骤6(ST6)，通信错误处理部件46经由信号线把置位有效的(低电平的)通信错误信号S2发送至存储器桥接器26的接口电路部件。因此，多个接口电路部件能够共享关于所接收分组的错误信息。由于通信错误信号S2是与同步信号S1的上升同步的，所以多个接口电路部件能够共享同步的错误信息。
在步骤7(ST7)，通信错误处理部件46确定是否已经从存储器桥接器26的接口电路部件接收了置为有效的(低电平的)通信错误信号S2。当已经接收了置为有效的通信错误信号S2的时候，与同步信号S1的上升同步地把通信错误信号S2置为有效，即使存储器桥接器16的接口电路部件40没有检测出通信错误也是如此，如图8D中所示。
当通信错误信号S2被置为有效的时候，流程进行到步骤8(ST8)，其中通信错误处理部件46取消了在同步信号S1的一个周期中接收的所有的分组，如图6E和8E中所示。随着通信错误信号S2被置为有效，没有任何分组被与同步信号S1的下一上升同步地发送给事务层47。因此，停止向事务层47发送分组。进一步来讲，下一周期中的分组被取消。
在下一步骤9(ST9)，通信错误处理部件46把接下来要接收的、由数据链路层(RX)44管理的分组的序列号设置为出现错误之前的值。这能够停止接收其他分组，直到接收到已经检测出通信错误的分组为止。
在下一步骤10(ST10)，通信错误处理部件46请求I/O桥接器18或者数据发送器重新发送数据。响应于该请求，I/O桥接器18向存储器桥接器16和26发送被请求的分组。因此，即使当单一的接口电路部件检测出通信错误的时候，多个接口电路部件仍能够同步地接收相同的数据。
在下一步骤11(ST11)，通信错误处理部件46与同步信号S1的上升同步地把通信错误信号S2置为无效或者把该通信错误信号S2设置为高(H)电平，以使该错误无效，如图6D和8D中所示。由于在重新发送被取消的分组之前，没有接收到被取消分组之外的其他分组，因而就能够把通信错误信号S2置为无效。
在下一步骤12(ST12)，接口电路部件40确定是否已经接收了对应于重新发送请求的分组。
当没有接收该分组的时候，重复步骤12。当确定已经接收了该分组的时候，流程返回到步骤2，并且接口电路部件40接收被取消的分组和随后的分组，如图7A至7E中所示。
当没有在步骤4检测出通信错误、并且在步骤7没有接收到被置为有效的通信错误信号S2的时候，通信错误信号S2就没有被置为有效，如图4D中所示。在此情况下，流程进行到步骤13(ST13)，其中通信错误处理部件46与同步信号S1的下一上升同步地将分组发送给事务层47，如图4E中所示。进一步来讲，通信错误处理部件46将状态信息发送至事务层47和数据链路层(TX)45。依照该状态信息，接口电路部件40有规律地向已经发送该数据的I/O桥接器18返回ACK信号。
然后流程进行到步骤14(ST14)，其中接口电路部件40从事务层分组那里获取数据，并且发送该数据至同步化缓冲器50，如图4F中所示。
能够依照条件适当地修改各步骤。举例来说，能够在取消分组的步骤8之前执行设置序列号的步骤9，或者这些步骤能够并行执行。进一步来讲，确定通信错误信号S2的接收的步骤7能够在确定检测出通信错误的步骤4之前执行，或者这些步骤能够并行执行。
计算机能够被允许通过计算机程序执行该操作的过程。计算机程序能够被记录在计算机可读记录介质上，诸如软盘、CD-ROM或者硬盘。在本发明的该实施例中，随着程序被安装在计算机上、例如计算机程序被载入主存储器单元15，计算机能够执行上面描述的操作。
本发明不局限于上面描述的实施例，并且能够在各种实施例中实现。
例如，在该实施例中，每一存储器桥接器16和26和I/O桥接器18和28都被设计成具有一个接口电路部件。然而，除了存储器桥接器16和26之外，算术运算系统11和21还可以分别具有发送/接收桥接器71和72，如图11中所示。进一步来讲，除了I/O系统12和22外，算术运算系统11和21还可以分别具有发送/接收桥接器81和82。
在此情况下，每一发送/接收桥接器71、72、81和82具有通信错误处理部件。发送/接收桥接器71和72分别被连接到存储器桥接器16和26。发送/接收桥接器81和82分别与I/O桥接器18和28连接。
发送/接收桥接器71和72以及发送/接收桥接器81和82依照锁步系统同步地执行数据交换。发送/接收桥接器71和72通过一组通信链路与现有的存储器桥接器16和26连接。该连接是通过由现有的存储器桥接器支持的快速串行链路实现的。在此情况下，存储器桥接器16和发送/接收桥接器71之间的链路的长度以及存储器桥接器26和发送/接收桥接器72之间的链路的长度被制作的尽可能短，以免发生起源于接收时序的差异的通信错误。
这一结构能够在原样地使用现有的系统芯片组件的同时实现容错计算机系统。
在该实施例中，计算机系统采用具有两个子系统1和2的双冗余体系结构，所述子系统1和2分别具有两个处理器13和14以及两个处理器23和24。然而，计算机系统的该体系结构不是限制性的，而能够采用三重冗余的体系结构或者具有更多冗余级的体系结构。
已经将本实施例作为一个使用PCI-Express以用于快速串行链路的例子来说明。然而该链路系统不限于这一特定的类型。例如，InfiniBand、HyperTransport等等其他的快速串行的链路可以代替PCI-Express被使用。
已经就存储器桥接器16和26与I/O桥接器18和28交换串行数据的情况给出本实施例的上述说明。将被交换的数据可以是并行数据而不是串行数据。
在不背离本发明的广泛精神和范围的情况下，本发明可以有各种实施例和改变。上述实施例意在说明本发明，而不是限制本发明的范围。本发明的范围是通过所附权利要求书而不是本实施例表示的。在本发明的权利要求书的等效含义范围内以及在权利要求书范围内作出的各种修改均被考虑为在本发明的范围内。

Claims (11)

1.一种数据处理设备，具有从相同的数据发送器那里接收相同数据的多个接收接口部件(16，26)，并且并行处理由所述多个接收接口部件(16，26)接收到的数据，
其中所述接收接口部件(16，26)中的每个接收接口部件均包括通信错误处理部件(46)，所述通信错误处理部件(46)在所接收的数据中出现错误时，停止接收所述数据，向其他接收接口部件(26，16)发送通信错误信号以便每个接收接口部件停止从所述数据发送器接收数据，并且请求所述数据发送器重新发送数据。
2.如权利要求1所述的数据处理设备，其中，当在所接收数据的一部分中出现错误的时候，所述接收接口部件(16，26)中的每个接收接口部件的所述通信错误处理部件(46)取消所述出现错误的数据，并且请求所述数据发送器重新发送所述被取消的数据。
3.如权利要求1所述的数据处理设备，其中，所述数据发送器发送相同的串行数据，并且
当在所接收的串行数据中出现错误的时候，所述接收接口部件(16，26)中的每个接收接口部件的所述通信错误处理部件(46)取消所述出现错误的串行数据和在所述出现错误的串行数据之后接收的串行数据，并且请求所述数据发送器重新发送所述被取消的串行数据。
4.如权利要求1所述的数据处理设备，其中，所述数据发送器采用附着到每一分组的序列号逐分组地发送所述数据，以及
当在已接收的分组的数据中出现错误的时候，所述接收接口部件(16，26)中的每个接收接口部件的所述通信错误处理部件(46)请求所述数据发送器基于附着到每一已接收的分组的所述序列号逐分组地重新发送数据。
5.如权利要求1所述的数据处理设备，进一步包括分频器(31)，所述分频器通过划分预定时钟信号的频率来产生同步信号，并且将所述产生的同步信号发送给所述接收接口部件(16，26)中的每个接收接口部件，并且其中
所述接收接口部件(16，26)中的每个接收接口部件依照从所述分频器(31)提供的所述同步信号接收数据。
6.一种数据处理设备，具有以相同的时序将发送数据发送至多个数据接收器的发送接口部件(18，28)，
其中所述发送接口部件(18，28)通过将所述发送数据划分为可在预定时钟信号的一个周期内发送的数据长度的数据来产生分组数据，并且以与所述时钟信号同步的相同时序、将所产生的各分组数据段发送至所述多个数据接收器，以及
所述数据接收器中的每个数据接收器均包括通信错误处理部件，所述通信错误处理部件在所接收的数据中出现错误时，停止接收所述数据，向其他数据接收器发送通信错误信号以便每个数据接收器停止从所述发送接口部件接收数据。
7.一种数据处理方法，对由多个从相同的数据发送器接收相同数据的接收接口部件接收的数据执行并行处理，并且所述数据处理方法包括：
在所述多个接收接口部件的每个接收接口部件处接收来自所述数据发送器的数据的数据接收步骤；
检测所述接收数据中的错误的错误检测步骤；以及
向其他接收接口部件输出关于所述检测出的错误的信息的错误信息输出步骤。
8.如权利要求7所述的数据处理方法，其中，依据通过划分预定时钟信号的频率产生的同步信号来执行所述数据接收步骤和所述错误信息输出步骤。
9.如权利要求8所述的数据处理方法，进一步包括：
错误信息接收步骤，用于在所述接收接口部件中的所述每个接收接口部件处接收从所述其他接收接口部件那里输出的错误信息；以及
数据重新发送请求步骤，用于请求所述数据发送器在以下情况中的至少一种情况下重新发送数据：在所述错误检测步骤检测出错误的情况，以及在所述错误信息接收步骤接收到错误信息的情况。
10.如权利要求9所述的数据处理方法，进一步包括：
数据取消步骤，用于取消数据；以及
数据接收停止步骤，用于停止数据接收，并且其中
所述数据取消步骤和所述数据接收停止步骤在以下情况中的至少一种情况下被执行：在所述错误检测步骤检测到错误的情况，以及在所述错误信息接收步骤接收到错误信息的情况，以及
所述数据重新发送请求步骤请求重新发送在所述数据取消步骤所取消的数据。
11.如权利要求10所述的数据处理方法，其中，所述数据取消步骤是依照所述同步信号执行的。
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