CN107203336A - 管理存储器功耗的方法及其系统 - Google Patents

管理存储器功耗的方法及其系统 Download PDF

Info

Publication number
CN107203336A
CN107203336A CN201710018427.8A CN201710018427A CN107203336A CN 107203336 A CN107203336 A CN 107203336A CN 201710018427 A CN201710018427 A CN 201710018427A CN 107203336 A CN107203336 A CN 107203336A
Authority
CN
China
Prior art keywords
memory
row
power consumption
storage
self refresh
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201710018427.8A
Other languages
English (en)
Inventor
吕佳霖
陈民桦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN107203336A publication Critical patent/CN107203336A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0602Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625Power saving in storage systems
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/06Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629Configuration or reconfiguration of storage systems
    • G06F3/0631Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647Migration mechanisms
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653Monitoring storage devices or systems
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656Data buffering arrangements
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659Command handling arrangements, e.g. command buffers, queues, command scheduling
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0668Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671In-line storage system
    • G06F3/0673Single storage device
    • G06F3/0679Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0668Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671In-line storage system
    • G06F3/0683Plurality of storage devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618Refresh operations over multiple banks or interleaving
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622Partial refresh of memory arrays
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4093Input/output [I/O] data interface arrangements, e.g. data buffers
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

本发明揭露一种管理存储器功耗的方法及其系统。该存储器是易失性存储器并且该易失性存储器包含存储通道中的至少两个存储列的存储单元,该管理存储器功耗的方法包含:监测缓冲区中用于存取该易失性存储器中每个存储列的请求;以及一旦从该请求中检测出在超出特定时间阈值的特定时间周期内,该至少两个存储列中的特定存储列处于空闲状态,则命令该特定存储列进入自更新模式。本发明提供的管理存储器功耗的方法及其系统可降低存储器功耗。

Description

管理存储器功耗的方法及其系统
交叉引用
本发明要求如下优先权:编号为62/309,484,申请日为2016年3月17日的美国临时专利申请。上述美国临时专利申请在此一并作为参考。
技术领域
本发明涉及一种易失性存储器(volatile memory)的管理方法。特别地,本发明涉及一种为了降低功耗的管理易失性存储器的方法及其系统。
背景技术
当今,处理器系统对主存储器的带宽与容量具有越来越高的需求。因此,主存储器的功耗也会随之增大,并且上述功耗是整个系统功耗的重要组成部分。
典型的主存储器由易失性存储器构成,例如,动态随机存取存储器(DynamicRandom-Access Memory,DRAM)。当将易失性存储器断电时,易失性存储器中的数据将很快消失。DRAM不仅需要恒定供电以维持数据,其存储器单元也需要周期性进行更新。DRAM将每个数据比特存储在带电/放电的电容器中,其中上述两种状态(带电或放电)可表示比特的两种值(即,0与1)。带电电容器可随着时间推移而缓慢地漏电。因此,需要周期性更新电容器以补充电量,从而维持存储的信息。
同步动态随机存取存储器(Synchronous Dynamic Random-Access Memory,SDRAM)是一种DRAM装置,其中,外部时钟信号协调外部引脚接口的操作。现代计算系统中广泛采用的SDRAM包含双倍数据率随机存取存储器集合,例如,DDR1、DDR2、DDR3、DDR4。
在典型场景中,控制器可管理DRAM装置的更新操作,其以特定速率发送自动更新命令以更新每个存储器芯片(chip)的特定数量行。在完成自动更新操作后,恢复正常存储器操作。除了更新操作所需的电量,延迟锁相环(Delay Locked Loop,DLL)以及外围逻辑电路也消耗后台电量,因此,自动更新操作消耗大量供电。为了节省后台电量,DRAM装置可选择进入自更新模式(self-refresh mode),其中,装置内部使用自建时钟生成更新脉冲。换句话说,当装置处于自更新模式时,禁能所有外部输入/输出(I/O)引脚,关闭DLL,以及在不需要存储控制器的情况下上述装置可保存数据。许多DDR装置支持部分阵列自更新(Partial Array Self-Refresh,PASR)选项,其中,控制器可安排装置仅更新存储器的特定部分。
现代计算系统使用上述功率管理技术以降低功耗。然而,在计算系统中,易失性存储器装置仍占用很大比例的功耗。因此,亟需一种进一步降低易失性存储器的功耗的方法。
发明内容
有鉴于此,本发明揭露一种管理存储器功耗的方法及其系统。
根据本发明实施例,提供一种管理存储器功耗的系统,包含:存储接口,耦接易失性存储器,其中,该易失性存储器包含存储通道中的至少两个存储列的存储单元,该存储接口进一步包含:缓冲区,配置该缓冲区存储用于存取该易失性存储器的请求;控制器,耦接该缓冲区,用于控制存取该易失性存储器;监测电路,耦接该控制器,用于监测存取该缓冲区中每个存储列的该请求;以及发送电路,其中,一旦该监测电路从该请求中检测出在超出特定时间阈值的特定时间周期内,该至少两个存储列中的特定存储列处于空闲状态,则该发送电路向该控制器发讯以命令该特定存储列进入自更新模式。
根据本发明另一实施例,提供一种管理存储器功耗的系统,包含:控制器,耦接易失性存储器,用于控制存取该易失性存储器,其中,该易失性存储器包含存储通道中的至少两个存储列的存储单元;以及处理器,耦接该控制器,配置该处理器执行操作系统内核以跨过特定存储列而从该至少两个存储列中的优先存储列开始优先分配存储器,并且将已分配存储区块从该特定存储列迁移至该优先存储列,以增加该特定存储列的空闲概率。
根据本发明另一实施例,提供一种管理存储器功耗的方法,其中该存储器是易失性存储器并且该易失性存储器包含存储通道中的至少两个存储列的存储单元,该管理存储器功耗的方法包含:监测缓冲区中用于存取该易失性存储器中每个存储列的请求;以及一旦从该请求中检测出在超出特定时间阈值的特定时间周期内,该至少两个存储列中的特定存储列处于空闲状态,则命令该特定存储列进入自更新模式。
根据本发明另一实施例,提供一种管理存储器功耗的方法,包含:跨过特定存储列而从易失性存储器的优先存储列开始优先分配存储器,其中该易失性存储器包含存储通道中的至少两个存储列的存储单元;以及将已分配存储区块从该特定存储列迁移至该优先存储列,以增加该特定存储列的空闲概率。
本发明提供的管理存储器功耗的方法及其系统可降低存储器功耗。
附图说明
图1是根据本发明实施例描述的耦接存储器的处理系统的示意图;
图2是根据本发明实施例描述的对存储器存取请求进行组合并重排的示意图;
图3A是根据本发明实施例描述的存储器分割的示意图;
图3B是根据本发明实施例描述的将已分配页迁移后的示意图;
图4是根据本发明实施例描述的配置管理器执行操作的示意图;
图5是根据本发明另一实施例描述的配置管理器执行操作的示意图;
图6是根据本发明实施例描述的管理易失性存储器功耗的方法的流程图;
图7是根据本发明实施例描述的管理易失性存储器功耗的方法的流程图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解,硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式,而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的“包含”为一开放式的用语,故应解释成“包含但不限定于”。此外,“耦接”一词在此包含任何直接及间接的电气连接手段。因此,若文中描述第一装置耦接于第二装置,则代表第一装置可直接电气连接于第二装置,或通过其它装置或连接手段间接地电气连接至第二装置。
接下来的描述是实现本发明的最佳实施例,其是为了描述本发明原理的目的,并非对本发明的限制。可以理解地是,本发明实施例可由软件、硬件、固件或其任意组合来实现。
本发明实施例提供一种管理易失性存储器功耗的系统及其方法。处理系统可通过一个或多个通道存取易失性存储器。在每个通道中,易失性存储器进一步包含至少两个存储列(rank)。硬件、软件或两者结合可管理存储器的功耗。不依赖于其他存储列的更新模式,可命令每个存储列进入自更新模式。在实施例中,存储接口监测缓冲区中的存储器存取请求,并且一旦从上述请求中检测到特定存储列在超出阈值的时间周期内处于空闲状态,则命令该特定存储列进入自更新模式。基于多个存储列可重新排列缓冲区中的存储器存取请求,以延迟存取特定存储列。在另一实施例中,对于存储器配置,可指定存储列为优先存储列。已分配的存储区块(例如,已分配页)可从其他存储列迁移至优先存储列以增加其他存储列的空闲概率。
在本发明中,术语“自更新模式”涉及易失性存储器的更新模式,其中,在无需存储控制器干涉情况下,易失性存储器内部生成更新脉冲。禁能(即,无效)来自存储控制器的时钟启用信号。本发明中的自更新模式包含局部阵列自更新(PASR)模式,其中易失性存储器仅更新特定部分,例如易失性存储器的特定存储列或多个存储列中的已分配片段。在PASR模式中,可遮蔽未使用的存储器片段使之不进行更新操作。
图1是根据本发明实施例描述的耦接存储器130的处理系统100的示意图。存储器130是易失性存储器,例如DRAM、SDRAM、DDR、LPDDR等。处理系统100可包含一个或多个中央处理单元(CPU)或其他类型处理器。在本示例中,存储器130包含两个存储通道(例如,CH0与CH1),其中,处理系统100可通过各自存储接口120以及互联模块150存取上述存储器。每个存储通道进一步包含多个存储列(例如,存储列_0(R0)以及存储列_1(R1),为了简化起见用虚线AA进行分割)。每个存储列包含一个或多个存储库(chip)或颗粒(die),例如,D0、D1、D2、D3的每一个代表一个存储库。虽然图1显示了特定数量的通道、存储列以及存储库,但可以理解的是,存储器130可包含任意数量的通道、存储列与存储库。存储器130中的每个存储库进一步包含多个存储体(bank),并且每个存储体包含行列架构的存储单元。由于每个存储库中的具体存储架构不影响接下来描述的基于存储列的存储器功率管理方法,所以图1中未详细显示每个存储库中的存储架构。
在实施例中,每个存储接口120包含存储控制器125。每个存储控制器125生成时钟启用信号(CKE0与CKE1)以启用或禁能提供至相应存储列的外部时钟。当使得时钟启用信号有效(例如,CKE0变高)时,则相应存储列(存储列_0)处于正常状态,并且处理系统100存取存储列_0中的存储数据。当使得时钟启用信号无效(例如,CKE0变低)时,则相应存储列(存储列_0)处于断电状态,并且不能存取存储列_0中的存储数据。在两种状态中,存储列中的存储单元需要时常进行更新以防止数据丢失。通常地,为更新存储单元设定预定时间限制。在时间限制内的固定时间间隔周期性更新每个存储单元,或者在时间限制内当不存取时更新每个存储单元。
当存储列处于正常状态时,通常地,其存储单元处于自动更新模式。在自动更新模式中,存储控制器125控制在每个存储列的行与存储体上执行更新操作的时序。当存储列处于断电状态时,通过存储控制器125发出的更新命令,存储列可保持在自动更新模式。可替换地,存储列可进入自更新模式,利用其自身内部更新时钟以及内部更新地址寄存器来控制更新操作。如前所述,自更新模式比自动更新模式更加高效。
在实施例中,当将特定存储列在一段时间内不用于读写的情况通知存储控制器125时,存储控制器125可使得特定存储列的时钟启用信号无效,并且将特定存储列带入自更新模式。在实施例中,缓冲管理器121可将存储列的预测空闲情况通知存储控制器125。缓冲管理器121可为硬件、固件、软件或上述结合。在实施例中,每个存储接口120包含作为缓冲管理器121的电路,用于管理在缓冲区126(例如,缓冲区_0与缓冲区_1)的相应缓冲区中待定的存储器存取请求。缓冲区126中的上述请求可不按顺序进行执行。
缓冲管理器121时常监测缓冲区126中的存储器存取请求。如果缓冲管理器121检测到任意存储列在超出阈值的一段时间内不进行存取操作时,缓冲管理器121使得该存储列的空闲信号(例如,R0_idle或R1_idle)有效。如果缓冲管理器121检测到在特定时间内存取任意存储列时,缓冲管理器121使得该存储列的空闲信号无效。可将空闲信号发送至存储控制器125。当存储列的空闲信号有效时,存储控制器125使得存储列的时钟启用信号(即,CKE)无效。当存储列的空闲信号无效时,存储控制器125使得存储列的时钟启用信号有效。
在实施例中,缓冲管理器121可通过存储列组合缓冲区126中的存储器存取请求,并且重新排列上述请求以延迟存取一个或多个特定存储列(例如,除了存储列_0的其他存储列),从而使得特定存储列在扩展时间周期内处于空闲状态。
图2是根据本发明实施例描述的将一个存储通道的缓冲区126中的存储器存取请求进行组合并重排的示意图。作为示例,缓冲区126存储8个存储器存取请求220。可以理解的是,缓冲区126可存储不同数量的存储器存取请求,并且可将相同的重排技术运用于所有存储通道。
为了简化起见,通过待存取的存储列标识图2中的每个存储器存取请求220。此后的描述假设使用存储列_0存储系统软件与系统信息。可将非系统数据(例如,用户应用)存储在图1中存储器130的任意存储列中。在缓冲区126中排列存储器存取请求220,并且根据顺序210(例如,图2所示的缓冲区126的从上到下的顺序)进行执行。在图2的示例中,缓冲管理器121监测并重排缓冲区126中的请求,从而使得存取存储列_0的优先级高于存取存储列_1的优先级。因此,将存储列_1存取请求进行组合并且延迟执行上述存取请求,以使得存储列_1在扩展时间周期内处于空闲状态。由于非系统数据(例如,用户应用)通常不具有延迟敏感性,所以系统更能容忍存储列_1的存取延迟。
具体地,在图2中,在时刻T1,存储列_0与存储列_1皆处于正常模式,并且使得R0_idle与R1_idle信号无效。在该时刻,缓冲管理器121检测到存取存储列_1的两个请求位于缓冲区126中,并且可将上述两个请求推至缓冲区126的底部。因此,在时刻T2,存取存储列_0的6个连续命令位于存取存储列_1的2个命令前面,其指示至少在执行存取存储列_0的6个连续请求的时间周期(Td)内,不存取存储列_1。在实施例中,缓冲管理器121可保持延迟存取存储列_1直到达到存取存储列_1请求数据的时间限制为止。
参考图1,在实施例中,如果周期Td大于预定阈值,缓冲管理器121使得R0_idle信号有效。作为响应,相应通道(例如,CH0)的存储控制器125使得CKE0信号无效,以将D0设置为自更新模式。缓冲管理器121执行的重排操作是动态的,即,在不会导致系统停机情况下,在系统工作期间执行上述重排操作。可以理解的是,可将图2的动态存储列切换操作应用于包含两个或多个存储列的存储单元的存储器,以允许每个存储列(存储系统软件与信息的不同于存储列_0的其他存储列)动态开启(即,正常状态)或关闭(即,断电状态与自更新模式)。每个存储列切换的粒度可与执行缓冲区126中预定数量请求花费的时间一样小。
在实施例中,处理系统100可进一步包含配置管理器160,用于管理存储器配置。配置管理器160可为软件模块,作为处理系统100上执行的OS核心的一部分;以及可为硬件或固件。配置管理器160分配来自标识可用页的空闲列表中的一个或多个页(例如,4K比特存储区块),以响应配置请求。空闲列表可包含来自所有存储列的页。在处理系统100工作期间,可按照随机模式,释放不同存储列的已分配页用于重用,这样导致图3A的示例所示的分割使用情况。
图3A是根据本发明实施例描述的存储器分割的示意图。存储器130中的黑色方块代表分配至用户空间(user space)310的存储区块(例如,页)。在实施例中,可将存储列_0的连续页分配至系统空间320用于存储OS核心、系统软件(例如,调制解调器、连接软件模块)。用户空间页分散于两个存储列。图3B是根据本发明实施例描述的将已分配页迁移后的示意图。如图3B所示,配置管理器160可将已分配页从存储列_1迁移至存储列_0。当基本不使用存储器130时,存储列_1可不包含已分配页或者包含极少已分配页。存储列_1中已分配页的减少意味着很少存取存储列_1用于读写。因此,存储列_1几乎处于空闲状态。
图4是根据本发明实施例描述的配置管理器160执行操作的示意图。本实施例显示包含两个存储列(存储列_0与存储列_1)的页的空闲列表400。如图3A与3B的示例所示,存储列_0是用于存储系统软件与信息的存储列。在这两个存储列示例中,配置管理器160通过减少存储列_1中已分配页的数量,从而增大存储列_1空闲的概率,即,通过将存储列_0的优先级设定为比存储列_1更高,实现上述操作。在本示例中,可将存储列_0指定为优先存储列。
在实施例中,配置管理器160可将空闲列表400中的可用页进行分类,从而使得优先存储列位于空闲列表400的顶部用于分配,即,优先存储列(例如,存储列_0)比其他存储列(例如,存储列_1)优先分配。
在空闲列表400的示例中,合并或组合存储列_0的页(即,R0页),并且合并或组合存储列_1的页(即,R1页)。R0页具有比R1页更高的分配优先级。在实施例中,仅当耗尽空闲列表400中的R0页时,分配R1页。
在图4的示例中,空闲列表400是链表(linked list)。然而,可使用不同的数据结构作为空闲列表400。在所示的链表中,R0页位于列表上部,R1页位于列表下部。按照从列表上部到下部的顺序执行分配操作。因此,仅当耗尽空闲列表400中的R0页时,分配R1页。图4的最左侧图表显示在对页进行初始分组后的时刻T1的空闲列表400。
在执行分配期间,可释放某些已分配页并将其重新加入空闲列表400。可将已释放R0页返回至可用R0页组合,在图4的链表示例中,可将已释放R0页返回至空闲列表400的最顶部。可将已释放R1页返回至可用R1页组合,在图4的链表示例中,可将已释放R1页返回至空闲列表400的最底部。在执行分配操作的时刻T2,即使大量R0页可用于分配,但仍存在大量已分配R1页。这样是图3A所示的存储器分割引起的,其中已分配用户空间页310分散于存储器130的不同存储列中。在实施例中,可将几个或所有已分配R1页重新分配(例如,迁移)至存储列_0以减少存储列_1存储器的使用。作为上述迁移操作的结果,释放更多R1页,并且增大存储列_1空闲的概率。图4的最右侧图表显示在从存储列_1至存储列_0的页迁移后的时刻T3的空闲列表400。
图5是根据本发明另一实施例描述的配置管理器160执行操作的示意图。本实施例显示包含四个存储列(存储列_0、存储列_1、存储列_2、存储列_3)的页的空闲列表500。如图3A与3B的示例所示,存储列_0是用于存储系统软件与信息的存储列。在这四个存储列示例中,配置管理器160通过减少三个存储列(存储列_1、存储列_2、存储列_3)中已分配页的数量,从而增大这三个存储列空闲的概率,即,通过将存储列_0的优先级设定为比其他三个存储列更高,实现上述操作。在本示例中,可将存储列_0指定为优先存储列。
在实施例中,配置管理器160可将空闲列表500中的可用页进行分类,从而使得优先存储列位于空闲列表500的顶部用于分配,即,优先存储列(例如,存储列_0)比其他存储列(例如,存储列_1、存储列_2、存储列_3)优先分配。
在空闲列表500的示例中,合并或组合R0页,并且合并或组合其他存储列的页(即,R1页、R2页、R3页)。R0页具有比其他页更高的分配优先级。在实施例中,仅当耗尽空闲列表500中的R0页时,分配非R0页。
与图4的空闲列表400类似,空闲列表500是链表。然而,可使用不同的数据结构作为空闲列表500。在所示的链表中,R0页位于列表上部,非R0页位于列表下部。按照从列表上部到下部的顺序执行分配操作。因此,仅当耗尽空闲列表500中的R0页时,分配非R0页。图5的最左侧图表显示在对页进行初始分组后的时刻T1的空闲列表500。
在图5所示的链表中,可将已释放非R0页返回至空闲列表500的最底部。在执行分配操作的时刻T2,虽然大量R0页可用于分配,但仍存在大量已分配非R0页。在实施例中,可将几个或所有已分配非R0页重新分配(例如,迁移)至存储列_0以减少其他存储列的存储器使用。作为上述迁移操作的结果,释放更多非R0页,并且增大其他存储列空闲的概率。图5的最右侧图表显示在从其他存储列至存储列_0的页迁移后的时刻T3的空闲列表500。
在实施例中,可通过复制页内容至另一页实现特定页的迁移,然后删除上述特定页的所有参考。图4与图5所示的迁移操作可在低讯务时段(例如,午夜)在后台执行,以响应周期性耗尽的计时器、用户命令(例如,通过命令线接口或类似按钮的图像用户界面)及/或来自硬件指示特定存储列在超出预定时间阈值的时间周期内未进入自更新模式的信号。可以理解的是,可将图4与图5的迁移操作应用于包含至少两个存储列的存储器。在实施例中,可从缓冲区126中用于存取非存储列_0存储器的请求减少看出分配非R0页的减少。
图6是根据本发明实施例描述的管理易失性存储器功耗的方法600的流程图。在实施例中,处理系统(例如,图1的处理系统100)可执行方法600,特别地,每个存储接口120可执行方法600,以存取包含至少两个存储列的存储单元的易失性存储器,其中,上述至少两个存储列的存储单元位于一个或多个存储通道中的一个存储通道上。在方法600的开始,处理系统监测缓冲区中用于存取易失性存储器的每个存储列的请求(步骤610)。一旦从请求中检测到在超出特定时间阈值的特定时间周期内至少两个存储列中的特定存储列处于空闲状态,则不依赖其他存储列的更新模式,处理系统命令特定存储列进入自更新模式(步骤620)。在实施例中,存储列可组合或重排缓冲区中的请求以延迟存取特定存储列。
图7是根据本发明实施例描述的管理易失性存储器功耗的方法700的流程图。在实施例中,处理系统(例如,图1的处理系统100)可执行方法700,特别地,执行OS核心的处理系统可执行方法700,以分配包含至少两个存储列存储单元的易失性存储器中的存储区块,其中,上述至少两个存储列的存储单元位于一个或多个存储通道中的一个存储通道上。跨过特定存储列,OS核心优先分配易失性存储器的优先存储列(步骤710)。OS核心进一步将已分配存储区块从特定存储列迁移至优先存储列以增加特定存储列空闲的概率(步骤720)。
在其他实施例中,硬件(例如,电路、专用逻辑、编程逻辑、微代码等)、软件(例如,运行在处理装置上的指令)、固件或其组合可执行方法600与700。
本发明参考图1所示的实施例描述了图6与图7的流程。然而,可以理解的是,本发明的其他实施例可执行图6与图7的流程,以及图1所示的实施例可执行不同于上述流程的其他操作。虽然图6与图7的流程图显示了执行操作的特定顺序,但可以理解的是,上述顺序仅为示例(例如,本发明的替换实施例可按照不同顺序执行操作、可结合特定操作、重复特定操作等)。
呈现上述描述以允许本领域技术人员根据特定应用以及其需要的内容实施本发明。所述实施例的各种修改对于本领域技术人员来说是显而易见的,并且可将上述定义的基本原则应用于其他实施例。因此,本发明不局限于所述的特定实施例,而是符合与揭露的原则及新颖特征相一致的最宽范围。在上述细节描述中,为了提供对本发明的彻底理解,描述了各种特定细节。然而,本领域技术人员可以理解本发明是可实施的。
在不脱离本发明精神或本质特征的情况下,可以其他特定形式实施本发明。描述示例被认为说明的所有方面并且无限制。因此,本发明的范围由权利要求书指示,而非前面描述。所有在权利要求等同的方法与范围中的变化皆属于本发明的涵盖范围。

Claims (26)

1.一种管理存储器功耗的系统,包含:
存储接口,耦接易失性存储器,其中,该易失性存储器包含存储通道中的至少两个存储列的存储单元,该存储接口进一步包含:
缓冲区,配置该缓冲区存储用于存取该易失性存储器的请求;
控制器,耦接该缓冲区,用于控制存取该易失性存储器;
监测电路,耦接该控制器,用于监测存取该缓冲区中每个存储列
的该请求;以及
发送电路,其中,一旦该监测电路从该请求中检测出在超出特定
时间阈值的特定时间周期内,该至少两个存储列中的特定存储列
处于空闲状态,则该发送电路向该控制器发讯以命令该特定存储
列进入自更新模式。
2.如权利要求1所述的管理存储器功耗的系统,其特征在于,该存储接口进一步将该缓冲区中的该请求按照存储列进行分组;并且将该缓冲区中的该请求进行重排以延迟存取该特定存储列。
3.如权利要求1所述的管理存储器功耗的系统,其特征在于,进一步包含:处理器,耦接该存储接口,其中该处理器执行操作系统内核以跨过该特定存储列而从该至少两个存储列中的优先存储列开始优先分配存储器。
4.如权利要求3所述的管理存储器功耗的系统,其特征在于,该处理器进一步将已分配存储区块从该特定存储列迁移至该优先存储列,以增加该特定存储列的空闲概率。
5.如权利要求4所述的管理存储器功耗的系统,其特征在于,当检测出在超过阈值的时间周期内该特定存储列未进入该自更新模式时,该处理器进一步迁移该已分配存储区块。
6.如权利要求4所述的管理存储器功耗的系统,其特征在于,该处理器迁移该已分配存储区块,以响应用户命令或周期耗尽的计时器。
7.如权利要求1所述的管理存储器功耗的系统,其特征在于,该自更新模式包含局部阵列自更新模式,其中,在该局部阵列自更新模式中,自更新该特定存储列中的部分存储页。
8.一种管理存储器功耗的系统,包含:
控制器,耦接易失性存储器,用于控制存取该易失性存储器,其中,该易失性存储器包含存储通道中的至少两个存储列的存储单元;以及
处理器,耦接该控制器,配置该处理器执行操作系统内核以跨过特定存储列而从该至少两个存储列中的优先存储列开始优先分配存储器,并且将已分配存储区块从该特定存储列迁移至该优先存储列,以增加该特定存储列的空闲概率。
9.如权利要求8所述的管理存储器功耗的系统,其特征在于,当检测出在超过阈值的时间周期内该特定存储列未进入该自更新模式时,该处理器迁移该已分配存储区块。
10.如权利要求8所述的管理存储器功耗的系统,其特征在于,该处理器迁移该已分配存储区块,以响应用户命令或周期耗尽的计时器。
11.如权利要求8所述的管理存储器功耗的系统,其特征在于,进一步包含:存储接口,耦接该处理器,其中,配置该存储接口监测缓冲区中用于存取该易失性存储器的每个存储列的请求;以及一旦该存储接口从该请求中检测出在超出特定时间阈值的特定时间周期内,该至少两个存储列中的该特定存储列处于空闲状态,则该存储接口命令该特定存储列进入自更新模式。
12.如权利要求11所述的管理存储器功耗的系统,其特征在于,该自更新模式包含局部阵列自更新模式,其中,在该局部阵列自更新模式中,自更新该特定存储列中的部分存储页。
13.如权利要求11所述的管理存储器功耗的系统,其特征在于,该存储接口进一步将该缓冲区中的该请求按照存储列进行分组;并且将该缓冲区中的该请求进行重排以延迟存取该特定存储列。
14.一种管理存储器功耗的方法,其中该存储器是易失性存储器并且该易失性存储器包含存储通道中的至少两个存储列的存储单元,该管理存储器功耗的方法包含:
监测缓冲区中用于存取该易失性存储器中每个存储列的请求;以及
一旦从该请求中检测出在超出特定时间阈值的特定时间周期内,该至少两个存储列中的特定存储列处于空闲状态,则命令该特定存储列进入自更新模式。
15.如权利要求14所述的管理存储器功耗的方法,其特征在于,进一步包含:将该缓冲区中的该请求按照存储列进行分组;以及将该缓冲区中的该请求进行重排以延迟存取该特定存储列。
16.如权利要求14所述的管理存储器功耗的方法,其特征在于,进一步包含:跨过该特定存储列而从该至少两个存储列中的优先存储列开始优先分配存储器。
17.如权利要求16所述的管理存储器功耗的方法,其特征在于,进一步包含:将已分配存储区块从该特定存储列迁移至该优先存储列,以增加该特定存储列的空闲概率。
18.如权利要求17所述的管理存储器功耗的方法,其特征在于,当在超过阈值的时间周期内该特定存储列未进入该自更新模式时,迁移该已分配存储区块。
19.如权利要求17所述的管理存储器功耗的方法,其特征在于,迁移该已分配存储区块,以响应用户命令或周期耗尽的计时器。
20.如权利要求14所述的管理存储器功耗的方法,其特征在于,该自更新模式包含局部阵列自更新模式,其中,在该局部阵列自更新模式中,自更新该特定存储列中的部分存储页。
21.一种管理存储器功耗的方法,包含:
跨过特定存储列而从易失性存储器的优先存储列开始优先分配存储器,其中该易失性存储器包含存储通道中的至少两个存储列的存储单元;以及
将已分配存储区块从该特定存储列迁移至该优先存储列,以增加该特定存储列的空闲概率。
22.如权利要求21所述的管理存储器功耗的方法,其特征在于,当检测出在超过阈值的时间周期内该特定存储列未进入该自更新模式时,迁移该已分配存储区块。
23.如权利要求21所述的管理存储器功耗的方法,其特征在于,迁移该已分配存储区块,以响应用户命令或周期耗尽的计时器。
24.如权利要求21所述的管理存储器功耗的方法,其特征在于,进一步包含:监测缓冲区中用于存取该易失性存储器的每个存储列的请求;以及一旦从该请求中检测出在超出特定时间阈值的特定时间周期内,该至少两个存储列中的该特定存储列处于空闲状态,则命令该特定存储列进入自更新模式。
25.如权利要求24所述的管理存储器功耗的方法,其特征在于,该自更新模式包含局部阵列自更新模式,其中,在该局部阵列自更新模式中,自更新该特定存储列中的部分存储页。
26.如权利要求24所述的管理存储器功耗的方法,其特征在于,进一步包含:将该缓冲区中的该请求按照存储列进行分组;并且将该缓冲区中的该请求进行重排以延迟存取该特定存储列。
CN201710018427.8A 2016-03-17 2017-01-10 管理存储器功耗的方法及其系统 Withdrawn CN107203336A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662309484P 2016-03-17 2016-03-17
US62/309,484 2016-03-17
US15/299,702 US10268405B2 (en) 2016-03-17 2016-10-21 Dynamic rank switching for low power volatile memory
US15/299,702 2016-10-21

Publications (1)

Publication Number Publication Date
CN107203336A true CN107203336A (zh) 2017-09-26

Family

ID=59855571

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710018427.8A Withdrawn CN107203336A (zh) 2016-03-17 2017-01-10 管理存储器功耗的方法及其系统

Country Status (3)

Country Link
US (1) US10268405B2 (zh)
CN (1) CN107203336A (zh)
TW (1) TWI653573B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109960465A (zh) * 2017-12-22 2019-07-02 南亚科技股份有限公司 混合存储器系统及其操作方法
CN111199761A (zh) * 2018-11-19 2020-05-26 美光科技公司 数据迁移动态随机存取存储器
US11163473B2 (en) 2018-11-19 2021-11-02 Micron Technology, Inc. Systems, devices, techniques, and methods for data migration
US11182090B2 (en) 2018-11-19 2021-11-23 Micron Technology, Inc. Systems, devices, and methods for data migration
US11256437B2 (en) 2018-11-19 2022-02-22 Micron Technology, Inc. Data migration for memory operation

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10379748B2 (en) * 2016-12-19 2019-08-13 International Business Machines Corporation Predictive scheduler for memory rank switching
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10332582B2 (en) 2017-08-02 2019-06-25 Qualcomm Incorporated Partial refresh technique to save memory refresh power
US10825486B2 (en) * 2018-04-09 2020-11-03 Nxp Usa, Inc. High performance method for reduction of memory power consumption employing RAM retention mode control with low latency and maximum granularity
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10535393B1 (en) * 2018-07-21 2020-01-14 Advanced Micro Devices, Inc. Configuring dynamic random access memory refreshes for systems having multiple ranks of memory
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN117198356A (zh) * 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US10991413B2 (en) * 2019-07-03 2021-04-27 Micron Technology, Inc. Memory with programmable die refresh stagger
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
CN111562888B (zh) * 2020-05-14 2023-06-23 上海兆芯集成电路有限公司 存储器自更新的调度方法
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
WO2022093165A1 (en) * 2020-10-26 2022-05-05 Google Llc Modulating credit allocations in memory subsystems
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070011421A1 (en) * 2005-07-07 2007-01-11 Keller Thomas W Jr Method and system for decreasing power consumption in memory arrays having usage-driven power management
US20110131432A1 (en) * 2009-12-02 2011-06-02 Dell Products L.P. System and Method for Reducing Power Consumption of Memory
CN102262593A (zh) * 2010-05-25 2011-11-30 联发科技股份有限公司 数据搬移引擎和存储器控制方法
CN103902013A (zh) * 2012-12-27 2014-07-02 财团法人工业技术研究院 存储器控制装置及方法
CN104137081A (zh) * 2012-02-13 2014-11-05 国际商业机器公司 偏移在先的高等待时间操作的存储器重排序队列
CN104391799A (zh) * 2013-08-15 2015-03-04 Arm有限公司 内存装置中的内存访问控制

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7236416B2 (en) 2004-05-21 2007-06-26 Qualcomm Incorporated Method and system for controlling refresh in volatile memories
US9104413B2 (en) 2012-11-05 2015-08-11 Qualcomm Incorporated System and method for dynamic memory power management
US9684465B2 (en) 2014-03-28 2017-06-20 International Business Machines Corporation Memory power management and data consolidation
KR102464801B1 (ko) 2015-04-14 2022-11-07 삼성전자주식회사 반도체 장치의 동작 방법 및 반도체 시스템

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070011421A1 (en) * 2005-07-07 2007-01-11 Keller Thomas W Jr Method and system for decreasing power consumption in memory arrays having usage-driven power management
US20110131432A1 (en) * 2009-12-02 2011-06-02 Dell Products L.P. System and Method for Reducing Power Consumption of Memory
CN102262593A (zh) * 2010-05-25 2011-11-30 联发科技股份有限公司 数据搬移引擎和存储器控制方法
CN104137081A (zh) * 2012-02-13 2014-11-05 国际商业机器公司 偏移在先的高等待时间操作的存储器重排序队列
CN103902013A (zh) * 2012-12-27 2014-07-02 财团法人工业技术研究院 存储器控制装置及方法
CN104391799A (zh) * 2013-08-15 2015-03-04 Arm有限公司 内存装置中的内存访问控制

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
章铁飞: "基于程序访存模式的存储系统节能技术研究", 《中国博士学位论文全文数据库(信息科技辑)》 *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109960465A (zh) * 2017-12-22 2019-07-02 南亚科技股份有限公司 混合存储器系统及其操作方法
CN109960465B (zh) * 2017-12-22 2022-07-26 南亚科技股份有限公司 混合存储器系统及其操作方法
CN111199761A (zh) * 2018-11-19 2020-05-26 美光科技公司 数据迁移动态随机存取存储器
US11163473B2 (en) 2018-11-19 2021-11-02 Micron Technology, Inc. Systems, devices, techniques, and methods for data migration
US11182090B2 (en) 2018-11-19 2021-11-23 Micron Technology, Inc. Systems, devices, and methods for data migration
US11256437B2 (en) 2018-11-19 2022-02-22 Micron Technology, Inc. Data migration for memory operation
US11442648B2 (en) 2018-11-19 2022-09-13 Micron Technology, Inc. Data migration dynamic random access memory
US11709613B2 (en) 2018-11-19 2023-07-25 Micron Technology, Inc. Data migration for memory operation
US11782626B2 (en) 2018-11-19 2023-10-10 Micron Technology, Inc. Systems, devices, techniques, and methods for data migration
US11853578B2 (en) 2018-11-19 2023-12-26 Micron Technology, Inc. Systems, devices, and methods for data migration

Also Published As

Publication number Publication date
TWI653573B (zh) 2019-03-11
US10268405B2 (en) 2019-04-23
TW201812565A (zh) 2018-04-01
US20170269861A1 (en) 2017-09-21

Similar Documents

Publication Publication Date Title
CN107203336A (zh) 管理存储器功耗的方法及其系统
US11221772B2 (en) Self refresh state machine mop array
CN109155143B (zh) 精细粒度刷新
US7821864B2 (en) Power management of memory via wake/sleep cycles
CN110729006B (zh) 存储器控制器中的刷新方案
US6167484A (en) Method and apparatus for leveraging history bits to optimize memory refresh performance
US7603512B2 (en) Dynamic memory refresh controller, memory system including the same and method of controlling refresh of dynamic memory
US20160180917A1 (en) Techniques to Reduce Memory Cell Refreshes for a Memory Device
CN109863481B (zh) 用于平台裕度调节和调试的软件模式寄存器访问
US20090027989A1 (en) System and Method to Reduce Dynamic Ram Power Consumption via the use of Valid Data Indicators
US10877686B2 (en) Mass storage device with host initiated buffer flushing
US10535393B1 (en) Configuring dynamic random access memory refreshes for systems having multiple ranks of memory
CN115516563B (zh) 用于dram的刷新管理
CN115668377A (zh) 用于dram的刷新管理
CN117136351A (zh) 数据织构时钟切换
CN117099071A (zh) 存储器控制器功率状态
KR20080090665A (ko) 독립적으로 뱅크의 모드를 선택하는 반도체 메모리 장치,메모리 컨트롤러 및 그 제어 방법
US8068373B1 (en) Power management of memory via wake/sleep cycles
US20160239211A1 (en) Programming memory controllers to allow performance of active memory operations
US20240112722A1 (en) Directed refresh management for dram

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20170926

WW01 Invention patent application withdrawn after publication