JP2002358797A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 チェッカーボード、マーチング以外のテスト
が実行できる半導体集積回路を提供する。 【解決手段】 被試験ＲＡＭのテストを行う半導体集積
回路であって、前記被試験ＲＡＭのアドレスを単調にイ
ンクリメントまたはデクリメントして出力するアドレス
カウンタ４と、前記アドレスカウンタから出力された前
記アドレス４ａを入力し、前記被試験ＲＡＭのテストモ
ード１９に応じた変調アドレス５ａに変調して出力する
アドレス変調回路５と、前記アドレス変調回路から出力
された前記変調アドレスに基づいて、前記被試験ＲＡＭ
のテストを行うＲＡＭインターフェースブロック９とを
備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複雑なアドレスパ
ターンを用いるテストを実施可能な半導体集積回路（Ｂ
ＩＳＴ回路）に関する。

【０００２】

【従来の技術】従来例を図２２に示す。従来のＢＩＳＴ
回路は、アドレス発生器１０２、テストモードコントロ
ール＆データ発生器（テストモードコントローラ）１０
１、ＲＡＭインターフェイスブロック１０５、比較器１
０６から構成される。

【０００３】テストモードコントロール＆データ発生器
（テストモードコントローラ）１０１は、テストモード
のコントロールとテストデータの発生を行う。テストモ
ードコントローラ１０１は、クロック（ＣＬＫ）１０
７、リセット（ＲＳＴ）１０８、テストモード切換信号
１０３ｃを入力して、テストモード信号１０１ｂ、デー
タ信号１０１ｃ、昇順／降順指定信号１０１ａ、カウン
トトリガ１０１ｄを出力する。

【０００４】アドレス発生器１０２は、ＣＬＫ１０７、
ＲＳＴ１０８、そしてテストモードコントローラ１０１
から出力された昇順／降順指定信号１０１ａ、カウント
トリガ信号１０１ｄを入力とし、Ｘアドレス（Ｒｏｗア
ドレス） １０４ａとＹアドレス（Ｃｏｌｕｍｎアドレ
ス） １０４ｂを出力する。

【０００５】ＲＡＭインターフェイスブロック１０５
は、Ｘアドレス１０４ｂ、Ｙアドレス１０４ａとテスト
モード１０１ｂ、データ１０１ｃ、ＣＬＫ１０７、ＲＳ
Ｔ１０８を入力にし、これらの入力から被試験ＲＡＭの
インターフェイス仕様に合ったＲＡＭ入力コマンド・ア
ドレス・入力データ１１１を出力する。

【０００６】比較器１０６は、被試験ＲＡＭ出力データ
１１０と期待値データ（データ）１０１ｃを比較し、そ
の比較結果９を出力する。

【０００７】アドレス発生器１０２は、アドレスカウン
タ１０３、アドレススクランブラ１０４から構成され
る。アドレスカウンタ１０３は、ＲＳＴ１０８，カウン
トトリガ信号１０１ｄ、昇順／降順指定信号１０１ａを
入力とし、アドレス（Ｙアドレス（カウンタ）１０３
ａ、Ｘアドレス（カウンタ）１０３ｂ）を出力する。ア
ドレススクランブラ１０４は、Ｙアドレス（カウンタ）
１０３ａ、Ｘアドレス（カウンタ）１０３ｂを入力と
し、Ｘアドレス１０４ａ、Ｙアドレス１０４ｂを出力す
る。

【０００８】次に、従来例の動作について述べる。テス
トモード信号１０１ｂは、リセット（ＲＳＴ）１０８解
除後（ＳＤＲＡＭ等、ＲＡＭの種類により、ＲＳＴ１０
８解除後ＲＡＭ初期化が必要になるが、その場合はＲＡ
Ｍ初期化終了後）、１を示す。

【０００９】以降、テストモード信号１０１ｂは、テス
トモード切換信号１０３ｃがテストモードコントロール
＆データ発生器（テストモードコントローラ）１０１に
入力される都度、２，３，４…とインクリメントする。

【００１０】従来例によるＢＩＳＴ回路では、テストモ
ード信号１０１ｂがとり得る各値それぞれに対し一種類
のテストモードが対応する。各テストモードに対し、ア
ドレス（カウンタ）信号（１０３ａ，１０３ｂ）は昇順
か降順か、データ書込みを行うか読み出しを行うか、書
き込みなら書込みデータは”１”か”０”か、読み出し
なら期待値データは”１”か”０”か、アドレスカウン
タ１０３がカウントアップするタイミングを、テストモ
ードコントローラ１０１が定義し、従来例におけるＢＩ
ＳＴ回路の各回路を制御している。

【００１１】データ信号１０１ｃは、テストモードコン
トローラ１０１が出力した各テストモードに対応した書
込みデータまたは期待値データを示す。昇順／降順指定
信号１０１ａは、テストモードコントローラ１０１が出
力したテストモードに対応したアドレスの昇順／降順指
定を示す。カウントトリガ信号１０１ｄは、テストモー
ドコントローラ１０１が出力したアドレスカウンタ１０
３がカウントアップするときのタイミングを示すタイミ
ング信号である。

【００１２】アドレスカウンタ１０３は、ＲＳＴ１０８
解除後カウントトリガ信号１０１ｄの入力によりカウン
トアップする。テストモードコントローラ１０１から入
力する昇順／降順指定信号１０１ａが昇順、降順のいず
れを示すものであっても、アドレスカウンタ１０３は、
上記のようにカウントするが、昇順の時はカウント値を
そのアドレス（カウンタ）（１０３ａ，１０３ｂ）とし
て出力するのに対し、降順の時はカウント値の反転値を
アドレス（カウンタ）（１０３ａ，１０３ｂ）として出
力する。

【００１３】被試験ＲＡＭのアドレスは、物理的にＲＡ
Ｍ面積最小化のために純粋な２進数の順に並んでいない
ことがある。アドレスカウンタ１０３から出力されたＹ
アドレス（カウンタ）１０３ａ、Ｘアドレス（カウン
タ）１０３ｂを被試験ＲＡＭの物理的なアドレス順に変
更するためにアドレススクランブラ１０４を設けてい
る。アドレススクランブラ１０４は、Ｙアドレス（カウ
ンタ）１０３ａ、Ｘアドレス（カウンタ）１０３ｂを入
力とし、アドレススクランブラの出力が被試験ＲＡＭ物
理的なアドレス信号（Ｘアドレス１０４ｂ、Ｙアドレス
１０４ａ）になる。

【００１４】従来のＢＩＳＴ回路には次の欠点があっ
た。 （１） チェッカーボード、マーチング以外のテストが
実行できないため、被試験ＲＡＭのファンクション不良
原因の検出に限界がある。 （２） 試験時間の短縮が不可能であった。例えば、任
意のアドレスにデータを書き込んだ後、他の全アドレス
をアクセスし上記アドレスデータを読み出すようなテス
トを実施する際、選択されたサブアレイのみテストすれ
ば不良検出に十分な場合が多く試験時間も短縮できる
が、従来のＢＩＳＴ回路では試験時間の短縮ができな
い。 （３） 被試験ＲＡＭの故障検出を行うが、故障個所、
不良モード推定は不可能であった。 以上により、従来のＢＩＳＴ回路でＲＡＭ試験を実行し
ても検出不可能な不良モードがあるため、機能的に不具
合のあるＲＡＭやＲＡＭマクロを搭載したシステムＬＳ
Ｉを出荷するおそれがあった。またＢＩＳＴ回路による
不良解析は不可能であった。

【００１５】

【発明が解決しようとする課題】チェッカーボード、マ
ーチング以外のテストが実行できるＢＩＳＴ回路が望ま
れている。被試験ＲＡＭのファンクション不良原因の検
出を行うことのできるＢＩＳＴ回路が望まれている。試
験時間を短縮可能なＢＩＳＴ回路が望まれている。被試
験ＲＡＭの故障個所、不良モード推定が可能なＢＩＳＴ
回路が望まれている。

【００１６】特開２０００−１６３９９２公報には、次
の半導体集積回路装置が開示されている。その半導体集
積回路装置は、メモリ自己検査機能を有する半導体集積
回路装置であって、外部クロックに従って自己検査アド
レスを発生するアドレス発生器と、メモリ部のメモリ容
量と対応したメモリ容量識別信号に従ってアドレス発生
器で発生する自己検査アドレスをリセットさせるアドレ
スリセット回路と、アドレス発生器の出力信号を受けて
自己検査データを生成するデータジェネレータと、アド
レス発生器の出力信号を受けてメモリ制御信号を発生す
るメモリ制御信号発生器と、自己検査データが書き込ま
れるメモリ部と、メモリ部から読み出された自己検査デ
ータ及びアドレス発生器の出力信号に基づいてパス／フ
ェイルを判定し、パス／フェイル信号を出力する比較回
路とを具備している。

【００１７】特開２０００−１６３９９３公報には、次
の半導体集積回路装置のテスト回路が開示されている。
その半導体集積回路装置のテスト回路は、単数のセルフ
テスト回路部と複数のメモリ回路部が同一チップに形成
された半導体集積回路において、前記セルフテスト回路
部は、前記複数のメモリ回路部の検査のための前記複数
のメモリ回路部の最大アドレス及びアクセス信号を発生
する単数のアドレス及びアクセス信号発生手段と、前記
複数のメモリ回路部の検査のための前記複数のメモリ回
路部の最大データビット幅のテストデータを発生する単
数のデータ発生手段と、前記複数のメモリ回路部ごとに
最大アドレス値を記憶しておく単数のメモリ回路部最大
アドレス記憶手段と、前記アドレス及びアクセス信号発
生手段により発生されたアドレスが前記メモリ回路部最
大アドレス記憶手段により設定されたアドレス以上であ
ることを前記複数のメモリ回路部ごとに判別し前記複数
のメモリ回路部と同数のリフレッシュ動作信号を発生す
る単数のアドレス判別手段と、前記アドレス判別手段に
より発生した前記複数のリフレッシュ動作信号により前
記アドレス及びアクセス信号発生手段により発生された
アドレス及びアクセスをディスエーブルにする前記複数
のメモリ回路部と同数のアドレス及びアクセス信号制御
手段と、前記アドレス判別手段により発生した前記複数
のリフレッシュ動作信号によりリフレッシュ信号を発生
する前記複数のメモリ回路部と同数のリフレッシュ発生
手段と、前記アドレス判別手段により発生した前記複数
のリフレッシュ動作信号により前記複数のメモリ回路部
の読み出しデータ比較信号をディスエーブルにする前記
複数のメモリ回路部と同数のデータ比較信号制御手段
と、前記複数のデータ比較信号制御手段から伝搬された
読み出しデータ比較信号により前記データ発生手段で発
生されたデータと前記複数のメモリ回路部から読み出さ
れたデータごとに比較を実施する前記複数のメモリ回路
部と同数の比較手段と、検査アルゴリズムに応じて前記
アドレス及びアクセス信号発生手段とデータ発生手段と
前記複数のデータ比較信号制御手段を制御し前記複数の
メモリ回路部を検査し、前記複数の比較手段により返却
される比較結果により前記複数のメモリ回路部のエラー
の有無を出力する単数のＢＩＳＴ制御手段から構成され
ている。

【００１８】特開２０００−７６８９４公報には、次の
組込み自己テスト回路が開示されている。その組込み自
己テスト回路は、半導体装置に内蔵され、該半導体装置
に備えた記憶部に対し複数のテストパターンを用いてテ
ストを行う組込み自己テスト回路であって、前記記憶部
における所定数のアドレスに対する一連の書込み／読出
し処理が終了する毎に終了信号を出力するアドレスカウ
ンタと、前記終了信号を受け取る毎に異なる共通制御信
号を順次に出力する制御信号出力回路と、符号化された
複数の処理データを有し、受け取った各共通制御信号に
夫々対応して前記処理データを順次に復号化して出力す
る処理データ出力回路と、前記処理データ出力回路から
受け取った前記処理データに対応するビットデータを各
テストパターンとして前記記憶部に出力するテストパタ
ーン発生回路とを備えている。

【００１９】特開平１０−２４１３９９号公報には、次
のマクロが開示されている。そのマクロは、論理に組み
込まれたメモリのテストを行うためのプロセッサ・ベー
スの組込み自己検査（ＢＩＳＴ）マクロであって、テス
ト命令を記憶する手段と、前記テスト命令を読み取り、
前記テスト命令からテスト・パターンを生成し、前記テ
スト命令の順序付けを行うプロセッサ手段とを含んでい
る。

【００２０】特開平１１−３１７０９６号公報には、次
の複合半導体メモリ装置のセルフテスト回路が開示され
ている。その複合半導体メモリ装置のセルフテスト回路
は、複数のバンクからなるメモリとロジックとが１つの
チップ上に実現される複合半導体メモリ装置のセルフテ
スト回路において、外部クロック信号及びＢＩＳＴモー
ド指示信号に応答して、所定のＢＩＳＴ情報信号を発生
するＢＩＳＴ情報発生手段と、ノーマルモードでは、ロ
ジックより出力されるロジッククロック信号とロジック
情報信号とを入力信号として、発生する出力信号を前記
メモリへ提供するとともに、ＢＩＳＴモードでは、前記
外部クロック信号と前記ＢＩＳＴ情報信号とを入力信号
として、発生する出力信号を前記メモリへ提供するスイ
ッチ手段とを具備し、前記ＢＩＳＴ情報発生手段は、前
記メモリに書込まれたデータと前記メモリより出力され
るデータとを比較して、不良が生ずるバンクのアドレス
を検出する。

【００２１】本発明は、上記の問題を解決可能な半導体
集積回路を提供することを目的としている。本発明の他
の目的は、チェッカーボード、マーチング以外のテスト
を実行できる半導体集積回路を提供することである。本
発明の更に他の目的は、被試験ＲＡＭのファンクション
不良原因の検出を行うことのできる半導体集積回路を提
供することである。本発明の更に他の目的は、試験時間
を短縮可能な半導体集積回路を提供することである。本
発明の更に他の目的は、被試験ＲＡＭの故障個所、不良
モード推定が可能な半導体集積回路を提供することであ
る。

【００２２】

【課題を解決するための手段】以下に、［発明の実施の
形態］で使用する番号・符号を用いて、［課題を解決す
るための手段］を説明する。これらの番号・符号は、
［特許請求の範囲］の記載と［発明の実施の形態］の記
載との対応関係を明らかにするために付加されたもので
あるが、［特許請求の範囲］に記載されている発明の技
術的範囲の解釈に用いてはならない。

【００２３】従来のＢＩＳＴ回路において上記欠点を生
じる理由は、以下の通りである。従来のＢＩＳＴ回路
は、本発明にあるようなアドレス変調器、被試験サブア
レイ指定回路、カウント最終値検出回路を持たないため
アドレスを単調増加または減少させる単純なアドレスパ
ターン以外の、複雑なアドレスパターンを発生できな
い。また、アドレスとテスト内容（テストモード）をＢ
ＩＳＴ外部に出力しないため被試験ＤＲＡＭの不良検出
は行えても、不良解析に必要な情報を出力しない。

【００２４】本発明の半導体集積回路は、被試験ＲＡＭ
のテストを行う半導体集積回路であって、前記被試験Ｒ
ＡＭのアドレスを単調にインクリメントまたはデクリメ
ントして出力するアドレスカウンタ（４）と、前記アド
レスカウンタ（４）から出力された前記アドレス（４
ａ）を入力し、前記被試験ＲＡＭのテストモード（１
９）に応じた変調アドレス（５ａ）に変調して出力する
アドレス変調回路（５）と、前記アドレス変調回路
（５）から出力された前記変調アドレス（５ａ）に基づ
いて、前記被試験ＲＡＭのテストを行うＲＡＭインター
フェースブロック（９）とを備えている。

【００２５】本発明の半導体集積回路において、前記被
試験ＲＡＭのセルアレイは、複数のサブアレイに分割さ
れ、前記半導体集積回路は、更に、被試験サブアレイ指
定回路（６）を備え、前記被試験サブアレイ指定回路
（６）は、前記変調アドレス（５ａ）に基づいて、前記
被試験ＲＡＭのテストモード（１９）により指定された
前記サブアレイをアクセスするためのサブアレイ指定ア
ドレス（６ａ、６ｂ）を出力し、前記ＲＡＭインターフ
ェースブロック（９）は、前記変調アドレス（５ａ）に
代えて、前記サブアレイ指定アドレス（６ａ、６ｂ）に
基づいて、前記被試験ＲＡＭのテストを行う。

【００２６】本発明の半導体集積回路において、更に、
カウント最終値検出回路（８）を備え、前記カウント最
終値検出回路（８）は、設定されたカウント最終値（１
ａ）に前記アドレスカウンタ（４）から出力された前記
アドレス（４ｂ）のカウンタ値が達すると、前記アドレ
スカウンタ（４）を初期化して、実行中のテストを終了
する。

【００２７】本発明の半導体集積回路において、前記ア
ドレスカウンタ（４）は、前記半導体集積回路の外部か
ら入力されるアドレスカウンタ初期化信号（１１）に応
答して、初期化され、実行中のテストが終了する。

【００２８】本発明の半導体集積回路において、前記被
試験ＲＡＭのテストモード（１９）と、前記ＲＡＭイン
ターフェースブロック（９）に入力されるアドレスは、
前記半導体集積回路の外部に出力される。

【００２９】

【発明の実施の形態】本発明の一実施形態が説明され
る。

【００３０】図１および図２を参照して、第１実施形態
のＢＩＳＴ回路について説明する。

【００３１】図１は本実施形態のＢＩＳＴ回路を示して
いる。まず、本実施形態のＢＩＳＴ回路の構成を述べ
る。

【００３２】本実施形態のＢＩＳＴ回路は、アドレス発
生器３、テストモードコントロール＆データ発生器（テ
ストモードコントローラ）１、ＲＡＭインターフェイス
ブロック９、比較器１０から構成される。

【００３３】テストモードコントロール＆データ発生器
（テストモードコントローラ）１は、テストモードのコ
ントロールとテストデータの発生を行う。テストモード
コントローラ１は、クロック（ＣＬＫ）１２、リセット
（ＲＳＴ）１３、テストモード切換信号２ａを入力と
し、テストモード信号１９、データ信号１ｃ、昇順／降
順指定信号１ｂ、最終値１ａを出力する。

【００３４】テストモード切換信号２ａは、アドレス発
生器３が出力するカウントストップ信号８ａとアドレス
カウンタ初期化信号１１をＯＲゲート２で論理和をとり
作成する。アドレス発生器３は、ＣＬＫ１２、ＲＳＴ１
３、アドレスカウンタ初期化信号１１、テストモード信
号１９、そしてテストモードコントローラ１から出力さ
れた昇順／降順指定信号１ｂ、アドレス最終値指定信号
（最終値）１ａ、カウントトリガ信号１ｄを入力とし、
Ｘアドレス（Ｒｏｗアドレス）１８とＹアドレス（Ｃｏ
ｌｕｍｎアドレス）１７を出力する。

【００３５】ＲＡＭインターフェイスブロック９は、Ｘ
アドレス１８、Ｙアドレス１７とテストモード１９、デ
ータ１ｃ、ＣＬＫ１２、ＲＳＴ１３を入力にし、これら
の入力から被試験ＲＡＭのインターフェイス仕様に合っ
たＲＡＭ入力コマンド・アドレス・入力データ１６を出
力する。

【００３６】比較器１０は、被試験ＲＡＭ出力データ１
５と期待値データ（データ）１ｃを比較し、その比較結
果１４を出力する。

【００３７】アドレス発生器３は、アドレスカウンタ
４、アドレス変調回路５、被試験サブアレイ指定回路
６、アドレススクランブラ７、カウント最終値検出回路
８から構成される。

【００３８】アドレスカウンタ４は、ＲＳＴ１３，カウ
ントトリガ信号１ｄ、昇順／降順指定信号１ｂ、カウン
ト最終値検出回路８から出力されるカウントストップ信
号８aを入力とし、アドレス（カウンタ）４ａとカウン
ト値４ｂを出力する。

【００３９】カウント最終値検出回路８は、テストモー
ドコントローラ１から出力された最終値１ａとアドレス
カウンタ４から出力されたカウント値４ｂを入力とし、
カウントストップ信号８ａを出力する。

【００４０】アドレス変調回路５は、アドレスカウンタ
４から出力されたアドレス（カウンタ）４ａとテストモ
ード信号１９そして変調コントロール（１ｅ）を入力と
し、アドレス（変調後）５ａを出力する。

【００４１】被試験サブアレイ指定回路６は、アドレス
変調回路５が出力したアドレス（変調後）５ａとテスト
モード信号１９を入力とし、アドレス（Ｙアドレス（サ
ブアレイ指定）６ａ、Ｘアドレス（サブアレイ指定）６
ｂ）を出力する。

【００４２】アドレススクランブラ７は、Ｙアドレス
（サブアレイ指定）６ａ、Ｘアドレス（サブアレイ指
定）６ｂを入力とし、Ｘアドレス１８、Ｙアドレス１７
を出力する。

【００４３】また本実施形態では、テストモード信号１
９、Ｘアドレス１８、Ｙアドレス１７をＢＩＳＴ回路の
外部に出力する。

【００４４】次に、本実施形態の動作について述べる。

【００４５】テストモード信号１９は、リセット（ＲＳ
Ｔ）１３解除後（ＳＤＲＡＭ等、ＲＡＭの種類により、
ＲＳＴ１３解除後ＲＡＭ初期化が必要になるが、その場
合はＲＡＭ初期化終了後）１を示す。

【００４６】テストモード信号１９は、以降、テストモ
ードコントローラ１にテストモード切換信号２ａが入力
される都度、２，３，４…とインクリメントする。

【００４７】本実施形態によるＢＩＳＴ回路では、テス
トモード信号１９がとり得る各値それぞれに対し一種類
のテストモードが対応する。

【００４８】各テストモードに対し、アドレス（カウン
タ）信号４ａは昇順か降順か、データ書込みを行うか読
み出しを行うか、書き込みなら書込みデータは”１”
か”０”か、読み出しなら期待値データは”１”か”
０”か、アドレスカウンタ４がカウントアップするタイ
ミング、アドレスカウンタ４のカウント最終値を、テス
トモードコントローラ１が定義し本ＢＩＳＴ回路の各回
路を制御している。

【００４９】データ信号１ｃは、テストモードコントロ
ーラ１が出力した各テストモードに対応した書込みデー
タまたは期待値データを示す。昇順／降順指定信号１ｂ
は、テストモードコントローラ１が出力したテストモー
ドに対応したアドレスの昇順／降順指定を示す。

【００５０】カウントトリガ信号１ｄは、テストモード
コントローラ１が出力したアドレスカウンタ４がカウン
トアップするタイミングを示すタイミング信号である。
最終値１ａは、テストモードコントローラ１が出力した
テストモードに対応したアドレスカウンタのカウント最
終値である。

【００５１】アドレスカウンタ４は、ＲＳＴ１３解除後
カウントトリガ信号１ｄの入力によりカウントアップす
る。カウントストップ信号８ａまたはアドレスカウンタ
初期化信号１１が入力されると、アドレスカウンタ４の
カウンタ値は０に初期化される。またアドレスカウンタ
４は、常にカウント値４ｂをカウント最終値検出回路８
に出力する。

【００５２】テストモードコントローラ１から入力する
昇順／降順指定信号１ｂが昇順、降順のいずれを示して
いてもアドレスカウンタ４は上記のようにカウントする
が、昇順の時はカウント値をそのアドレス（カウンタ）
４ａとして出力するのに対し、降順の時はカウント値の
反転値をアドレス（カウンタ）４ａとして出力する。

【００５３】カウント最終値検出回路８は、最終値１ａ
とカウント値４ｂを比較し、カウント値４ｂが最終値１
ａと一致すると、カウントストップ信号８ａを発生す
る。

【００５４】アドレス（カウンタ）４ａは、単純に昇順
または降順にカウントされたアドレス値であるが、アド
レス変調器５はこれを被試験ＤＲＡＭのテストモード
（テストモード１９）に応じたアドレスパターンに変調
（アドレス（変調後）５ａ）して出力する。

【００５５】被試験ＲＡＭの記憶容量が大きい時、被試
験ＲＡＭのセルアレイは複数に分割されることが多い。
分割されたセルアレイ一つ一つのことをサブアレイと呼
ぶ。ＲＡＭテストの種類によってはサブアレイ毎にテス
トを実施する必要があり、被試験サブアレイ指定回路６
は、テストモード１９で指定したサブアレイをアクセス
するアドレス（Ｙアドレス（サブアレイ指定）６ａ、Ｘ
アドレス（サブアレイ指定）６ｂ）を出力する。

【００５６】被試験ＲＡＭのアドレスは、物理的にＲＡ
Ｍ面積最小化のために純粋な２進数の順に並んでいない
ことがある。被試験サブアレイ指定回路６から出力され
たＹアドレス（サブアレイ指定）６ａ、Ｘアドレス（サ
ブアレイ指定）６ｂを被試験ＲＡＭの物理的なアドレス
順に変更するために、アドレススクランブラ７を設けて
いる。

【００５７】アドレススクランブラ７は、Ｙアドレス
（サブアレイ指定）６ａ、Ｘアドレス（サブアレイ指
定）６ｂを入力とし、アドレススクランブラ７の出力が
被試験ＲＡＭ物理的なアドレス信号（Ｘアドレス１８、
Ｙアドレス１７）になる。

【００５８】また図１に示すように本実施形態では、テ
ストモード信号１９、Ｘアドレス１８、Ｙアドレス１７
をＢＩＳＴ回路の外部に出力する、これらのテストモー
ド信号１９、Ｘアドレス１８、Ｙアドレス１７として
は、リアルタイムにＢＩＳＴが実行しているテストモー
ドと被試験ＲＡＭにアクセスしているアドレスを出力す
る。

【００５９】これらの出力があるため本実施形態による
ＢＩＳＴ回路により、被試験ＲＡＭの不良検出だけでな
く不良個所・不良モード推定を行なうことが可能とな
る。動作タイミングの例を図２に示す。

【００６０】本実施形態により下記の効果がある。

【００６１】（１） 従来のＳＲＡＭ用ＢＩＳＴ回路で
一般的に実行されるチェッカーボードテスト、マーチン
グテストだけでなく、ＤＲＡＭ等高密度ＲＡＭの機能試
験で必要になるより複雑なアドレスパターンを用いるテ
ストを本実施形態によるＢＩＳＴ回路を用いることで実
施可能である。このことにより従来のＢＩＳＴ回路で実
行可能であったチェッカーボードテスト、マーチングテ
ストでは検出できないＲＡＭ不良を、複雑なアドレスパ
ターンを用いる他のテストを併せて行なうことで検出可
能となる。

【００６２】（２） 被試験サブアレイを選択してテス
トを行うことができる。このため、本実施形態によるＢ
ＩＳＴは、一つのテストを行うに必要なアドレスのみを
選択してアクセスできるため、任意のアドレスにデータ
を書き込んだ後他の全アドレスをアクセスし前記アドレ
スデータを読み出すようなテストを実施する際、選択さ
れたサブアレイのみテストすればよいためテスト時間を
大きく短縮することができる。

【００６３】（３） 被試験ＲＡＭの故障検出だけでな
く、故障個所、不良モード推定が可能である。以上によ
り、従来のＢＩＳＴ回路を用いて被試験ＲＡＭの試験を
行なったときよりも高品質なＲＡＭ・ＲＡＭマクロを搭
載したシステムＬＳＩを短時間のテストで出荷すること
が可能であり、またＢＩＳＴ回路による試験でＦＡＩＬ
した被試験ＲＡＭ・被試験ＲＡＭマクロの不良解析が容
易になる。

【００６４】本実施形態において、上記効果が得られる
理由は以下の通りである。 （１） アドレス発生器３内にアドレス変調回路５を内
蔵し、アドレス変調回路５は、アドレスカウンタ４が出
力した単純にインクリメントまたはデクリメントするの
みのアドレスを、テストモード１９に応じＲＡＭ試験に
必要な複雑に変化をするアドレスに変調可能なためであ
る。

【００６５】（２） アドレス発生器３内に被試験サブ
アレイ指定回路６を内蔵し、被試験サブアレイ指定回路
６に入力されるアドレスを、テストモード１９に応じ試
験するサブアレイのアドレスを指定するように変更し、
ＲＡＭの一部分（サブアレイ）を選択しテストを実行す
るためである。このようにすることで、任意のアドレス
にデータを書き込んだ後、他の全アドレスをアクセスし
上記アドレスデータを読み出すようなテストを実施する
際、選択されたサブアレイのみテストすればよいため、
テスト時間を大きく短縮することができる。

【００６６】（３） ＢＩＳＴ実行中、アドレスとテス
ト内容（テストモード１９）をＢＩＳＴ外部に出力可能
である。このことにより、被試験ＲＡＭの故障検出時
に、アドレスとテスト内容（テストモード１９）から被
試験ＲＡＭの故障検出だけでなく、故障個所、不良モー
ド推定が可能となる。

【００６７】次に、より具体的な実施例について説明す
る。実施例として被試験ＲＡＭとしてＤＲＡＭを想定
し、ＲＡＭ ＢＩＳＴとして一般的に行われているチェ
ッカーボード、マーチングテスト以外にディスターブホ
ールドテストを実施するＢＩＳＴ回路の例をしめす。

【００６８】実施例の動作を説明する前に、ＤＲＡＭデ
ィスターブホールドテストについて説明する。

【００６９】ＤＲＡＭの基本的な動作には（１）書込み
動作、（２）読み出し動作、（３）データ保持がある。
ディスターブホールドテストは、この中で（３）データ
保持に関わるテストである。

【００７０】ＤＲＡＭの実動作に近い保持状態として
「他のアドレスへの書込み・読み出しが実行される中で
のデータ保持」がある。ＤＲＡＭ中任意のアドレスの記
憶セルは、ビット線を他のアドレスの記憶セルと共有し
ている。そのため、任意のアドレスの記憶セルに保持さ
れているデータの反転データが他のアドレスに書込みま
たは読み出しされる時がデータ保持に対するワースト条
件になる。ディスターブホールドテストは、ＤＲＡＭに
パターンを入力し上記の状態を実現しＤＲＡＭの保持能
力をテストする。

【００７１】図６は、ディスターブホールドパターンの
イメージ図である。縦軸は被試験ＤＲＡＭのアドレスを
示し、横軸はパターンの進行方向を示す。図６において
アドレス数Ｎは簡単のため８としている。（本説明書で
はアドレスの総数（アドレス数）をＮで表し、ＤＲＡＭ
のそれぞれのアドレスは０〜Ｎ−１で定義する。説明書
中は前者をアドレス数と呼び、後者をアドレスと言
う。）

【００７２】ディスターブホールドパターンは、最初に
全セルにデータを書きこむ（セルアレイデータ書込）。
その次に、偶数アドレスのみにアクセスし偶数アドレス
に奇数アドレスへ書き込まれたデータの反転データを書
き込み奇数アドレスの記憶セルにディスターブをかける
（図６中”*”はそのアドレスをスキップしてアドレス
が進行することを示す。）この動作をＤＲＡＭのホール
ド時間相当行う（奇数ディスターブ）。その後、奇数ア
ドレスのみにアクセスし奇数アドレスに保持されている
データを読み出しデータ保持の検査を行う（奇数データ
検査）。

【００７３】同様に、奇数アドレスのみにアクセスし奇
数アドレスに偶数アドレスへ書き込まれたデータの反転
データを書き込み偶数アドレスの記憶セルにディスター
ブをかける。この動作をＤＲＡＭのホールド時間相当行
う（偶数ディスターブ）。その後、偶数アドレスのみに
アクセスし偶数アドレスに保持されているデータを読み
出しデータ保持の検査を行う（偶数データ検査）。

【００７４】実際のＤＲＡＭ製品・ＤＲＡＭマクロは、
高集積化に伴いセルアレイがＸ方向Ｙ方向それぞれ複数
に分割されていることが普通である（図７）。図７は、
セルアレイをＸ方向にＫ、Ｙ方向にＭ（Ｋ，Ｍは２の累
乗）に分割している。図７の（ｉ，ｊ）＝（０，０）〜
（ｉ，ｊ）＝（Ｋ−１，Ｍ−１）に示すように分割され
たそれぞれのアレイをサブアレイと呼ぶ（（ｉ，ｊ）＝
（０，０）のみ塗りつぶして表示）。

【００７５】任意のセルのビット線は、同一サブアレイ
内で他のセルと共有している。そのため、ディスターブ
ホールドテストはテスト時間短縮のために各サブアレイ
毎に実施する。Ｙ方向については、普通同一のｉ値を持
つＹアドレス側のサブアレイは同じワードに属する。本
実施例のＢＩＳＴ回路は、ワード単位にテストを行うた
め図７を例とするならｉ＝０，１，２…Ｋ−１のＫ回に
分けてディスターブホールドテストを行う。

【００７６】本実施例は、ディスターブホールドテスト
をＢＩＳＴ回路で実現するものである。本実施例の構成
を説明する前に、本実施例のＢＩＳＴ回路で扱うテスト
モードについて具体的に説明する。

【００７７】ＤＲＡＭの基本的な動作をテストするに
は、（１）チェッカーボードテスト（スタティックホー
ルドテスト）、（２）マーチングテスト、そして（３）
ディスターブホールドテストがよく知られている。ＢＩ
ＳＴ回路の各テストモードを用いて上記テストを実現す
る。

【００７８】チェッカーボードテストを構成するテスト
モード例を図８に示す。最初にアドレスをインクリメン
トしながらメモリセルアレイにチェッカーボード状にデ
ータを書込む（テストモード１）。次にアドレスインク
リメントで書き込んだデータを読み出す（テストモード
２）。さらにデータを反転し繰り返す（テストモード
３，４）。ここでチェッカーボード状とは、セルアレイ
上ある任意のセルに対し隣接セルの記憶電位を全て反転
させるを意味する。

【００７９】テストモード１〜４を行うことでセルアレ
イ上ある任意のセルが”０”，”１”両方の状態に対し
隣接セルの記憶電位を全て反転させる。近年、ＤＲＡＭ
の高密度化に伴いアレイ内のセル配置が複雑化してお
り、ある任意セルが”１”または”０”の状態にあると
きに１テストモードで全ての隣接セルに反転電位を書き
込めず、全ての隣接セルに反転電位を書込むために複数
テストモード使用することもある。その場合は図８の各
書込み・読み出しを複数のテストモードから構成する。

【００８０】チェッカーボードテストにて書込み完了後
に一定時間ＣＬＫを停止しホールド機能をテストするこ
とができる。ＤＲＡＭ動作を停止した状態でホールド機
能をテストするためこのことをディスターブホールドテ
ストに対し、スタティックホールドテストと呼ぶ。

【００８１】マーチングテストを構成するテストモード
例を図９に示す。アドレス０〜Ｎまで（昇順）０書き込
みを行い（テストモード５）、次に０〜Ｎまで（昇順）
０読み出し１書き込み（テストモード６）、その後１読
み出し０書込みを行う（テストモード７）。テストモー
ド６、７でアドレスを降順にして繰り返す（テストモー
ド８，９）。図９のテストは最大アドレス数Ｎに対しパ
ターン長が９Ｎになるため９Ｎマーチと呼ばれる。

【００８２】本実施例のＢＩＳＴ回路には、ホールドテ
ストとして上記のスタティックホールドテスト（チェッ
カーボードテスト）の他にディスターブホールドテスト
がある。ディスターブホールドテストを構成するテスト
モード例を図１０に示す。

【００８３】図６で示したディスターブホールドテスト
内容と図１０のディスターブホールドテストモード例の
対応を見ると、最初にｉ＝０のサブアレイ全セルにデー
タを書きこむ（ｉ＝０のサブアレイにデータ書込、テス
トモード１０）。その次に、ｉ＝０のサブアレイの偶数
アドレスのみアクセスし偶数アドレスに奇数アドレスへ
書き込まれたデータの反転データを書き込み奇数アドレ
スの記憶セルにディスターブをかける。この動作をＤＲ
ＡＭのホールド時間相当行う（奇数ディスターブ、テス
トモード１１）。その後ｉ＝０のサブアレイの奇数アド
レスのみにアクセスし奇数アドレスに保持されているデ
ータを読み出しデータ保持の検査を行う（奇数データ検
査、テストモード１２）。

【００８４】同様にｉ＝０のサブアレイ奇数アドレスの
みにアクセスし奇数アドレスに偶数アドレスへ書き込ま
れたデータの反転データを書き込み偶数アドレスの記憶
セルにディスターブをかける。この動作をＤＲＡＭのホ
ールド時間相当行う（偶数ディスターブ、テストモード
１３）。その後ｉ＝０のサブアレイの偶数アドレスのみ
にアクセスし偶数アドレスに保持されているデータを読
み出しデータ保持の検査を行う（偶数データ検査、テス
トモード１４）。さらにｉ＝０のサブアレイに対し上記
のデータを反転して繰り返す（テストモード１５〜１
９）。ｉ＝１，２，３…Ｋ−１のサブアレイそれぞれに
ついても同様のテストを行う（テストモード２０〜２
９，３０〜３９…＊）。

【００８５】本実施例のＢＩＳＴ回路は、図８，９，１
０のテストモード番号順に実行していくことでＤＲＡＭ
基本機能のテストを行うことができる。

【００８６】図１、図３から図５に実施例の構成を示
す。図３および図４は図１中のアドレスカウンタ４、ア
ドレス変調回路５、被試験サブアレイ指定回路６の実施
例を具体的に記述したものである。また図５は図１のカ
ウント最終値検出回路８の実施例を具体的に記述したも
のである。（以降、構成の説明は図１，３から５にまた
がるため、例えば図１中のアドレス発生器３はアドレス
発生器（図１−３）の様に記述する。）

【００８７】アドレス発生器（図１−３）は、ＤＲＡＭ
テストを実施するためＸアドレス（図１−１８）、Ｙア
ドレス（図１−１９）を発生する。上記アドレスは、ア
ドレス発生器（図１−３）内にあるアドレスカウンタ
（図１−４）のアドレス（カウンタ）出力（図１−４
ａ）から生成する。

【００８８】アドレスカウンタ（図１−３）は、アドレ
スカウンタ（図４−４１）である。アドレスカウンタ
（図４−４１）は、Ｘアドレスのビット数（Ｘアドレス
総数をＮｘとすれば、ｌｏｇ_２Ｎｘ）とＹアドレスのビ
ット数（Ｙアドレス総数をＮyとすれば、ｌｏｇ_２Ｎy）
合計分のビット数を持ち、ＭＳＢ側がＹアドレス、ＬＳ
Ｂ側がＸアドレスに対応する。

【００８９】アドレスカウンタ（図４−４１）は、ＲＳ
Ｔ（図４−５２）解除後（ＤＲＡＭの種類によってはＤ
ＲＡＭ初期化終了後）０からカウントトリガ（図４−５
１）入力の度にインクリメントを始め、アドレスカウン
タ初期化信号（図４−５４）が入力されなければカウン
トストップ信号（図４−５３）が入力されるまでカウン
トする。

【００９０】カウントストップ信号（図４−５３）が入
力すると、カウント値（図３−４１ｂ）を０に戻し再カ
ウントを始める。アドレスカウンタ初期化信号（図４−
５４）が入力すると、カウントストップ信号（図４−５
３）にかかわらずアドレスカウンタ（図４−４１）はカ
ウントを中断し、カウント値（図４−４１ｂ）を０に戻
し再カウントを始める。

【００９１】またアドレスカウンタ（図４−４１）は、
常時カウント値（図４−４１ｂ）を出力する。テストモ
ードコントローラ（図１−１）から入力する昇順／降順
指定信号（図３−５５）が昇順であっても降順であって
も、アドレスカウンタ（図４−４１）は、上記のように
カウントするが昇順の時はカウント値（図３−４１ｂ）
をそのままアドレス（カウンタ）（図４−４１ａ）に出
力にするのに対し、降順の時はカウント値（図３−４１
ｂ）の反転値をアドレス（カウンタ）（図４−４１ａ）
として出力する。

【００９２】カウント最終値検出回路（図５−５１）
は、検出回路内の比較器（図５−５２）でアドレスカウ
ンタ（図４−４１）のカウント値（図５−５３）とテス
トモードコントローラ（図１−１）から出力された最終
値（図５−５５）を入力とし、カウント値（図５−５
３）と最終値（図５−５５）を比較し、カウント値（図
５−５３）と最終値（図５−５５）が一致した時カウン
トストップ信号（図５−５４）を出力する。

【００９３】アドレス変調回路（図３−４２）は、アド
レス（カウンタ）（図３−４１ａ）とテストモード（図
３−５０）を入力とする。変調コントロール（図１−１
ｅ）は実施例２で使用し、本実施例では使用しない。ア
ドレス（カウンタ）（図３−４１ａ）は、図９に示す６
種類の信号に分類できる。

【００９４】アドレス変調回路（図３−４２）に入力さ
れたアドレス（カウンタ）（図３−４１ａ）のうち、Ｙ
ｏｒｇ・Ｘｏｒｇ・Ｙｄｉ・Ｘｄｉはそのままアドレス
（変調後）（図３−４２a）としてアドレス変調回路
（図３−４２）に出力される。Ｙｄ・Ｘｄ（図３−４１
ｃ）がアドレス変調回路（図３−４２）内で変調され
る。すなわちテストモードによりＭＳＢ側に１ｂｉtシ
フトされＬＳＢに１または０が代入される。ＬＳＢを１
とするか０にするかはＭＵＸ２（図３−４４）で決定さ
れる。変調されたアドレスは、Ｙｏｒｇ・Ｘｏｒｇ・Ｙ
ｄｉ・Ｘｄｉと共にアドレス（変調後）（図３−４２
a）として出力される。

【００９５】被試験サブアレイ指定回路（図３−４３）
は、アドレス（変調後）（図３−４２a）とテストモー
ド信号（図３−５０）を入力とする。アドレス（変調
後）（図３−４２a）のうちＹｏｒｇ，Ｘｏｒｇはその
ままＡＤＲｏｒｇ（図３−４１ｄ）としてマルチプレク
サ（ＭＵＸ１）（図３−４９）に入力する。Ｙｄｉ，Ｘ
ｄｉ（図３−４１ｅ）は、サブアレイ番号選択回路（図
３−４６）から出力されるサブアレイ番号ｉ（図３−４
６ａ）と共に回路：｛Ｙｄｉ，ｉ，Ｘｄｉ｝（図３−４
７）に入力され回路｛Ｙｄｉ，ｉ，Ｘｄｉ｝（図３−４
７）にてＹｄｉとＸｄｉの間の桁にｉが挿入されＡＤＲ
ｄｉ（図３−４７ａ）としてマルチプレクサ（ＭＵＸ
１）（図３−４９）に入力する。

【００９６】｛Ｙｄ，Ｘｄ｝<<１＋ＬＳＢ（図３−４５
a）は、サブアレイ番号選択回路（図３−４６）から出
力されるサブアレイ番号ｉ（図３−４６ａ）と共に回
路：｛Ｙｄ，ｉ，Ｘｄ，ＬＳＢ｝（図３−４８）に入力
され回路：｛Ｙｄ，ｉ，Ｘｄ，ＬＳＢ｝（図３−４８）
にてＹｄとＸｄの間の桁にｉが挿入されＡＤＲｄｉ（図
３−４７ａ）としてマルチプレクサ（ＭＵＸ１）（図３
−４９）に入力する。

【００９７】マルチプレクサ（ＭＵＸ１）（図３−４
９）はテストモード（図３−５０）に応じ、ＡＤＲｏｒ
ｇ（図３−４１ｄ），ＡＤＲｄｉ（図３−４７ａ），Ａ
ＤＲｄ（図３−４８a）の中から一つを選択し、Ｙアド
レス（サブアレイ指定）（図３−４３ａ）、Ｘアドレス
（サブアレイ指定）（図３−４３ｂ）として出力する。
サブアレイ番号選択回路（図３−４６）は、テストモー
ド（図３−５０）に応じサブアレイ番号ｉ（図３−４６
ａ）を０〜Ｋ−１の中から選択し出力する。

【００９８】本実施例の効果を図１２から図１４を用い
て説明する。図１２は実施例にてチェッカーボードテス
トおよびマーチングテストを実現するためのテストモー
ド、ＭＵＸ１（図３−４９）が選択する入力アドレス
（適用ＡＤＲ）、ＬＳＢ（図３−４４ａ）、ｉ（図３−
４６ａ）、最終値（図３−４５）、アドレスカウンタ昇
順／降順指定（図４−５５）（カウント方向）の推移例
である。

【００９９】図１３および１４は実施例にてディスター
ブホールドテストを実現するための推移例を同様に示し
ている。図１２、図１３および１４では最大アドレス数
Ｎ，サブアレイ数（Ｘ方向）Ｋとしている。本実施例は
図１２、図１３および１４のテストを連続して実行す
る。

【０１００】図１２、図１３および１４のテストモード
移行の項でストップ信号は図１のカウント最終値検出回
路（図１−８）の出力するカウントストップ信号（図１
−８a）でテストモード移行することを表し、カウンタ
初期化は図１のアドレスカウンタ初期化信号（図１−１
１）でテストモード移行することを示す。

【０１０１】図１２のようにチェッカーボードテスト・
マーチングテストは適用ＡＤＲにアドレスカウンタ（図
３−４１）が出力するアドレス（図３−４１ａ）に対し
アドレス変調を行わないＡＤＲｏｒｇ（図１９の１ｄ）
を使い、また最終値はアドレス最大値（Ｎ−１）であ
る。ＬＳＢ（図３−４４ａ），ｉ（図３−４６ａ）も参
照しない。これは本実施例に設けられたアドレス変調回
路（図３−４２）や被試験サブアレイ指定回路（図３−
４３）を使用せずともチェッカーボードテストとマーチ
ングテストは実行可能であることを示している。言い換
えれば従来例によるＢＩＳＴ回路で上記テストは実行可
能であることを示す。

【０１０２】ディスターブホールドテスト時の各パラメ
ータ設定値を図１３および１４に示す。サブアレイ０
（ｉ＝０）のテスト実行を例に順を従って説明する。サ
ブアレイデータ書き込みでは適用ＡＤＲをＡＤＲｄｉ
（図３−４７ａ）、サブアレイ番号ｉ（図３−４６ａ）
の値を０としデータを書込むサブアレイに０を選択しデ
ータ書き込みを行なう。カウンタ最終値（図４−５５）
はＮ／Ｋなのでサブアレイ一個分のデータ書込みを行う
とカウンタ値はＮ／Ｋとなり比較器（図４−５２）はカ
ウントストップ信号（図４−５４）を発生し次のテスト
モードへ移行する（テストモード１０）。

【０１０３】Ｄｉｓｔｕｒｂ奇数アドレス実行時（ｉ＝
０）は適用ＡＤＲをＡＤＲｄ（図３−４８a）にし、Ｌ
ＳＢ（図３−４４ａ）には０を代入、サブアレイ番号ｉ
（図３−４６ａ）を０にする。その結果サブアレイ０の
偶数アドレスのみにデータを書込むように被試験サブア
レイ指定回路（図３−４３）はＹアドレス（図３−４３
ａ）・Ｘアドレス（図３−４３ｂ）を発生する。

【０１０４】最終値（図４−５５）を２Ｎ−１とすると
Ｎビットのカウンタでは値を取り得ないためアドレスカ
ウンタ（図３−４１）は無限にカウントを続ける。アド
レスカウンタ初期化信号（図３−５４）をＢＩＳＴ外部
から入力しテストモード移行を行なう（テストモード１
１）。

【０１０５】奇数アドレスデータ検査（ｉ＝０）時は適
用ＡＤＲをＡＤＲｄ（図３−４８a）、ＬＳＢ（図３−
４４ａ）を１にすることで被試験サブアレイ指定回路
（図３−４３）は奇数アドレスを発生する。最終値（図
４−５５）はＮ／（２Ｋ）としサブアレイ１個分のデー
タ検査を行なうように指定する（テストモード１２）。

【０１０６】同様に、Ｄｉｓｔｕｒｂ偶数アドレス実行
時は適用ＡＤＲをＡＤＲｄ（図３−４８ａ）にし、ＬＳ
Ｂ（図３−４４ａ）には１を代入、サブアレイ番号ｉ
（図３−４６ａ）を０にすることで被試験サブアレイ指
定回路（図３−４３）がサブアレイ０の奇数アドレスの
みにデータを書込むようにアドレスを発生する。最終値
（図４−５５）は２Ｎ−１としカウンタを無限に続け
る。アドレスカウンタ初期化信号（図３−５４）を入力
しテストモード移行を行なう（テストモード１３）。

【０１０７】偶数アドレスデータ検査時は適用ＡＤＲを
ＡＤＲｄ（図３−４８a）、ＬＳＢ（図３−４４ａ）を
０にし被試験サブアレイ指定回路（図３−４３）は偶数
アドレスを発生する。最終値（図４−５５）は、Ｎ／
（２Ｋ）としサブアレイ１個分のデータ検査を行なう
（テストモード１４）。

【０１０８】ｉ＝１〜もサブアレイにデータを書込む際
はＡＤＲｄｉ（図３−４７ａ）を適用し、ディスターブ
およびデータ検査時は奇数アドレスをアクセスする際に
はＬＳＢ（図３−４４ａ）を１とし偶数アドレスをアク
セスする際にはＬＳＢ（図３−４４ａ）を０にする。テ
ストを行なうサブアレイを変更する時はｉ（図３−４６
ａ）の値を変更することにより行なう。

【０１０９】以上のように図１３および１４を用いて説
明した動作を行うことで従来のＢＩＳＴ回路では実施不
可能な複雑なアドレスパターンを必要とするディスター
ブホールドテストを本実施例では実施することができ
る。

【０１１０】図１５に本実施例で実施するテストとテス
トで検出可能なＤＲＡＭ不良モードの関係を示す。図１
５中全検出は被試験ＤＲＡＭで枠内の不良があれば全て
検出可能であることを示し、一部検出はチェッカーボー
ド（スタティックホールド）については被試験ＤＲＡＭ
で不良があるときは検出可能であるが検出能力がディス
ターブホールドに比べ劣ることを示し、ディスターブホ
ールドについては被試験ＤＲＡＭの一部のセルに対し検
出可能であることを示す。

【０１１１】上記のように各テストで検出可能な不良モ
ードが異なるため、本実施例によるＤＲＡＭテストで不
良が検出された際はＸアドレス（図１−１８）、Ｙアド
レス（図１−１７）、テストモード（図１−１９）をモ
ニタすることで図１６のように不良モードと不良個所を
推定することが可能になる。

【０１１２】次に、他の実施例について説明する。

【０１１３】実施例２としては、ファーストギャロッピ
ングパターンを発生するＢＩＳＴ回路について説明す
る。図１７、図１８は実施例２の構成図である。図１７
で明記しているアドレスカウンタ、アドレス変調器、被
試験サブアレイ指定回路以外の構成は実施例１と同一で
ある。

【０１１４】アドレスカウンタ（図１７−６１）はＲＳ
Ｔ（図１７−７２）解除後カウントトリガ（図１７−７
１）の入力によりカウントアップする。

【０１１５】アドレスカウンタ（図１７−６１）の出力
（アドレス（カウンタ）（図１７−６１ａ））はアドレ
ス変調回路（図１７−６２）内のＭＵＸ（図１７−６
５）に入力する。

【０１１６】サブアドレスカウンタ（図１７−６４）は
ＲＳＴ（図１７−７２）解除後カウントストップ信号
（図１７−７３）によりカウントアップする。サブアド
レスカウンタ（図１７−６４）の出力（サブアドレス
（図１７−６４ａ））はＭＵＸ（図１７−６５）に入力
する。ＭＵＸ（図１７−６５）は変調コントロール（図
１７−６９）を参照にアドレス（カウンタ）（図１７−
６１ａ）またはサブアドレス（６４ａ）からいずれかを
選択し出力（アドレス（変調後）（６２a））する。

【０１１７】ＭＵＸ（図１７−６５）の出力（アドレス
（変調後）（図１７−６２a））は被試験サブアレイ指
定回路（図１７−６３）内でサブアレイ番号ｉ（図１７
−６６a）とマージされＹアドレス（サブアレイ指定）
（図１７−６３ａ）、Ｘアドレス（サブアレイ指定）
（図１７−６３ｂ）として出力される。

【０１１８】図１８は図１のカウント最終値検出回路
（図１−８）の実施例を具体的に記述したものである。
図１８に示すカウント最終値検出回路（図１８−７１）
は検出回路内の比較器（図１８−７２）でアドレスカウ
ンタのカウント値（図１８−７３）とテストモードコン
トローラから出力された最終値（図１８−７５）を入力
としカウント値（図１８−７３）と最終値（図１８−７
５）を比較し、カウント値（図１８−７３）と最終値
（図１８−７５）が一致した時カウントストップ信号
（図１８−７４）を出力する。

【０１１９】次に、実施例２の動作について説明する。

【０１２０】実施例２の動作の説明をする前に、実施例
２でＢＩＳＴ回路が発生するファーストギャロッピング
パターンについて簡単に説明する。ファーストギャロッ
ピングパターン（サブアレイ一つ分）を図１９に示す。
全セルに”０”を書いた（テストモード１）後、アドレ
ス１番地をテストセルとしテストセルに”１”を書き２
番地以上の上位すべてのセルとの間で交互に呼び出しを
行う（テストモード２）。次にアドレス２番地をテスト
セルとしテストセルに”１”を書き３番地以上の上位す
べてのセルとの間で交互に呼び出しを行う（テストモー
ド３）。順次サブアレイの全てのセル（Ｎ／Ｋ個）をテ
ストセルとし同様に繰り返す（テストモード４〜テスト
モードＮ／Ｋ＋１）。上記パターンを全サブアレイにつ
いて繰り返す。その後、データを反転して繰り返す。

【０１２１】ファーストギャロッピングを実現するため
の実施例２（図１７、１８）における回路内各信号の推
移例を図２０および２１に示す。サブアレイ（ｉ）＝０
の時の動作を説明する（テストモード１〜Ｎ／Ｋ＋
１）。最初に、アドレスカウンタ（図１７−６１）はサ
ブアドレス・アドレスカウンタ初期値（図１７−６４
ａ）の０から最終値（図１８−７５）のＮ／Ｋ−１まで
＋１づつカウントアップを行い”０”を書きこむ（テス
トモード１）。

【０１２２】テストモード２ではサブアドレス・アドレ
スカウンタ初期値（図１７−６４ａ）が指定するアドレ
ス（テストモード２では０）に”１”を書込む。その後
ＭＵＸ（図１７−６５）の入力選択をアドレス（カウン
タ）（図１７−６１ａ）側に変更し、サブアドレス・ア
ドレスカウンタ初期値（図１７−６４ａ）＋１のアドレ
スに記憶されているデータを読み出す。以降、サブアド
レス・アドレスカウンタ初期値（図１７−６４ａ）とア
ドレス（カウンタ）（図１７−６１ａ）をＭＵＸ（図１
７−６５）は交互に選択する。

【０１２３】アドレス（カウンタ）（図１７−６１ａ）
は一回毎に更新されるため、サブアドレス・アドレスカ
ウンタ初期値（図１７−６４ａ）が示すモード毎の固定
されたアドレスとアドレス（カウンタ）が示す一回毎に
更新されるアドレスと交互にデータ読み出しを行う。ア
ドレス（カウンタ）の更新を続け、最終値（図１８−７
５）である（Ｎ／Ｋ−１）での読み出し後、サブアドレ
ス・アドレスカウンタ初期値（図１７−６４ａ）での読
み出しを行い、モード２の動作を完了しサブアドレスカ
ウンタ（図１７−６４）がカウントアップする。

【０１２４】本動作をサブアドレス・アドレスカウンタ
初期値（図１７−６４ａ）が最終値（図１８−７５）で
ある（Ｎ／Ｋ−１）まで繰り返す。（テストモード３〜
Ｎ／Ｋ＋１）。モード１〜Ｎ／Ｋ＋１までをｉ＝０から
Ｋ−１まで繰り返す（モード１〜Ｎ＋Ｋ）。 またデー
タを反転しモード１〜Ｎ＋Ｋの動作を繰り返す（モード
Ｎ＋Ｋ＋１〜２（Ｎ＋Ｋ））。

【０１２５】以上説明したように、実施例２では図１７
のようにアドレス変調回路、サブアレイ指定回路を構成
することで従来例のＢＩＳＴ回路では発生不可能なファ
ーストギャロッピングパターンの発生が可能である。

【０１２６】

【発明の効果】本発明の半導体集積回路によれば、チェ
ッカーボード、マーチング以外のテストが実行できる。

【図面の簡単な説明】

【図１】図１は、本発明の半導体集積回路の第１の実施
形態の構成を示す回路ブロック図である。

【図２】図２は、本発明の半導体集積回路の第１の実施
形態の動作を示すタイミングチャート図である。

【図３】図３は、図１のアドレスカウンタ４、アドレス
変調回路５、被試験サブアレイ指定回路６の実施例の一
部を具体的に記述した図である。

【図４】図４は、図１のアドレスカウンタ４、アドレス
変調回路５、被試験サブアレイ指定回路６の実施例の他
の一部を具体的に記述した図である。

【図５】図５は、図１のカウント最終値検出回路８の実
施例を具体的に記述した図である。

【図６】図６は、本発明の半導体集積回路の第１の実施
形態におけるディスターブホールドパターンのイメージ
図である。

【図７】図７は、本発明の半導体集積回路の第１の実施
形態において、セルアレイをＸ方向にＫ、Ｙ方向にＭ
（Ｋ、Ｍは２の累乗）に分割した状態を説明するための
図である。

【図８】図８は、本発明の半導体集積回路の第１の実施
形態において、チェッカーボードを構成するテストモー
ド例を示す図である。

【図９】図９は、本発明の半導体集積回路の第１の実施
形態において、マーチングテストを構成するテストモー
ド例を示す図である。

【図１０】図１０は、本発明の半導体集積回路の第１の
実施形態において、ディスターブホールドテストを構成
するテストモード例を示す図である。

【図１１】図１１は、本発明の半導体集積回路の第１の
実施形態において、アドレスが６種類に分類されている
ことを示す図である。

【図１２】図１２は、本発明の半導体集積回路の第１の
実施形態において、チェッカーボードテストおよびマー
チングテストを実現するためのテストモードを示す図で
ある。

【図１３】図１３は、本発明の半導体集積回路の第１の
実施形態において、ディスターブホールドテストを実現
するためのテストモードの一部を示す図である。

【図１４】図１４は、本発明の半導体集積回路の第１の
実施形態において、ディスターブホールドテストを実現
するためのテストモードの他の一部を示す図である。

【図１５】図１５は、本発明の半導体集積回路の第１の
実施形態において、実施するテストとテストで検出可能
なＤＲＡＭ不良モードの関係を示す図である。

【図１６】図１６は、本発明の半導体集積回路の第１の
実施形態における、推定される不良モードと不良箇所の
例を示す図である。

【図１７】図１７は、本発明の半導体集積回路の第２の
実施形態の構成を示す回路ブロック図である。

【図１８】図１８は、本発明の半導体集積回路の第２の
実施形態において、図１のカウント最終値検出回路の実
施例を具体的に記述した図である。

【図１９】図１９は、ファーストギャロッピングパター
ンを示す図である。

【図２０】図２０は、本発明の半導体集積回路の第２の
実施形態において、ファーストギャロッピングパターン
を実現するための回路内各信号の推移例の一部を示す図
である。

【図２１】図２１は、本発明の半導体集積回路の第２の
実施形態において、ファーストギャロッピングパターン
を実現するための回路内各信号の推移例の他の一部を示
す図である。

【図２２】図２２は、従来の半導体集積回路の構成を示
す回路ブロック図である。

【符号の説明】

１ａ カウント最終値 ４ アドレスカウンタ ４ａ アドレス ５ アドレス変調回路 ５ａ アドレス（変調後） ６ 被試験サブアレイ指定回路 ６ａ サブアレイ指定アドレス ６ｂ サブアレイ指定アドレス ８ カウント最終値検出回路 ９ ＲＡＭインターフェースブロック １１ アドレスカウンタ初期化信号 １９ テストモード

Claims (5)

【特許請求の範囲】
1. 【請求項１】 被試験ＲＡＭのテストを行う半導体集積
   回路であって、 前記被試験ＲＡＭのアドレスを単調にインクリメントま
   たはデクリメントして出力するアドレスカウンタと、 前記アドレスカウンタから出力された前記アドレスを入
   力し、前記被試験ＲＡＭのテストモードに応じた変調ア
   ドレスに変調して出力するアドレス変調回路と、 前記アドレス変調回路から出力された前記変調アドレス
   に基づいて、前記被試験ＲＡＭのテストを行うＲＡＭイ
   ンターフェースブロックとを備えた半導体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、 前記被試験ＲＡＭのセルアレイは、複数のサブアレイに
   分割され、 前記半導体集積回路は、更に、 被試験サブアレイ指定回路を備え、 前記被試験サブアレイ指定回路は、前記変調アドレスに
   基づいて、前記被試験ＲＡＭのテストモードにより指定
   された前記サブアレイをアクセスするためのサブアレイ
   指定アドレスを出力し、 前記ＲＡＭインターフェースブロックは、前記変調アド
   レスに代えて、前記サブアレイ指定アドレスに基づい
   て、前記被試験ＲＡＭのテストを行う半導体集積回路。
3. 【請求項３】 請求項１または２に記載の半導体集積回
   路において、 更に、 カウント最終値検出回路を備え、 前記カウント最終値検出回路は、設定されたカウント最
   終値に前記アドレスカウンタから出力された前記アドレ
   スのカウンタ値が達すると、前記アドレスカウンタを初
   期化して、実行中のテストを終了する半導体集積回路。
4. 【請求項４】 請求項１から３のいずれか１項に記載の
   半導体集積回路において、 前記アドレスカウンタは、前記半導体集積回路の外部か
   ら入力されるアドレスカウンタ初期化信号に応答して、
   初期化され、実行中のテストが終了する半導体集積回
   路。
5. 【請求項５】 請求項１から４のいずれか１項に記載の
   半導体集積回路において、 前記被試験ＲＡＭのテストモードと、前記ＲＡＭインタ
   ーフェースブロックに入力されるアドレスは、前記半導
   体集積回路の外部に出力される半導体集積回路。