JP6706371B2 - 表示装置およびその制御方法 - Google Patents

Description

本発明は、表示装置に関し、特に、フレームメモリを備えた表示装置、および、その制御方法に関する。

液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、ＬＥＤ（Light Emitting Diode）表示装置などの表示装置には、必要に応じてフレームメモリが設けられる。例えば、フィールドシーケンシャル方式の表示装置には、１フレーム分の映像信号を複数のフィールドの映像信号に変換するために、フレームメモリが設けられる。また、オーバーシュート駆動を行う表示装置には、前フレームの映像データを記憶するために、フレームメモリが設けられる。多くの場合、フレームメモリにはダイナミックランダムアクセスメモリ（Dynamic Random Access Memory：以下、ＤＲＡＭという）が用いられる。

本願発明に関連して、特許文献１には、映像が動画か静止画かを示す信号と、外光の強度と基準値を比較した結果を示す信号とに基づき、フレームメモリをリセットする有機ＥＬ表示装置が記載されている。

特開２００９−４２７１１号公報

ＤＲＡＭは、ノイズの影響を受けたときに、書き込んだデータを正しく読み出せない状態（以下、異常状態という）になることがある。このときＤＲＡＭは異常状態のままで誤動作し続けるので、何らかの処理を行わなければＤＲＡＭの誤動作を検知できない。このため、フレームメモリとしてＤＲＡＭを備えた表示装置には、ＤＲＡＭが異常状態になったときに異常表示が発生するという問題がある。

それ故に、フレームメモリの誤動作に起因する異常表示を抑制できる表示装置を提供することが課題として挙げられる。

（１）本発明のいくつかの実施形態に係る表示装置は、
表示パネルと、
フレームメモリと、
前記フレームメモリを用いて第１映像信号に対して所定の処理を行い、得られた第２映像信号を出力する表示制御回路と、
前記第２映像信号に基づき前記表示パネルを駆動するパネル駆動回路とを備え、
前記表示制御回路は、前記第１映像信号に含まれる部分映像データを記憶し、前記部分映像データを第１テストデータに置換した映像データを前記フレームメモリに書き込み、前記フレームメモリから読み出した映像データに含まれる第２テストデータを前記第１テストデータと比較することにより、前記フレームメモリが正常か異常かを検査する。

（２）本発明のいくつかの実施形態に係る表示装置は、上記（１）の構成を有し、
前記表示制御回路は、前記フレームメモリが正常のときには前記第２テストデータを前記部分映像データに置換し、前記フレームメモリが異常のときには前記フレームメモリをリセットする。

（３）本発明のいくつかの実施形態に係る表示装置は、上記（２）の構成を有し、
前記フレームメモリは、リセット機能を有するダイナミックランダムアクセスメモリである。

（４）本発明のいくつかの実施形態に係る表示装置は、上記（３）の構成を有し、
前記部分映像データは、表示画面の端に並ぶ複数の画素の画素データである。

（５）本発明のいくつかの実施形態に係る表示装置は、上記（４）の構成を有し、
前記部分映像データは、前記表示画面の左上角から水平方向に並ぶ複数の画素の画素データである。

（６）本発明のいくつかの実施形態に係る表示装置は、上記（５）の構成を有し、
前記部分映像データは、１フレーム分の前記第１映像信号の先頭部分に含まれている。

（７）本発明のいくつかの実施形態に係る表示装置は、上記（４）の構成を有し、
前記表示装置は、フィールドシーケンシャル方式の表示装置であり、
前記部分映像データは、前記表示画面の左上角から水平方向に並ぶ複数の画素の最初のフィールドの画素データである。

（８）本発明のいくつかの実施形態に係る表示装置は、上記（７）の構成を有し、
前記部分映像データは、１フレーム分の前記第１映像信号の先頭部分に含まれている。

（９）本発明のいくつかの実施形態に係る表示装置は、上記（４）の構成を有し、
前記表示装置は、フィールドシーケンシャル方式の表示装置であり、
前記部分映像データは、前記表示画面の右下角から水平方向に並ぶ複数の画素の各フィールドの画素データである。

（１０）本発明のいくつかの実施形態に係る表示装置は、上記（９）の構成を有し、
前記部分映像データは、１フレーム分の前記第１映像信号の後尾部分に含まれている。

（１１）本発明のいくつかの実施形態に係る表示装置は、上記（３）の構成を有し、
前記第１テストデータは、互いに異なる複数のデータを含み、
前記データのいずれのビットについても、ビットの値が０であるデータとビットの値が１であるデータとが、前記第１テストデータに含まれている。

（１２）本発明のいくつかの実施形態に係る表示装置の制御方法は、
表示パネルとフレームメモリとを含む表示装置の制御方法であって、
前記フレームメモリを用いて第１映像信号に対して所定の処理を行い、得られた第２映像信号を出力するステップと、
前記第２映像信号に基づき前記表示パネルを駆動するステップと、
前記フレームメモリが正常か異常かを検査するステップとを備え、
前記検査するステップは、
前記第１映像信号に含まれる部分映像データを記憶するステップと、
前記部分映像データを第１テストデータに置換した映像データを前記フレームメモリに書き込むステップと、
前記フレームメモリから読み出した映像データに含まれる第２テストデータを前記第１テストデータと比較するステップとを含む。

（１３）本発明のいくつかの実施形態に係る表示装置の制御方法は、上記（１２）の構成を有し、
前記検査するステップは、
前記フレームメモリが正常のときには前記第２テストデータを前記部分映像データに置換するステップと、
前記フレームメモリが異常のときには前記フレームメモリをリセットするステップとをさらに含む。

（１４）本発明のいくつかの実施形態に係る表示装置の制御方法は、上記（１３）の構成を有し、
前記フレームメモリは、リセット機能を有するダイナミックランダムアクセスメモリである。

上記の表示装置およびその制御方法によれば、部分映像データを第１テストデータに置換した映像データをフレームメモリに書き込み、フレームメモリから読み出した映像データに含まれる第２テストデータを第１テストデータと比較することにより、フレームメモリが正常か異常かを検査することができる。フレームメモリが異常のときにはフレームメモリをリセットすることにより、フレームメモリの誤動作に起因する異常表示を抑制することができる。

本発明のこれらおよび他の目的、特徴、態様および効果は、添付図面を参照して以下の詳細な説明から一層明らかになるであろう。

第１の実施形態に係る表示装置の構成を示すブロック図である。 図１に示す表示装置の検査回路の詳細を示すブロック図である。 図１に示す表示装置における検査処理のフローチャートである。 図１に示す表示装置における検査処理を説明するための図である。 図１に示す表示装置におけるテストデータの例を示す図である。 図５に示すテストデータを用いた異常検知の例を示す図である。 図１に示す表示装置の表示制御回路のタイミングチャートである。 第２の実施形態に係る液晶表示装置の構成を示すブロック図である。 第２の実施形態に係る液晶表示装置における検査処理を説明するための図である。 第３の実施形態に係る液晶表示装置における検査処理を説明するための図である。 第２の実施形態に係る液晶表示装置における検査タイミングと異常検知タイミングを示す図である。 第３の実施形態に係る液晶表示装置における検査タイミングと異常検知タイミングを示す図である。

（第１の実施形態）
図１は、第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置１０は、表示パネル１１、表示制御回路１２、ＤＲＡＭ１３、および、パネル駆動回路１４を備えている。以下、ｍ、ｎ、ｐ、および、ｑは２以上の整数であるとする。

表示パネル１１は、２次元状に配置された（ｍ×ｎ）個の画素（図示せず）を含んでいる。表示画面の水平方向にはｍ個の画素が並び、表示画面の垂直方向にはｎ個の画素が並ぶ。表示パネル１１の種類は任意でよい。表示パネル１１は、例えば、液晶パネルでもよく、有機ＥＬパネルでもよく、ＬＥＤパネルでもよい。表示パネル１１が液晶パネルである場合、表示装置１０は液晶表示装置である。この場合、表示装置１０は、バックライト（図示せず）をさらに備えていてもよい。表示パネル１１が有機ＥＬパネルである場合、表示装置１０は有機ＥＬ表示装置である。表示パネル１１がＬＥＤパネルである場合、表示装置１０はＬＥＤ表示装置である。

表示装置１０の外部には、映像信号源５が設けられる。映像信号源５は、表示装置１０に対して映像信号Ｖ１を出力する。表示装置１０は、映像信号源５から出力された映像信号Ｖ１に基づき、表示パネル１１に画像を表示する。

表示制御回路１２は、映像信号Ｖ１に基づき、パネル駆動回路１４に対して制御信号Ｃ１と映像信号Ｖ２を出力する。ＤＲＡＭ１３は、表示制御回路１２の作業用メモリであり、フレームメモリとして機能する。ＤＲＡＭ１３は、映像信号Ｖ１に含まれる映像データ、映像信号Ｖ２に含まれる映像データ、映像データを変換するときの中間データなどを記憶する。パネル駆動回路１４は、表示制御回路１２から出力された制御信号Ｃ１と映像信号Ｖ２に基づき、表示パネル１１を駆動する。

表示装置１０がフィールドシーケンシャル方式の表示装置である場合、映像信号Ｖ１はフレーム単位の映像信号であり、映像信号Ｖ２はフィールド単位の映像信号である。フィールド単位の映像信号とは、例えば、青フィールドの映像信号、緑フィールドの映像信号、赤フィールドの映像信号などである。この場合、表示制御回路１２は、映像信号Ｖ１に含まれる映像データをフレーム単位でＤＲＡＭ１３に書き込み、ＤＲＡＭ１３からフィールド単位で映像データを読み出し、読み出した映像データを含む映像信号Ｖ２をパネル駆動回路１４に対して出力する。

表示装置１０がオーバーシュート駆動を行う表示装置である場合、映像信号Ｖ１、Ｖ２はいずれもフレーム単位の映像信号である。この場合、表示制御回路１２は、映像信号Ｖ１に含まれる映像データをフレーム単位でＤＲＡＭ１３に書き込み、１フレーム期間後にＤＲＡＭ１３から映像データをフレーム単位で読み出す。表示制御回路１２は、映像信号Ｖ１に含まれる映像データを現フレームの映像データ、ＤＲＡＭ１３から読み出した映像データを前フレームの映像データとしてオーバーシュート処理（データの時間的変化を強調する処理）を行い、得られた映像データを含む映像信号Ｖ２をパネル駆動回路１４に対して出力する。

このように表示制御回路１２は、ＤＲＡＭ１３を用いて映像信号Ｖ１に対して所定の処理を行い、得られた映像信号Ｖ２を出力する。これに加えて、表示制御回路１２は、ＤＲＡＭ１３が正常か異常かを検査し、ＤＲＡＭ１３が異常のときにはＤＲＡＭ１３をリセットする処理（以下、検査処理という）を行う。検査処理を行うために、表示制御回路１２には検査回路２０が設けられ、ＤＲＡＭ１３にはリセット機能を有するものが用いられる。リセット機能を有するＤＲＡＭ１３には、例えば、ＤＤＲ３ ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random Access Memory ）が用いられる。

図２は、検査回路２０の詳細を示すブロック図である。図２に示すように、検査回路２０は、テストデータ記憶部２１、部分映像データ記憶部２２、テストデータ追加部２３、テストデータ比較部２４、および、部分映像データ追加部２５を含んでいる。図３は、検査処理のフローチャートである。図４は、検査処理を説明するための図である。以下、表示装置１０はオーバーシュート駆動を行う表示装置であるとする。

表示パネル１１が（ｍ×ｎ）個の画素を含む場合、１フレーム分の映像信号Ｖ１には、（ｍ×ｎ）個の画素データが含まれる。以下、１フレーム分の映像信号Ｖ１に含まれる画素データの全体を「１フレーム分の映像データ」といい、画素データのデータ幅はｑビットであるとする。本実施形態では、表示画面の左上角から水平方向に並ぶｐ個の画素（表示画面の最も上の行に左詰めで並ぶｐ個の画素）を特定画素とし、１フレーム分の映像データのうち特定画素の画素データを部分映像データＰＤという（図４を参照）。部分映像データＰＤは、ｑビットの画素データをｐ個含んでいる。部分映像データＰＤは、１フレーム分の映像信号Ｖ１の先頭部分に含まれている。

テストデータ記憶部２１は、部分映像データＰＤと同じ形式を有するテストデータＴＤを記憶している。テストデータＴＤは、部分映像データＰＤと同様に、ｑビットのデータをｐ個含んでいる。テストデータＴＤは、予め決められた固定のデータである。テストデータＴＤの詳細は後述する。

図３に示すように、検査回路２０は、１フレーム分の映像信号Ｖ１に含まれる１フレーム分の映像データを部分映像データＰＤと残余のデータＲＤとに分ける（ステップＳ１０１）。前者は部分映像データ記憶部２２に対して出力され、後者はテストデータ追加部２３に対して出力される。部分映像データ記憶部２２は、ステップＳ１０１で得られた部分映像データＰＤを記憶する（ステップＳ１０２）。

テストデータ追加部２３は、ステップＳ１０１で得られた残余のデータＲＤに対して、テストデータ記憶部２１に記憶されたテストデータＴＤを追加する（ステップＳ１０３）。テストデータＴＤは、部分映像データＰＤが存在していた位置に追加される。これにより、１フレーム分の映像データが得られる。得られた１フレーム分の映像データは、表示制御回路１２内のＤＲＡＭインターフェイス回路１５に対して出力される。ＤＲＡＭインターフェイス回路１５は、ステップＳ１０３で得られた１フレーム分の映像データをＤＲＡＭ１３に書き込む（ステップＳ１０４）。この結果、ＤＲＡＭ１３には、元の１フレーム分の映像データにおいて部分映像データＰＤをテストデータＴＤに置換した１フレーム分の映像データが書き込まれる。

その後、ＤＲＡＭインターフェイス回路１５は、ステップＳ１０４で書き込んだ１フレーム分の映像データをＤＲＡＭ１３から読み出す（ステップＳ１０５）。検査回路２０は、ＤＲＡＭ１３から読み出した１フレーム分の映像データをテストデータＴＤ’と残余のデータＲＤ’とに分ける（ステップＳ１０６）。前者はテストデータ比較部２４に対して出力され、後者は部分映像データ追加部２５に対して出力される。

テストデータ比較部２４は、ＤＲＡＭ１３から読み出したテストデータＴＤ’を元のテストデータＴＤと比較する（ステップＳ１０７）。より詳細には、ステップＳ１０７において、テストデータ比較部２４は、ＤＲＡＭ１３から読み出した１フレーム分の映像データに含まれるテストデータＴＤ’と、テストデータ記憶部２１に記憶されたテストデータＴＤとを比較する。両者が一致した場合には、テストデータ比較部２４は、ＤＲＡＭ１３は正常と判断し、ステップＳ１１１へ進む。両者が一致しない場合には、テストデータ比較部２４は、ＤＲＡＭ１３は異常と判断し、ステップＳ１２１へ進む（ステップＳ１０８）。

ＤＲＡＭ１３が正常である場合（ステップＳ１０８でＹｅｓの場合）、部分映像データ追加部２５は、ＤＲＡＭ１３から読み出した残余のデータＲＤ’に対して部分映像データＰＤを追加する（ステップＳ１１１）。より詳細には、ステップＳ１１１において、部分映像データ追加部２５は、ＤＲＡＭ１３から読み出した１フレーム分の映像データに含まれる残余のデータＲＤ’に対して、部分映像データ記憶部２２に記憶された部分映像データＰＤを追加する。部分映像データＰＤは、元の位置に追加される。これにより、１フレーム分の映像データＶＤが得られる。検査回路２０は、ステップＳ１１１で得られた１フレーム分の映像データＶＤを出力する（ステップＳ１１２）。表示制御回路１２からパネル駆動回路１４に対して出力される映像信号Ｖ２には、映像信号Ｖ１に含まれる映像データを現フレームの映像データ、映像データＶＤを前フレームの映像データとしてオーバーシュート処理を行った結果が含まれる。

ＤＲＡＭ１３が異常である場合（ステップＳ１０８でＮｏの場合）、テストデータ比較部２４は、ＤＲＡＭインターフェイス回路１５に対してリセット指示を出力する。ＤＲＡＭインターフェイス回路１５は、リセット指示に従いＤＲＡＭ１３をリセットする（ステップＳ１２１）。ＤＲＡＭ１３は、リセット指示を受けると、初期化処理を行う。ＤＲＡＭ１３が初期化処理を完了するまで、表示制御回路１２は制御信号Ｃ１の出力を停止し、パネル駆動回路１４は表示パネル１１の駆動を停止する。

検査回路２０は、ステップＳ１１２またはステップＳ１２１を実行した後、ステップＳ１０１へ進む。検査回路２０は、次の１フレーム分の映像信号Ｖ１に対して上記の処理を行う。

このように表示制御回路１２は、映像信号Ｖ１に含まれる部分映像データＰＤ（表示画面の左上角から水平方向に並ぶｐ個の特定画素の画素データ）を記憶し、部分映像データＰＤをテストデータＴＤに置換した映像データをＤＲＡＭ１３に書き込み、ＤＲＡＭ１３から読み出した映像データに含まれるテストデータＴＤ’をテストデータＴＤと比較することにより、ＤＲＡＭ１３が正常か異常かを検査する。表示制御回路１２は、ＤＲＡＭ１３が正常のときにはテストデータＴＤ’を部分映像データＰＤに置換し、ＤＲＡＭ１３が異常のときにはＤＲＡＭ１３をリセットする。

図５は、テストデータＴＤの例を示す図である。図５に示す例では、ｐ＝３２、ｑ＝８（データの個数は３２個、データ幅は８ビット）である。テストデータＴＤに含まれるデータのデータ幅は、映像信号Ｖ１に含まれる画素データのデータ幅と同じである。テストデータＴＤは、以下の条件１および２を満たすように決定される。テストデータＴＤは、以下の条件３を満たすことが好ましい。
条件１：テストデータＴＤに含まれるすべてのデータは、互いに異なる。
条件２：いずれのビットについても、ビットの値が０であるデータとビットの値が１であるデータとがテストデータＴＤに含まれる。
条件３：テストデータＴＤは、すべて０であるデータと、すべて１であるデータとを含まない。

図６は、テストデータＴＤを用いた異常検知の例を示す図である。ＤＲＡＭ１３が誤動作したときには、読み出したデータがすべて０またはすべて１になったり、アドレスが異常になってビット位置がずれたりする。図５に示すテストデータＴＤでは、１番目のデータは「０００００００１」である。ＤＲＡＭ１３の誤動作によって読み出したデータがすべて０になるときには、テストデータＴＤ’に含まれる１番目のデータは「００００００００」になる。ＤＲＡＭ１３の誤動作によって読み出したデータがすべて１になるときには、テストデータＴＤ’に含まれる１番目のデータは「１１１１１１１１」になる。ＤＲＡＭ１３の誤動作によってアドレスが＋１だけずれるときには、テストデータＴＤ’に含まれる１番目のデータは「００００００１０」になる。ＤＲＡＭ１３の誤動作によってアドレスが＋８（バースト転送の単位）だけずれるときには、テストデータＴＤ’に含まれる１番目のデータは「０００００１０１」になる。いずれの場合も、テストデータＴＤとテストデータＴＤ’を比較することにより、ＤＲＡＭ１３の異常を検知することができる。

テストデータＴＤが上記の条件１および２を満たす場合、読み出したデータがすべて０またはすべて１になる異常と、ビット位置がずれる異常とを確実に検知することができる。したがって、ＤＲＡＭ１３の異常を高い精度で検知することができる。

図７は、表示制御回路１２のタイミングチャートである。図７において、ＶＳ＿ＩＮは映像信号Ｖ１に含まれる垂直同期信号、ＤＥ＿ＩＮは映像信号Ｖ１に含まれる映像データの有効期間を示す信号、ＤＡＴＡ＿ＩＮは映像信号Ｖ１に含まれる映像データである。ＶＳ＿ＯＵＴはＤＲＡＭ１３から映像データを読み出し、表示制御回路１２の後段に映像データＶＤを出力するときの垂直同期信号、ＤＥ＿ＯＵＴはＤＲＡＭ１３から読み出した映像データの有効期間を示す信号、ＤＲＡＭ＿ＯＵＴはＤＲＡＭ１３から読み出した映像データ、ＤＡＴＡ＿ＯＵＴは映像データＶＤである。ＲＥＳＥＴはＤＲＡＭ１３のリセット信号、ＭＥＭ＿ＲＥＡＤＹはＤＲＡＭ１３が使用可能か否か示すＤＲＡＭ１３の出力信号である。

信号ＤＥ＿ＩＮがハイレベルのときに、映像データＤＡＴＡ＿ＩＮは有効である。信号ＤＥ＿ＩＮがハイレベルのときの映像データＤＡＴＡ＿ＩＮは、表示制御回路１２に入力され、ＤＲＡＭ１３に書き込まれる。ただし、信号ＶＳ＿ＩＮが立ち下がった直後に入力されたｐ個の特定画素の画素データ（部分映像データＰＤ）は、テストデータＴＤに含まれるｐ個のデータに置換される。部分映像データ記憶部２２は、それぞれが部分映像データＰＤを記憶できる２個のバッファＢＵＦ１、ＢＵＦ２を有する。１フレーム分の映像信号Ｖ１から得られた部分映像データＰＤは、バッファＢＵＦ１、ＢＵＦ２に交互に書き込まれ、２フレーム期間後の映像信号Ｖ１から得られた部分映像データＰＤによって上書きされるまで保持される。

信号ＤＥ＿ＯＵＴがハイレベルのときに、映像データＤＲＡＭ＿ＯＵＴは有効である。信号ＤＥ＿ＩＮがハイレベルのときの映像データＤＲＡＭ＿ＯＵＴは、表示制御回路１２に入力される。検査回路２０は、信号ＶＳ＿ＯＵＴが立ち下がった直後に入力されたｐ個のデータ（テストデータＴＤ’）とテストデータＴＤが一致するか否かを検査する。両者が一致する場合、テストデータＴＤ’をバッファＢＵＦ１、ＢＵＦ２の一方に記憶された部分映像データＰＤに置換した映像データＶＤが信号ＤＡＴＡ＿ＯＵＴとして後段に出力される。

両者が一致しない場合、ＤＲＡＭ１３にとって有効な長さを有する信号ＲＥＳＥＴが出力される。信号ＲＥＳＥＴが有効となる長さは、ＤＲＡＭ１３によって異なる。ＤＲＡＭ１３は、リセットされると初期化処理を開始する。ＤＲＡＭ１３が初期化処理を行っている間、信号ＭＥＭ＿ＲＥＡＤＹはローレベルなる。表示制御回路１２は、信号ＭＥＭ＿ＲＥＡＤＹがハイレベルになった後に、ＤＲＡＭ１３からの読み出しを再開する。図７には、時刻ｔｘにおいてＤＲＡＭ１３が異常状態となった場合に、時刻ｔ１１でＤＲＡＭ１３の誤動作が検知され、ＤＲＡＭ１３が時刻ｔ１１〜ｔ１２の期間で初期化処理を行うことが記載されている。

以上に示すように、本実施形態に係る表示装置１０は、表示パネル１１と、フレームメモリ（ＤＲＡＭ１３）と、フレームメモリを用いて第１映像信号（映像信号Ｖ１）に対して所定の処理を行い、得られた第２映像信号（映像信号Ｖ２）を出力する表示制御回路１２と、第２映像信号に基づき表示パネルを駆動するパネル駆動回路１４とを備えている。表示制御回路１２は、第１映像信号に含まれる部分映像データＰＤを記憶し、部分映像データＰＤを第１テストデータ（テストデータＴＤ）に置換した映像データをフレームメモリに書き込み、フレームメモリから読み出した映像データに含まれる第２テストデータ（テストデータＴＤ’）を第１テストデータと比較することにより、フレームメモリが正常か異常かを検査する。

表示制御回路１２は、フレームメモリが正常のときには第２テストデータを部分映像データＰＤに置換し、フレームメモリが異常のときにはフレームメモリをリセットする。フレームメモリは、リセット機能を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ１３）である。

このような表示装置１０によれば、部分映像データＰＤを第１テストデータに置換した映像データをフレームメモリに書き込み、フレームメモリから読み出した映像データに含まれる第２テストデータを第１テストデータと比較することにより、フレームメモリが正常か異常かを検査することができる。フレームメモリが異常のときにはフレームメモリをリセットすることにより、フレームメモリの誤動作に起因する異常表示を抑制することができる。

また、部分映像データＰＤは、表示画面の左上角から水平方向に並ぶ複数の画素（ｐ個の画素）の画素データである。このような部分映像データＰＤを用いることにより、部分映像データＰＤを第１テストデータに置換したことにより表示画像が受ける影響を小さくすることができる。また、部分映像データＰＤは、１フレーム分の第１映像信号の先頭部分に含まれている。したがって、部分映像データＰＤを第１テストデータに置換する処理や、第２テストデータを第１テストデータと比較する処理を容易に行うことができる。

また、第１テストデータは、互いに異なる複数のデータ（ｐ個のデータ）を含み、データのいずれのビットについても、ビットの値が０であるデータとビットの値が１であるデータとが、第１テストデータに含まれている（条件１および２）。このような第１テストデータを用いることにより、フレームメモリの異常を高い精度で検知し、フレームメモリの誤動作に起因する異常表示を抑制することができる。

なお、以上の説明では、部分映像データＰＤは、表示画面の左上角から水平方向に並ぶ複数の画素の画素データであることとした。一般に、部分映像データＰＤは、表示画面の端に並ぶ複数の画素の画素データであってもよい。例えば、部分映像データＰＤは、表示画面の右下角から水平方向に並ぶ複数の画素の画素データであってもよい。このような部分映像データＰＤを用いた場合でも、部分映像データＰＤを第１テストデータに置換したことにより表示画像が受ける影響を小さくすることができる。

（第２の実施形態）
図８は、第２の実施形態に係る液晶表示装置の構成を示すブロック図である。図８に示す液晶表示装置３０は、液晶パネル３１、表示制御回路３２、ＤＲＡＭ１３、パネル駆動回路３４、バックライト３５、および、バックライト駆動回路３６を備えている。バックライト３５は、赤色光源３７ｒ、緑色光源３７ｇ、および、青色光源３７ｂを含んでいる。以下、第１の実施形態との相違点を説明する。

液晶表示装置３０は、フィールドシーケンシャル方式の表示装置である。液晶表示装置３０は、画面を表示しないときに背面光を透過させるシースルー型の表示装置でもある。液晶表示装置３０では、１フレーム期間は、青フィールド期間、緑フィールド期間、および、赤フィールド期間に分割される。液晶パネル３１は、カラーフィルタを有しない。液晶パネル３１は複数の画素（図示せず）を含み、各画素はカラー画素として機能する。

青フィールド期間では、パネル駆動回路３４は青フィールドの映像信号に基づき液晶パネル３１を駆動し、青色光源３７ｂが発光する。これにより、青フィールドが表示される。同様に、緑フィールド期間では緑フィールドが表示され、赤フィールド期間では赤フィールドが表示される。液晶表示装置３０は、青フィールド、緑フィールド、および、赤フィールドを続けて表示することにより、カラーフィルタを有しない液晶パネル３１を用いてカラー表示を行う。

表示制御回路３２は、ＤＲＡＭ１３を用いて、１フレーム分の映像信号を３フィールドの映像信号に変換する。第１の実施形態に係る表示制御回路１２と同様に、表示制御回路３２は、検査回路４０を用いて検査処理を行う。

図９は、液晶表示装置３０における検査処理を説明するための図である。本実施形態では、表示画面の左上角から水平方向に並ぶｐ個の画素を特定画素とし、１フレーム分の映像データのうち特定画素の青フィールドの画素データを部分映像データＰＤという。部分映像データＰＤは、ｑビットの画素データをｐ個含んでいる。部分映像データＰＤは、１フレーム分の映像信号Ｖ１の先頭部分に含まれている。

検査回路４０は、部分映像データＰＤ（表示画面の左上角から水平方向に並ぶｐ個の特定画素の青フィールドの画素データ）を記憶し、部分映像データＰＤをテストデータＴＤに置換した映像データをＤＲＡＭ１３に書き込む。検査回路４０は、ＤＲＡＭ１３から読み出した映像データに含まれるテストデータＴＤ’を元のテストデータＴＤと比較する。両者が一致した場合には、検査回路４０は、ＤＲＡＭ１３から読み出した残余のデータＲＤ’に対して記憶した部分映像データＰＤを追加することにより、映像データＶＤを求める。両者が一致しない場合には、検査回路４０はＤＲＡＭ１３をリセットする。

このように表示制御回路３２は、映像信号Ｖ１に含まれる部分映像データＰＤを記憶し、部分映像データＰＤをテストデータＴＤに置換した映像データをＤＲＡＭ１３に書き込み、ＤＲＡＭ１３から読み出した映像データに含まれるテストデータＴＤ’をテストデータＴＤと比較することにより、ＤＲＡＭ１３が正常か異常かを検査する。表示制御回路３２は、ＤＲＡＭ１３が正常のときにはテストデータＴＤ’を部分映像データＰＤに置換し、ＤＲＡＭ１３が異常のときにはＤＲＡＭ１３をリセットする。

以上に示すように、本実施形態に係る液晶表示装置３０は、フィールドシーケンシャル方式の表示装置であり、部分映像データＰＤは、表示画面の左上角から水平方向に並ぶ複数の画素（ｐ個の画素）の最初のフィールド（青フィールド）の画素データである。部分映像データは、１フレーム分の第１映像信号（映像信号Ｖ１）の先頭部分に含まれている。

このような液晶表示装置３０によれば、第１の実施形態に係る表示装置１０と同様に、フレームメモリが正常か異常かを検査することができる。また、フレームメモリが異常のときにはフレームメモリをリセットすることにより、フレームメモリの誤動作に起因する異常表示を抑制することができる。また、特定画素の最初のフィールドの画素データをテストデータＴＤに置換することにより、特定画素のすべてのフィールドの画素データをテストデータＴＤに置換する場合よりも、回路規模を小さくすることができる。

（第３の実施形態）
第３の実施形態に係る液晶表示装置は、第２の実施形態に係る液晶表示装置３０と同じ構成を有する（図８を参照）。本実施形態に係る液晶表示装置は、フィールドシーケンシャル方式の表示装置であり、シースルー型の表示装置でもある。本実施形態に係る表示制御回路は、第１および第２の実施形態に係る表示制御回路１２、３２と同様に、検査処理を行う。

図１０は、本実施形態に係る液晶表示装置における検査処理を説明するための図である。本実施形態では、表示画面の右下角から水平方向に並ぶｐ個の画素（表示画面の最も下の行に右詰めで並ぶｐ個の画素）を特定画素とし、１フレーム分の映像データのうち、特定画素の青フィールドの画素データを部分映像データＰＤｂ、特定画素の緑フィールドの画素データを部分映像データＰＤｇ、特定画素の赤フィールドの画素データを部分映像データＰＤｒという。部分映像データＰＤｒ、ＰＤｇ、ＰＤｒは、それぞれ、ｑビットの画素データをｐ個含んでいる。部分映像データＰＤｒ、ＰＤｇ、ＰＤｒは、１フレーム分の映像信号Ｖ１の後尾部分に含まれている。

本実施形態に係る検査回路は、部分映像データＰＤｒ、ＰＤｇ、ＰＤｒ（表示画面の右下角から水平方向に並ぶｐ個の特定画素の赤、緑、および、青フィールドの画素データ）を記憶し、部分映像データＰＤｒ、ＰＤｇ、ＰＤｂをすべてテストデータＴＤに置換した映像データをＤＲＡＭ１３に書き込む。検査回路は、ＤＲＡＭ１３から読み出した青フィールドの映像データに含まれるテストデータＴＤ’を元のテストデータＴＤと比較する。両者が一致したときには、検査回路は、ＤＲＡＭ１３から読み出した残余のデータＲＤ’に対して記憶した部分映像データＰＤｂを追加することにより、青フィールドの映像データＶＤを求める。両者が一致しないときには、検査回路はＤＲＡＭ１３をリセットする。検査回路は、ＤＲＡＭ１３から読み出した緑フィールドの映像データ、および、赤フィールドの映像データについても同様の処理を行う。

図１１は、第２の実施形態に係る液晶表示装置３０における検査タイミングと異常検知タイミングを示す図である。図１２は、本実施形態に係る液晶表示装置における検査タイミングと異常検知タイミングを示す図である。図１１および図１２において、三角形は検査タイミングを示し、バツ印は異常検知タイミングを示し、斜め矢印は画素データの書き込みが行われている画素の行を示し、長方形はバックライトに含まれる３種類の光源の点灯期間を示す。

第２の実施形態に係る液晶表示装置３０（図１１）では、最初のフィールドの先頭部分にあるｐ個の画素の画素データがテストデータＴＤに置換され、検査処理は１フレーム期間に１回行われる。図１１では、検査処理は時刻ｔ２１で行われた後、時刻ｔ２２で行われる。このため、時刻ｔｘにおいてＤＲＡＭ１３が異常状態になった場合、ＤＲＡＭ１３は緑フィールド期間と赤フィールド期間において異常状態のままで誤動作し続ける。この結果、緑フィールド期間と赤フィールド期間では異常表示が発生する。

本実施形態に係る液晶表示装置（図１２）では、各フィールドの後尾部分にあるｐ個の画素データがテストデータＴＤに置換され、検査処理は１フレーム期間に３回行われる。図１２では、検査処理は時刻ｔ３１で行われた後、時刻ｔ３２、ｔ３３、ｔ３４で行われる。このため、時刻ｔｘにおいてＤＲＡＭ１３が異常状態になった場合、時刻ｔ３２における検査処理でＤＲＡＭ１３の異常が検知され、時刻ｔ３２においてＤＲＡＭ１３はリセットされる。したがって、ＤＲＡＭ１３は緑フィールド期間では既に正常状態にある。また、ＤＲＡＭ１３のリセットがバックライト点灯前に完了すれば、緑フィールドでも異常表示が発生しない。本実施形態に係る液晶表示装置によれば、バックライト点灯前にＤＲＡＭ１３の異常を検知し、ＤＲＡＭ１３の誤動作に起因する異常表示を早期に抑制することができる。

以上に示すように、本実施形態に係る液晶表示装置は、フィールドシーケンシャル方式の表示装置であり、部分映像データＰＤは、表示画面の右下角から水平方向に並ぶ複数の画素（ｐ個の画素）の各フィールド（青、緑、および、赤フィールド）の画素データである。部分映像データＰＤｒ、ＰＤｇ、ＰＤｒは、１フレーム分の第１映像信号の後尾部分に含まれている。

このような液晶表示装置によれば、第１および第２の実施形態に係る表示装置１０、３０と同様に、フレームメモリが正常か異常かを検査することができる。また、フレームメモリが異常のときにはフレームメモリをリセットすることにより、フレームメモリの誤動作に起因する異常表示を抑制することができる。また、特定画素のすべてのフィールドの画素データをテストデータＴＤに置換することにより、特定画素のあるフィールドの画素データをテストデータＴＤに置換する場合よりも、フレームメモリの異常を早期に検知し、フレームメモリの誤動作に起因する異常表示を早期に抑制することができる。

以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。

１０…表示装置
１１…表示パネル
１２、３２…表示制御回路
１３…ＤＲＡＭ（フレームメモリ）
１４、３４…パネル駆動回路
１５…ＤＲＡＭインターフェイス回路
２０、４０…検査回路
２１…テストデータ記憶部
２２…部分映像データ記憶部
２３…テストデータ追加部
２４…テストデータ比較部
２５…部分映像データ追加部
３０…液晶表示装置
３１…液晶パネル
３５…バックライト
３６…バックライト駆動回路
３７…光源

Claims (14)

1. 表示パネルと、
   フレームメモリと、
   前記フレームメモリを用いて第１映像信号に対して所定の処理を行い、得られた第２映像信号を出力する表示制御回路と、
   前記第２映像信号に基づき前記表示パネルを駆動するパネル駆動回路とを備え、
   前記表示制御回路は、前記第１映像信号に含まれる部分映像データを記憶し、前記部分映像データを第１テストデータに置換した映像データを前記フレームメモリに書き込み、前記フレームメモリから読み出した映像データに含まれる第２テストデータを前記第１テストデータと比較することにより、前記フレームメモリが正常か異常かを検査することを特徴とする、表示装置。
2. 前記表示制御回路は、前記フレームメモリが正常のときには前記第２テストデータを前記部分映像データに置換し、前記フレームメモリが異常のときには前記フレームメモリをリセットすることを特徴とする、請求項１に記載の表示装置。
3. 前記フレームメモリは、リセット機能を有するダイナミックランダムアクセスメモリであることを特徴とする、請求項２に記載の表示装置。
4. 前記部分映像データは、表示画面の端に並ぶ複数の画素の画素データであることを特徴とする、請求項３に記載の表示装置。
5. 前記部分映像データは、前記表示画面の左上角から水平方向に並ぶ複数の画素の画素データであることを特徴とする、請求項４に記載の表示装置。
6. 前記部分映像データは、１フレーム分の前記第１映像信号の先頭部分に含まれていることを特徴とする、請求項５に記載の表示装置。
7. 前記表示装置は、フィールドシーケンシャル方式の表示装置であり、
   前記部分映像データは、前記表示画面の左上角から水平方向に並ぶ複数の画素の最初のフィールドの画素データであることを特徴とする、請求項４に記載の表示装置。
8. 前記部分映像データは、１フレーム分の前記第１映像信号の先頭部分に含まれていることを特徴とする、請求項７に記載の表示装置。
9. 前記表示装置は、フィールドシーケンシャル方式の表示装置であり、
   前記部分映像データは、前記表示画面の右下角から水平方向に並ぶ複数の画素の各フィールドの画素データであることを特徴とする、請求項４に記載の表示装置。
10. 前記部分映像データは、１フレーム分の前記第１映像信号の後尾部分に含まれていることを特徴とする、請求項９に記載の表示装置。
11. 前記第１テストデータは、互いに異なる複数のデータを含み、
    前記データのいずれのビットについても、ビットの値が０であるデータとビットの値が１であるデータとが、前記第１テストデータに含まれていることを特徴とする、請求項３に記載の表示装置。
12. 表示パネルとフレームメモリとを含む表示装置の制御方法であって、
    前記フレームメモリを用いて第１映像信号に対して所定の処理を行い、得られた第２映像信号を出力するステップと、
    前記第２映像信号に基づき前記表示パネルを駆動するステップと、
    前記フレームメモリが正常か異常かを検査するステップとを備え、
    前記検査するステップは、
    前記第１映像信号に含まれる部分映像データを記憶するステップと、
    前記部分映像データを第１テストデータに置換した映像データを前記フレームメモリに書き込むステップと、
    前記フレームメモリから読み出した映像データに含まれる第２テストデータを前記第１テストデータと比較するステップとを含むことを特徴とする、表示装置の制御方法。
13. 前記検査するステップは、
    前記フレームメモリが正常のときには前記第２テストデータを前記部分映像データに置換するステップと、
    前記フレームメモリが異常のときには前記フレームメモリをリセットするステップとをさらに含むことを特徴とする、請求項１２に記載の表示装置の制御方法。
14. 前記フレームメモリは、リセット機能を有するダイナミックランダムアクセスメモリであることを特徴とする、請求項１３に記載の表示装置の制御方法。

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