JP2015056191A - Bist回路 - Google Patents
Bist回路 Download PDFInfo
- Publication number
- JP2015056191A JP2015056191A JP2013188145A JP2013188145A JP2015056191A JP 2015056191 A JP2015056191 A JP 2015056191A JP 2013188145 A JP2013188145 A JP 2013188145A JP 2013188145 A JP2013188145 A JP 2013188145A JP 2015056191 A JP2015056191 A JP 2015056191A
- Authority
- JP
- Japan
- Prior art keywords
- address
- physical
- data
- memory
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
- G11C2029/3602—Pattern generator
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【解決手段】BIST回路は、論理アドレス信号、論理データ信号および論理期待値信号が入力されるアドレス・データ変換回路を備える。アドレス・データ変換回路は、メモリの物理構成に応じて、論理データを変換することにより、メモリに書き込むための物理データを規定する物理データ信号を生成する。アドレス・データ変換回路は、メモリの物理構成に応じて、論理アドレスを変換することにより、物理データに対応するメモリの物理アドレスを規定する物理アドレス信号を生成する。アドレス・データ変換回路は、メモリの物理構成に応じて、論理期待値を変換することにより、物理データに対応するメモリの読み出しデータの期待値である物理期待値を規定する物理期待値信号を生成する。
【選択図】図1
Description
A2p=A2
A1p=A1
A0p=A0^E0 ("^"は、排他的論理和)
TC テストシーケンス生成回路
CC アドレス・データ変換回路
OC 出力解析回路
X 排他的論理和回路
OR 論理和回路
AGC アドレス生成回路
DGC データ生成回路
DR Marchデータレジスタ(記憶回路)
AC 変換回路
DC 変換回路
XD 演算回路
EC 変換回路
XE 演算回路
DE 遅延回路
Claims (7)
- 半導体集積回路に内蔵されたメモリ又は半導体集積回路の外部に設けられたメモリのテストを実行するBIST回路であって、
実行すべきテストシーケンスに応じて、論理アドレスを規定する論理アドレス信号、前記論理アドレスに対応する書き込みデータである論理データを規定する論理データ信号、および、前記論理アドレスに対応する読み出しデータの期待値である論理期待値を規定する論理期待値信号を生成するテストシーケンス生成回路と、
前記論理アドレス信号、前記論理データ信号および前記論理期待値信号が入力され、前記メモリの物理構成に応じて、前記論理データを変換することにより、前記メモリに書き込むための物理データを規定する物理データ信号を生成し、前記メモリの物理構成に応じて、前記論理アドレスを変換することにより、前記物理データに対応する前記メモリの物理アドレスを規定する物理アドレス信号を生成し、前記メモリの物理構成に応じて、前記論理期待値を変換することにより、前記物理データに対応する前記メモリの読み出しデータの期待値である物理期待値を規定する物理期待値信号を生成するアドレス・データ変換回路と、
前記物理アドレス信号により規定される前記メモリの前記物理アドレスに書き込まれた前記物理データを前記メモリから読み出した出力データを規定する出力データ信号と、前記論理期待値信号とが入力され、前記出力データと前記物理期待値とを比較し、この比較結果に基づいて、前記メモリの故障の有無を解析した解析結果信号を出力する出力解析回路と、を備え、
前記アドレス・データ変換回路は、前記論理アドレスのアドレス順を、前記メモリに対して物理的にテストシーケンスを実行する順に変換するBIST回路。 - 前記アドレス・データ変換回路は、
前記論理アドレスのビットに予め設定された拡張アドレスのビットを加えたアドレスを、前記メモリの物理構成に応じて、前記物理アドレスに変換する
請求項1に記載のBIST回路。 - 前記アドレス・データ変換回路は、
前記メモリのアドレス入力のビット幅よりも多いアドレス入力のビット幅を有する請求項1または2に記載のBIST回路。 - 前記アドレス・データ変換回路は、
前記論理アドレスを前記物理アドレスに変換する規則となる前記メモリの物理構成に応じた情報を、テスト時に外部から入力される請求項1から3のいずれか一項に記載のBIST回路。 - 前記テストシーケンス生成回路は、
前記メモリに対するアクセスの書き込み動作又は読み出し動作の設定コードと、前記アクセスにおける書き込みデータである論理データ又は読み出しデータである論理期待値との組を、複数記憶する記憶回路を有し、
前記BIST回路は、
前記アドレス・データ変換回路が生成する前記物理アドレスのアドレス順に、前記設定コードに対応する前記メモリへのアクセス動作を、順次、実行する請求項1から4のいずれか一項に記載のBIST回路。 - 前記記憶回路は、
前記拡張アドレスのビットを用いるか否かを設定するフラグ情報を記憶し、
前記アドレス・データ変換回路は、
前記フラグ情報が前記拡張アドレスのビットを用いることを規定する場合は、前記論理アドレスのビットに前記拡張アドレスのビットを加えたアドレスを、前記メモリの物理構成に応じて、前記物理アドレスに変換し、
一方、前記フラグ情報が前記拡張アドレスのビットを用いないことを規定する場合は、前記論理アドレスのビットに前記拡張アドレスのビットを加えていないアドレスを、前記メモリの物理構成に応じて、前記物理アドレスに変換する請求項2に記載のBIST回路。 - 前記フラグ情報は、テスト時に、前記記憶回路に外部から入力される請求項6に記載のBIST回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013188145A JP6046012B2 (ja) | 2013-09-11 | 2013-09-11 | Bist回路 |
US14/196,220 US9355745B2 (en) | 2013-09-11 | 2014-03-04 | BIST circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013188145A JP6046012B2 (ja) | 2013-09-11 | 2013-09-11 | Bist回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015056191A true JP2015056191A (ja) | 2015-03-23 |
JP6046012B2 JP6046012B2 (ja) | 2016-12-14 |
Family
ID=52626765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013188145A Expired - Fee Related JP6046012B2 (ja) | 2013-09-11 | 2013-09-11 | Bist回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9355745B2 (ja) |
JP (1) | JP6046012B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10629284B2 (en) | 2016-12-08 | 2020-04-21 | Winbond Electronics Corp. | Semiconductor memory device witih a built-in self test circuit for adjusting a memory device property |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9791503B1 (en) | 2015-09-30 | 2017-10-17 | Integrated Device Technology, Inc. | Packaged oscillators with built-in self-test circuits that support resonator testing with reduced pin count |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03210483A (ja) * | 1990-01-12 | 1991-09-13 | Advantest Corp | メモリ試験装置 |
JP2000076894A (ja) * | 1998-09-02 | 2000-03-14 | Nec Corp | 組込み自己テスト回路 |
JP2000163990A (ja) * | 1998-11-24 | 2000-06-16 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2002358797A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体集積回路 |
JP2004071020A (ja) * | 2002-08-05 | 2004-03-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査方法 |
JP2005141794A (ja) * | 2003-11-04 | 2005-06-02 | Nec Electronics Corp | アドレス生成回路、半導体集積回路 |
US20090116321A1 (en) * | 2007-11-01 | 2009-05-07 | Arm Limited | Apparatus and method for detection of address decoder open faults |
JP2013200911A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5844914A (en) * | 1996-05-15 | 1998-12-01 | Samsung Electronics, Co. Ltd. | Test circuit and method for refresh and descrambling in an integrated memory circuit |
US6941499B1 (en) * | 2001-06-18 | 2005-09-06 | Taiwan Semiconductor Manufacturing Company | Method to verify the performance of BIST circuitry for testing embedded memory |
JP4044075B2 (ja) | 2004-06-14 | 2008-02-06 | 株式会社東芝 | 半導体集積回路の試験回路及び試験方法 |
US20070124628A1 (en) * | 2005-11-30 | 2007-05-31 | Lsi Logic Corporation | Methods of memory bitmap verification for finished product |
JP2007188560A (ja) | 2006-01-11 | 2007-07-26 | Toshiba Corp | 半導体集積回路 |
JP5846664B2 (ja) * | 2011-12-28 | 2016-01-20 | インテル・コーポレーション | メモリ回路試験エンジン用の汎用アドレススクランブラ |
-
2013
- 2013-09-11 JP JP2013188145A patent/JP6046012B2/ja not_active Expired - Fee Related
-
2014
- 2014-03-04 US US14/196,220 patent/US9355745B2/en not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03210483A (ja) * | 1990-01-12 | 1991-09-13 | Advantest Corp | メモリ試験装置 |
US5214654A (en) * | 1990-01-12 | 1993-05-25 | Advantest Corporation | Memory tester |
JP2000076894A (ja) * | 1998-09-02 | 2000-03-14 | Nec Corp | 組込み自己テスト回路 |
JP2000163990A (ja) * | 1998-11-24 | 2000-06-16 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2002358797A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体集積回路 |
JP2004071020A (ja) * | 2002-08-05 | 2004-03-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査方法 |
US20040125667A1 (en) * | 2002-08-05 | 2004-07-01 | Hiroyuki Sadakata | Semiconductor memory device and method for testing the same |
JP2005141794A (ja) * | 2003-11-04 | 2005-06-02 | Nec Electronics Corp | アドレス生成回路、半導体集積回路 |
US20090116321A1 (en) * | 2007-11-01 | 2009-05-07 | Arm Limited | Apparatus and method for detection of address decoder open faults |
JP2013200911A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体記憶装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10629284B2 (en) | 2016-12-08 | 2020-04-21 | Winbond Electronics Corp. | Semiconductor memory device witih a built-in self test circuit for adjusting a memory device property |
Also Published As
Publication number | Publication date |
---|---|
US9355745B2 (en) | 2016-05-31 |
US20150074475A1 (en) | 2015-03-12 |
JP6046012B2 (ja) | 2016-12-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4889357B2 (ja) | 試験装置、プログラムおよび試験方法 | |
US11625196B2 (en) | Semiconductor memory device and operating method thereof | |
KR20150090414A (ko) | 에러 정정 동작을 수행하는 반도체 장치 | |
KR20140136204A (ko) | 반도체 시스템 | |
JP2013065375A (ja) | 半導体集積回路 | |
JP6046012B2 (ja) | Bist回路 | |
US9013931B2 (en) | Semiconductor memory device and method for testing the same | |
JP5911816B2 (ja) | 半導体集積回路装置 | |
TW201327566A (zh) | 用於動態隨機存取記憶體之去耦合電容值校正裝置及方法 | |
US9299403B2 (en) | Semiconductor devices and semiconductor systems including the same | |
KR20150071470A (ko) | 반도체 메모리 장치 및 그 동작방법 | |
KR20110109126A (ko) | 모듈제어회로를 포함하는 반도체모듈 및 반도체모듈의 제어방법 | |
JP5077806B2 (ja) | メモリ試験装置 | |
JP3606788B2 (ja) | 半導体集積回路および半導体集積回路の検査方法 | |
KR20120065225A (ko) | 기준전압 트레이닝을 수행하는 방법 | |
US8427883B2 (en) | Setting circuit and integrated circuit including the same | |
JP2012033091A (ja) | 半導体回路およびそのテスト方法 | |
JP2007265518A (ja) | デコーダのテスト回路 | |
JP2007334994A (ja) | 半導体集積回路 | |
JP5359033B2 (ja) | テスト装置、テスト方法および集積回路 | |
CN115910178A (zh) | 存储器、数据处理结构和数据分析方法 | |
JP2012247868A (ja) | メモリアクセス制御回路およびメモリアクセス制御方法 | |
JP2004327036A5 (ja) | ||
KR20120070405A (ko) | 반도체 장치 및 그의 테스트 방법 | |
JP2008123623A (ja) | メモリ試験装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150810 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160106 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160122 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160302 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160830 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160913 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161018 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161116 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6046012 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
LAPS | Cancellation because of no payment of annual fees |