JP2007334994A - 半導体集積回路 - Google Patents
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Abstract
【課題】メモリやレジスタ等の記憶部に対してBIST(Built In Self Test)を短時間に行うことが可能な半導体集積回路を実現する。
【解決手段】DSP1と、第1乃至第3のRAM3〜5と、チップセレクト信号S1〜S3を出力可能で、かつ、アドレス変換部としても機能するCS生成部2と、BIST時に第1乃至第3のRAM3〜5の各出力の一致を比較可能な一致比較回路6とを設ける。CS生成部2は、BISTに際してチップセレクト信号S1〜S3のいずれをも活性化して、DSP1が第1乃至第3のRAM3〜5の全てにアクセス可能となるようにし、かつ、仮想アドレス空間における、第1乃至第3のRAM3〜5の各記憶領域が同一アドレスとなるようアドレスマッピングを変更する。DSP1は、BISTに際して、同一データを第1乃至第3のRAM3〜5の各同一アドレスに書き込み、一致比較回路6は第1乃至第3のRAM3〜5の各出力が一致しているか否かを比較する。
【選択図】図1
【解決手段】DSP1と、第1乃至第3のRAM3〜5と、チップセレクト信号S1〜S3を出力可能で、かつ、アドレス変換部としても機能するCS生成部2と、BIST時に第1乃至第3のRAM3〜5の各出力の一致を比較可能な一致比較回路6とを設ける。CS生成部2は、BISTに際してチップセレクト信号S1〜S3のいずれをも活性化して、DSP1が第1乃至第3のRAM3〜5の全てにアクセス可能となるようにし、かつ、仮想アドレス空間における、第1乃至第3のRAM3〜5の各記憶領域が同一アドレスとなるようアドレスマッピングを変更する。DSP1は、BISTに際して、同一データを第1乃至第3のRAM3〜5の各同一アドレスに書き込み、一致比較回路6は第1乃至第3のRAM3〜5の各出力が一致しているか否かを比較する。
【選択図】図1
Description
この発明は、メモリ等の記憶部を備え、その記憶部に対してBIST(Built In Self Test)を行うことが可能な半導体集積回路に関する。
DRAM(Dynamic Random Access Memory)やROM(Read Only Memory)等のメモリを備えた半導体集積回路においては、BIST等の手法によりメモリに対してテストが行われる。そのような技術の例として、下記特許文献1が存在する。
半導体集積回路が、DRAMやROM等のメモリに加えてCPU(Central Processing Unit)やDSP(Digital Signal Processor)等の演算処理部を備え、演算処理部とメモリとが接続されている場合、演算処理部をBISTのテスタとして機能させることができる。そして、演算処理部に接続されたメモリが物理的に複数、存在し、アドレス信号及びデータ信号をやり取りする配線をメモリ間で共用する場合には、メモリテストに際して演算処理部は、共用配線にテスト信号を送りつつ、個々のメモリを順次テストすることとなる。
すなわち、例えば半導体集積回路が、一つのDSPとそのDSPに接続された第1乃至第3メモリとを有し、第1乃至第3メモリの各々とDSPとの間で、アドレス信号及びデータ信号をやり取りする配線を共用する場合、DSPがBISTを行うには、第1メモリ、第2メモリ、第3メモリといった順に、各メモリ一つずつに対してメモリテストを順次実施する必要がある。
この場合、第1乃至第3メモリが各々、例えば1024ワード構成のDRAMである場合、少なくとも1024×3=3072ワードのデータの書き込み・読み出し動作が必要となる。よって、半導体集積回路に搭載されるメモリ数が増えると、そのメモリサイズに応じてテスト時間が増大するという問題があった。特にゲートサイズが130nmや95nmといったサブミクロンレベル世代になると、50kワード乃至100kワードもの多量の記憶容量をメモリが有する可能性があり、プロセスの更なる微細化が進めば、テスト時間がさらに増大する可能性がある。
また、この問題は、演算処理部に接続されたDRAMやROM等のメモリに対してだけではなく、DSPやCPU等の演算処理部により一時記憶場所として使用されるレジスタをテストする場合にも当てはまる。
この発明は上記の事情に鑑みてなされたもので、メモリやレジスタ等の記憶部に対してBISTを短時間に行うことが可能な半導体集積回路を実現することを目的とする。
請求項1に記載の発明は、演算処理部と、アドレス変換部と、複数のRAM(Random Access Memory)と、比較回路とを備え、前記アドレス変換部は、前記演算処理部から見た仮想アドレス空間において、前記複数のRAMの各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、前記演算処理部は、前記複数のRAMに対してBIST(Built In Self Test)を行うことが可能であって、前記BISTに際して、前記アドレス変換部は、前記仮想アドレス空間における、前記複数のRAMのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、前記演算処理部は、同一データを前記複数のRAMのうちの前記少なくとも二つの各同一アドレスに書き込み、前記比較回路は、前記複数のRAMのうちの前記少なくとも二つの各同一アドレスに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、前記演算処理部は、前記比較回路における比較結果に応じて前記複数のRAMの診断を行う半導体集積回路である。
請求項2に記載の発明は、演算処理部と、アドレス変換部と、複数のROM(Read Only Memory)と、データ圧縮回路とを備え、前記アドレス変換部は、前記演算処理部から見た仮想アドレス空間において、前記複数のROMの各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、前記演算処理部は、前記複数のROMに対してBIST(Built In Self Test)を行うことが可能であって、前記BISTに際して、前記アドレス変換部は、前記仮想アドレス空間における、前記複数のROMのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、前記データ圧縮回路は、前記複数のROMのうちの前記少なくとも二つの各同一アドレスに同時にアクセスし、前記複数のROMのうちの前記少なくとも二つに記憶されたデータを圧縮して、圧縮データを生成し、前記演算処理部は、前記圧縮データが所定の期待値と一致するか否かに応じて前記複数のROMの診断を行う半導体集積回路である。
請求項3に記載の発明は、演算処理部と、前記演算処理部により使用される複数のレジスタと、比較回路とを備え、前記演算処理部は、前記複数のレジスタに対してBIST(Built In Self Test)を行うことが可能であって、前記BISTに際して、前記演算処理部は、前記複数のレジスタのうちの少なくとも二つに同時にアクセスして同一データを前記複数のレジスタのうちの前記少なくとも二つに書き込み、前記比較回路は、前記複数のレジスタのうちの前記少なくとも二つに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、前記演算処理部は、前記比較回路における比較結果に応じて前記複数のレジスタの診断を行う半導体集積回路である。
請求項1に記載の発明によれば、BISTに際して、アドレス変換部は、仮想アドレス空間における、複数のRAMのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、演算処理部は、同一データを複数のRAMのうちの少なくとも二つの各同一アドレスに書き込み、比較回路は、複数のRAMのうちの少なくとも二つの各同一アドレスに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、演算処理部は、比較回路における比較結果に応じて複数のRAMの診断を行う。よって、複数のRAMのテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるRAMに対してBISTを短時間に行うことが可能な半導体集積回路を実現することができる。
請求項2に記載の発明によれば、BISTに際して、アドレス変換部は、仮想アドレス空間における、複数のROMのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、データ圧縮回路は、複数のROMのうちの少なくとも二つの各同一アドレスに同時にアクセスし、複数のROMのうちの少なくとも二つに記憶されたデータを圧縮して、圧縮データを生成し、演算処理部は、圧縮データが所定の期待値と一致するか否かに応じて複数のROMの診断を行う。よって、複数のROMのテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるROMに対してBISTを短時間に行うことが可能な半導体集積回路を実現することができる。
請求項3に記載の発明によれば、BISTに際して、演算処理部は、複数のレジスタのうちの少なくとも二つに同時にアクセスして同一データを複数のレジスタのうちの少なくとも二つに書き込み、比較回路は、複数のレジスタのうちの少なくとも二つに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、演算処理部は、比較回路における比較結果に応じて複数のレジスタの診断を行う。よって、複数のレジスタのテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるレジスタに対してBISTを短時間に行うことが可能な半導体集積回路を実現することができる。
<実施の形態1>
本実施の形態は、BIST(Built In Self Test)に際して、仮想アドレス空間における複数のRAMの各記憶領域が同一アドレスとなるようアドレスマッピングを変更し、複数のRAMに同時にテストを行う半導体集積回路である。
本実施の形態は、BIST(Built In Self Test)に際して、仮想アドレス空間における複数のRAMの各記憶領域が同一アドレスとなるようアドレスマッピングを変更し、複数のRAMに同時にテストを行う半導体集積回路である。
図1は、本実施の形態に係る半導体集積回路のブロック図である。図1に示すように、この回路は、演算処理部の一例たるDSP(Digital Signal Processor)1と、第1乃至第3のRAM(Random Access Memory)3〜5と、第1乃至第3のRAM3〜5の各々を活性化させるチップセレクト信号S1〜S3を出力可能で、かつ、第1乃至第3のRAM3〜5の各物理アドレスを、DSP1から見た仮想アドレス空間における仮想アドレスへと変換するアドレス変換部としても機能するCS(チップセレクト)生成部2と、BIST時に第1乃至第3のRAM3〜5の各出力が一致するか否かを比較可能な一致比較回路6とを備える。なお、アドレス信号及びデータ信号をやり取りする配線は、DSP1と第1乃至第3のRAM3〜5との間で共用されており、アドレス信号及びデータ信号は信号S0としてDSP1と第1乃至第3のRAM3〜5との間でやり取りされる。
以下に、本実施の形態に係る半導体集積回路の動作について説明する。まず、BISTではない通常動作時には、CS生成部2は、DSP1から見た仮想アドレス空間において、第1乃至第3のRAM3〜5の各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、チップセレクト信号S1〜S3のいずれかによって第1乃至第3のRAM3〜5のうちアクセス対象となるもののみを選択する。
そして、DSP1は第1乃至第3のRAM3〜5のうち選択されたものにアクセスし、読み出し動作あるいは書き込み動作を行う。すなわち、書き込み動作時にはDSP1は、アドレス信号及びデータ信号を信号S0として第1乃至第3のRAM3〜5のうち選択されたものに送信し、一方、読み出し動作時にはDSP1は、アドレス信号を信号S0として第1乃至第3のRAM3〜5のうち選択されたものに送信し、第1乃至第3のRAM3〜5のうち選択されたものから記憶データを信号S4として読み出す。なお、この通常動作時においては、一致比較回路6は比較動作を行わず、読み出し動作時には一致比較回路6は、DSP1からの読み出し要求に基づいて、第1乃至第3のRAM3〜5のうち選択されたものからの記憶データをそのまま、信号S4としてDSP1に出力する。
次に、BISTを行う場合について説明する。まずDSP1は、第1乃至第3のRAM3〜5に対してBISTを行うことが可能であって、テスト信号の生成やテスト結果の判断を行うことができる。
CS生成部2は、BISTに際して、チップセレクト信号S1〜S3のいずれをも活性化して、DSP1が第1乃至第3のRAM3〜5の全てにアクセス可能となるようにする。また、CS生成部2は、仮想アドレス空間における、第1乃至第3のRAM3〜5の各記憶領域が同一アドレスとなるようアドレスマッピングを変更する。
図2は、BIST時のアドレスマッピング変更を示す図である。変更前の通常動作時には、互いに異なる記憶領域となるよう、例えば第1のRAM3の記憶領域M1(アドレスWWWWからアドレスXXXXまで)、第2のRAM4の記憶領域M2(アドレスXXXXからアドレスYYYYまで)、第3のRAM5の記憶領域M3(アドレスYYYYからアドレスZZZZまで、なおWWWW,XXXX,YYYY,ZZZZはいずれも例えば16進数表記のアドレスを示し、WWWW≠XXXX≠YYYY≠ZZZZ)のように、仮想アドレス空間がアドレスマッピングされている。一方、変更後のBIST時には第1乃至第3のRAM3〜5の各記憶領域が同一アドレスとなるよう、例えば第1のRAM3の記憶領域M1はそのままとしつつ、第2及び第3のRAM4,5の記憶領域を領域M2a,M3a(ともにアドレスWWWWからアドレスXXXXまで)へと変更する。
これにより、DSP1が第1のRAM3にアクセスしようとすると、同時に第2のRAM4及び第3のRAM5にもアクセスすることになり、第1乃至第3のRAM3〜5の全てが同一タイミングで同じ動作を行うこととなる。すなわち、DSP1は、BISTに際して、同一データを第1乃至第3のRAM3〜5の各同一アドレスに書き込み、一致比較回路6は、DSP1からの読み出し要求に基づいて、第1乃至第3のRAM3〜5の各同一アドレスに同時にアクセスし、書き込まれたデータが、第1乃至第3のRAM3〜5の各出力の各ビットごとに互いに一致しているか否かを比較し、DSP1は、一致比較回路6における比較結果を信号S4として受け取り、その比較結果に応じて第1乃至第3のRAM3〜5の診断を行う。
本実施の形態に係る半導体集積回路によれば、BISTに際して、アドレス変換部たるCS生成部2は、仮想アドレス空間における、第1乃至第3のRAM3〜5の各記憶領域が同一アドレスとなるようアドレスマッピングを変更し、演算処理部たるDSP1は、同一データを第1乃至第3のRAM3〜5の各同一アドレスに書き込み、一致比較回路6は、第1乃至第3のRAM3〜5の各同一アドレスに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、DSP1は、一致比較回路6における比較結果に応じて第1乃至第3のRAM3〜5の診断を行う。よって、第1乃至第3のRAM3〜5のテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるRAMに対してBISTを短時間に行うことが可能な半導体集積回路を実現することができる。特に、第1乃至第3のRAM3〜5を順次、テストしていた従来の場合に比べ、本実施の形態に係る発明では、その1/3の時間でテストが行えるようになる。
なお、本実施の形態では例としてRAMを三個有する場合を示したが、より多数のRAMを有していても良い。その場合、従来のテスト時間に比べ、本実施の形態に係る発明におけるテスト時間の短縮度が益々高まる。
また、本実施の形態においては、第1乃至第3のRAM3〜5の全てについて各記憶領域が同一アドレスとなるようアドレスマッピングを変更したが、第1乃至第3のRAM3〜5の全てではなくとも、例えば第1及び第2のRAM3,4のみについて各記憶領域が同一アドレスとなるようアドレスマッピングを変更してもよい。この場合、一致比較回路6は、第1及び第2のRAM3,4の各同一アドレスに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、その比較結果に基づいてDSP1がBISTを行い、その後、第3のRAM5については、DSP1が別個にBISTを行えばよい。すなわち、複数のRAMのうちの少なくとも二つの各記憶領域が同一アドレスとなるようアドレスマッピングを変更する構成であってもよい。
<実施の形態2>
本実施の形態は、BISTに際して、仮想アドレス空間における複数のROMの各記憶領域が同一アドレスとなるようアドレスマッピングを変更し、複数のROMに同時にテストを行う半導体集積回路である。
本実施の形態は、BISTに際して、仮想アドレス空間における複数のROMの各記憶領域が同一アドレスとなるようアドレスマッピングを変更し、複数のROMに同時にテストを行う半導体集積回路である。
図3は、本実施の形態に係る半導体集積回路のブロック図である。図3に示すように、この回路は、演算処理部の一例たるDSP1と、第1乃至第3のROM(Read Only Memory)30,40,50と、第1乃至第3のROM30,40,50の各々を活性化させるチップセレクト信号S1〜S3を出力可能で、かつ、第1乃至第3のROM30,40,50の各物理アドレスを、DSP1から見た仮想アドレス空間における仮想アドレスへと変換するアドレス変換部としても機能するCS生成部2と、BIST時に第1乃至第3のROM30,40,50に記憶されたデータを圧縮して圧縮データを生成する、例えばMISR(Multiple Input Signature Register)で構成されたデータ圧縮回路60とを備える。なお、アドレス信号をやり取りする配線は、DSP1と第1乃至第3のROM30,40,50との間で共用されており、アドレス信号は信号S0としてDSP1と第1乃至第3のROM30,40,50との間でやり取りされる。
以下に、本実施の形態に係る半導体集積回路の動作について説明する。まず、BISTではない通常動作時には、CS生成部2は、DSP1から見た仮想アドレス空間において、第1乃至第3のROM30,40,50の各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、チップセレクト信号S1〜S3のいずれかによって第1乃至第3のROM30,40,50のうちアクセス対象となるもののみを選択する。
そして、DSP1は第1乃至第3のROM30,40,50のうち選択されたものにアクセスし、読み出し動作を行う。すなわち、読み出し動作時にはDSP1は、アドレス信号を信号S0として第1乃至第3のROM30,40,50のうち選択されたものに送信し、第1乃至第3のROM30,40,50のうち選択されたものから記憶データを信号S40として読み出す。なお、この通常動作時においては、データ圧縮回路60はデータ圧縮動作を行わず、読み出し動作時にはデータ圧縮回路60は、DSP1からの読み出し要求に基づいて、第1乃至第3のROM30,40,50のうち選択されたものからの記憶データをそのまま、信号S40としてDSP1に出力する。
次に、BISTを行う場合について説明する。まずDSP1は、第1乃至第3のROM30,40,50に対してBISTを行うことが可能であって、テスト信号の生成やテスト結果の判断を行うことができる。
CS生成部2は、BISTに際して、チップセレクト信号S1〜S3のいずれをも活性化して、DSP1が第1乃至第3のROM30,40,50の全てにアクセス可能となるようにする。また、CS生成部2は、仮想アドレス空間における、第1乃至第3のROM30,40,50の各記憶領域が同一アドレスとなるようアドレスマッピングを変更する。
図4は、BIST時のアドレスマッピング変更を示す図である。変更前の通常動作時には、互いに異なる記憶領域となるよう、例えば第1のROM30の記憶領域M10(アドレスWWWWからアドレスXXXXまで)、第2のROM40の記憶領域M20(アドレスXXXXからアドレスYYYYまで)、第3のROM50の記憶領域M30(アドレスYYYYからアドレスZZZZまで、なおWWWW,XXXX,YYYY,ZZZZはいずれも例えば16進数表記のアドレスを示し、WWWW≠XXXX≠YYYY≠ZZZZ)のように、仮想アドレス空間がアドレスマッピングされている。一方、変更後のBIST時には第1乃至第3のROM30,40,50の各記憶領域が同一アドレスとなるよう、例えば第1のROM30の記憶領域M10はそのままとしつつ、第2及び第3のROM40,50の記憶領域を領域M20a,M30a(ともにアドレスWWWWからアドレスXXXXまで)へと変更する。
これにより、DSP1が第1のROM30にアクセスしようとすると、同時に第2のROM40及び第3のROM50にもアクセスすることになり、第1乃至第3のROM30,40,50の全てが同一タイミングで同じ動作を行うこととなる。すなわち、DSP1は、BISTに際して、第1乃至第3のROM30,40,50の各同一アドレスにアクセスできるようアドレス信号を信号S0として出力して、データ圧縮回路60は、DSP1からの読み出し要求に基づいて、第1乃至第3のROM30,40,50の各同一アドレスに同時にアクセスし、第1乃至第3のROM30,40,50の全メモリ空間に記憶されたデータをひとまとめに圧縮して、圧縮データを生成する。DSP1は、データ圧縮回路60の生成した圧縮データを信号S40として受け取り、その圧縮データが、予めDSP1内に記憶されていた所定の期待値と一致するか否かに応じて第1乃至第3のROM30,40,50の診断を行う。なお、所定の期待値とは、予めデータ圧縮回路60により、正常な第1乃至第3のROM30,40,50を用いて生成された圧縮データのことを指す。
なお、データ圧縮回路60によりデータ圧縮を行うのは、第1乃至第3のROM30,40,50に記憶されたデータ量が一般的には膨大であり、ソースコードのままではDSP1内での期待値を用いた判定に、多大な時間を要するからである。
本実施の形態に係る半導体集積回路によれば、BISTに際して、アドレス変換部たるCS生成部2は、仮想アドレス空間における、第1乃至第3のROM30,40,50の各記憶領域が同一アドレスとなるようアドレスマッピングを変更し、データ圧縮回路60は、第1乃至第3のROM30,40,50の各同一アドレスに同時にアクセスし、第1乃至第3のROM30,40,50に記憶されたデータを圧縮して、圧縮データを生成し、DSP1は、圧縮データが所定の期待値と一致するか否かに応じて第1乃至第3のROM30,40,50の診断を行う。よって、第1乃至第3のROM30,40,50のテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるROMに対してBISTを短時間に行うことが可能な半導体集積回路を実現することができる。特に、第1乃至第3のROM30,40,50を順次、テストしていた従来の場合に比べ、本実施の形態に係る発明では、その1/3の時間でテストが行えるようになる。
なお、本実施の形態では例としてROMを三個有する場合を示したが、より多数のROMを有していても良い。その場合、従来のテスト時間に比べ、本実施の形態に係る発明におけるテスト時間の短縮度が益々高まる。
また、本実施の形態においては、第1乃至第3のROM30,40,50の全てについて各記憶領域が同一アドレスとなるようアドレスマッピングを変更したが、第1乃至第3のROM30,40,50の全てではなくとも、例えば第1及び第2のROM30,40のみについて各記憶領域が同一アドレスとなるようアドレスマッピングを変更してもよい。この場合、データ圧縮回路60は、第1及び第2のROM30,40の各同一アドレスに同時にアクセスし、第1及び第2のROM30,40に記憶されたデータを圧縮して、圧縮データを生成し、その圧縮データに基づいてDSP1がBISTを行い、その後、第3のROM50については、DSP1が別個にBISTを行えばよい。すなわち、複数のROMのうちの少なくとも二つの各記憶領域が同一アドレスとなるようアドレスマッピングを変更する構成であってもよい。
<実施の形態3>
本実施の形態は、BISTに際して、複数のレジスタの全てに同時にアクセスして同一データを複数のレジスタに書き込み、比較回路により、書き込まれたデータが互いに一致しているか否かを比較することにより、複数のレジスタに同時にテストを行う半導体集積回路である。
本実施の形態は、BISTに際して、複数のレジスタの全てに同時にアクセスして同一データを複数のレジスタに書き込み、比較回路により、書き込まれたデータが互いに一致しているか否かを比較することにより、複数のレジスタに同時にテストを行う半導体集積回路である。
図5は、本実施の形態に係る半導体集積回路のブロック図である。図5に示すように、この回路は、演算処理部の一例たるDSP1と、DSP1により使用される第1乃至第3のレジスタ31,41,51と、BIST時に第1乃至第3のレジスタ31,41,51の各出力が一致するか否かを比較可能な一致比較回路61とを備える。なお、イネーブル信号及びデータ信号をやり取りする配線は、DSP1と第1乃至第3のレジスタ31,41,51との間で共用されており、イネーブル信号及びデータ信号は信号S0としてDSP1と第1乃至第3のレジスタ31,41,51との間でやり取りされる。
以下に、本実施の形態に係る半導体集積回路の動作について説明する。まず、BISTではない通常動作時には、第1乃至第3のレジスタ31,41,51のうちアクセス対象となるレジスタのみに対してイネーブル信号を活性化させ、第1乃至第3のレジスタ31,41,51のうちアクセス対象となるもののみを選択する。なお、イネーブル信号については、例えば第1のレジスタ31についてはEN01との信号、第2のレジスタ41についてはEN02との信号、第3のレジスタ51についてはEN03との信号、がそれぞれ活性化するとの設定がなされておればよい。
そして、DSP1は第1乃至第3のレジスタ31,41,51のうち選択されたものにアクセスし、読み出し動作あるいは書き込み動作を行う。すなわち、書き込み動作時にはDSP1は、イネーブル信号及びデータ信号を信号S0として第1乃至第3のレジスタ31,41,51のうち選択されたものに送信し、一方、読み出し動作時にはDSP1は、イネーブル信号を信号S0として第1乃至第3のレジスタ31,41,51のうち選択されたものに送信し、第1乃至第3のレジスタ31,41,51のうち選択されたものから記憶データを信号S41として読み出す。なお、この通常動作時においては、一致比較回路61は比較動作を行わず、読み出し動作時には一致比較回路61は、DSP1からの読み出し要求に基づいて、第1乃至第3のレジスタ31,41,51のうち選択されたものからの記憶データをそのまま、信号S41としてDSP1に出力する。
次に、BISTを行う場合について説明する。まずDSP1は、第1乃至第3のレジスタ31,41,51に対してBISTを行うことが可能であって、テスト信号の生成やテスト結果の判断を行うことができる。
DSP1はBIST時に、同じサイクル時間内に第1乃至第3のレジスタ31,41,51の全てに対してイネーブル信号を活性化させる。これにより、DSP1が第1のレジスタ31にアクセスしようとすると、同時に第2のレジスタ41及び第3のレジスタ51にもアクセスすることになり、第1乃至第3のレジスタ31,41,51の全てが同一タイミングで同じ動作を行うこととなる。
すなわち、DSP1は、BISTに際して、第1乃至第3のレジスタ31,41,51の全てに同時にアクセスして同一データを第1乃至第3のレジスタ31,41,51に書き込み、一致比較回路61は、DSP1からの読み出し要求に基づいて、第1乃至第3のレジスタ31,41,51の全てに同時にアクセスし、書き込まれたデータが、第1乃至第3のレジスタ31,41,51の各出力の各ビットごとに互いに一致しているか否かを比較し、DSP1は、一致比較回路61における比較結果を信号S41として受け取り、その比較結果に応じて第1乃至第3のレジスタ31,41,51の診断を行う。
本実施の形態に係る半導体集積回路によれば、BISTに際して、DSP1は、第1乃至第3のレジスタ31,41,51の全てに同時にアクセスして同一データを第1乃至第3のレジスタ31,41,51に書き込み、一致比較回路61は、第1乃至第3のレジスタ31,41,51の全てに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、DSP1は、一致比較回路61における比較結果に応じて第1乃至第3のレジスタ31,41,51の診断を行う。よって、第1乃至第3のレジスタ31,41,51のテストを同時に実行することにより、テストに要する時間を短縮することが可能となる。すなわち、記憶部たるレジスタに対してBISTを短時間に行うことが可能な半導体集積回路を実現することができる。特に、第1乃至第3のレジスタ31,41,51を順次、テストしていた従来の場合に比べ、本実施の形態に係る発明では、その1/3の時間でテストが行えるようになる。
なお、本実施の形態では例としてレジスタを三個有する場合を示したが、より多数のレジスタを有していても良い。その場合、従来のテスト時間に比べ、本実施の形態に係る発明におけるテスト時間の短縮度が益々高まる。
また、本実施の形態においては、第1乃至第3のレジスタ31,41,51の全てについて同時にアクセスして同一データを第1乃至第3のレジスタ31,41,51に書き込み、一致比較回路61は、第1乃至第3のレジスタ31,41,51の全てに同時にアクセスしていたが、第1乃至第3のレジスタ31,41,51の全てではなくとも、例えば第1及び第2のレジスタ31,41のみについて同時にアクセスして同一データを第1及び第2のレジスタ31,41に書き込み、一致比較回路61は、第1及び第2のレジスタ31,41に同時にアクセスするようにして、DSP1がBISTを行い、その後、第3のレジスタ51については、DSP1が別個にBISTを行ってもよい。すなわち、複数のレジスタのうちの少なくとも二つに同一データを書き込み、一致比較回路61が、書き込まれたデータが互いに一致しているか否かを比較する構成であってもよい。
<変形例>
実施の形態1および2においては、第1乃至第3のRAM3〜5の全て、並びに、第1乃至第3のROM30,40,50の全てが、同容量の記憶領域を有するものとしていた。しかし、各RAMや各ROMが異なる記憶容量を有する場合もある。
実施の形態1および2においては、第1乃至第3のRAM3〜5の全て、並びに、第1乃至第3のROM30,40,50の全てが、同容量の記憶領域を有するものとしていた。しかし、各RAMや各ROMが異なる記憶容量を有する場合もある。
そのような場合には、各RAMや各ROMのうち最小の記憶領域の部分の各記憶領域が同一アドレスとなるようアドレスマッピングを変更すればよい。すなわち、アドレス変換部たるCS生成部2が、仮想アドレス空間における、複数のRAMまたはROMのうちの少なくとも二つの各記憶領域のうちの、全部または一部が同一アドレスとなるようアドレスマッピングを変更する構成を採用すればよい。このことを、実施の形態1の第1乃至第3のRAM3〜5が異なる記憶容量を有している場合を例に採り、図6を用いて説明する。
図6は、BIST時のアドレスマッピング変更を示す図である。変更前の通常動作時には、互いに異なる記憶領域となるよう、例えば第1のRAM3の記憶領域M1(アドレスWWWWからアドレスXXXXまで)、第2のRAM4の記憶領域M2(アドレスXXXXからアドレスYYYYまで)、第3のRAM5の記憶領域M3(アドレスYYYYからアドレスZZZZまで、なおWWWW,XXXX,YYYY,ZZZZはいずれも例えば16進数表記のアドレスを示し、WWWW≠XXXX≠YYYY≠ZZZZ)のように、仮想アドレス空間がアドレスマッピングされている。なお、第1のRAM3の記憶領域M1、第2のRAM4の記憶領域M2、第3のRAM5の記憶領域M3の記憶容量の大小は、M1<M2<M3とする。
一方、変更後のBIST時には、第2及び第3のRAM4,5の各記憶領域の一部が第1のRAM3の記憶領域の全部と同一アドレスとなるよう、また、第3のRAM5の記憶領域の残りの一部が第2のRAM4の記憶領域の残りの全部と同一アドレスとなるよう、例えば第1のRAM3の記憶領域M1はそのままとしつつ、第2及び第3のRAM4,5の記憶領域を領域M2b,M3bへと変更する。
ここで、第2のRAM4の記憶領域M2b及び第3のRAM5の記憶領域M3bのうち領域R1の部分は、第1のRAM3の記憶領域の全部と同一アドレスとなっている。また、第3のRAM5の記憶領域M3bのうち領域R2の部分は、第2のRAM4の記憶領域M2bのうちの領域R1以外の残りの領域R2と同一アドレスとなっている。そして、第3のRAM5の記憶領域M3bのうち領域R3の部分は、第1のRAM3及び第2のRAM4の記憶領域を越える部分である。
これにより、DSP1が第1のRAM3にアクセスしようとすると、同時に第2のRAM4及び第3のRAM5のうち領域R1の部分にもアクセスすることになり、第1のRAM3の全部、並びに、第2のRAM4及び第3のRAM5の一部(領域R1)が同一タイミングで同じ動作を行うこととなる。すなわち、DSP1は、BISTに際して、同一データを第1のRAM3の全部、並びに、第2のRAM4及び第3のRAM5の一部の各同一アドレスに書き込み、一致比較回路6は、DSP1からの読み出し要求に基づいて、第1乃至第3のRAM3〜5の各同一アドレスに同時にアクセスし、書き込まれたデータが、第1乃至第3のRAM3〜5の各出力の各ビットごとに互いに一致しているか否かを比較し、DSP1は、一致比較回路6における比較結果を信号S4として受け取り、その比較結果に応じて第1乃至第3のRAM3〜5の診断を行う。
さらに続いて、DSP1は、第1のRAM3の記憶領域を超える部分たる第2のRAM4の残りの全部及び第3のRAM5の残りの一部(領域R2)にもアクセスする。このとき、第2のRAM4及び第3のRAM5のうち領域R2の部分に同時にアクセスすることになり、第2のRAM4の残りの全部及び第3のRAM5の一部(領域R2)が同一タイミングで同じ動作を行うこととなる。すなわち、DSP1は、BISTに際して、同一データを第2のRAM4の残りの全部及び第3のRAM5の一部の各同一アドレスに書き込み、一致比較回路6は、DSP1からの読み出し要求に基づいて、第2及び第3のRAM4,5の各同一アドレスに同時にアクセスし、書き込まれたデータが、第2及び第3のRAM4,5の各出力の各ビットごとに互いに一致しているか否かを比較し、DSP1は、一致比較回路6における比較結果を信号S4として受け取り、その比較結果に応じて第2及び第3のRAM4,5の診断を行う。
そして、DSP1は、第1及び第2のRAM3,4の記憶領域を超える部分たる第3のRAM5の残りの一部(領域R3)にもアクセスし、この領域R3の部分単独でのBISTを行う。
このように、各RAMが異なる記憶容量を有する場合であっても、少なくとも二つのメモリの一部または全部の記憶領域の部分が同一アドレスとなるようアドレスマッピング変更を行えば、その部分については同時にBISTが行える。そして、第3のRAM5の領域R3の部分のように、他のRAMと共通する部分の無い記憶領域については、単独でBISTを行えばよい。このような場合であっても、部分的にではあれ、テスト時間の短縮化は行える。
なお、ここでは、実施の形態1の第1乃至第3のRAM3〜5の場合を例に採ったが、同様のことは、実施の形態2の第1乃至第3のROM30,40,50についても当てはまる。
1 DSP、2 CS生成部、3〜5 RAM、6,61 一致比較回路、30,40,50 ROM、31,41,51 レジスタ、60 データ圧縮回路。
Claims (3)
- 演算処理部と、
アドレス変換部と、
複数のRAM(Random Access Memory)と、
比較回路と
を備え、
前記アドレス変換部は、前記演算処理部から見た仮想アドレス空間において、前記複数のRAMの各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、
前記演算処理部は、前記複数のRAMに対してBIST(Built In Self Test)を行うことが可能であって、
前記BISTに際して、
前記アドレス変換部は、前記仮想アドレス空間における、前記複数のRAMのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、
前記演算処理部は、同一データを前記複数のRAMのうちの前記少なくとも二つの各同一アドレスに書き込み、
前記比較回路は、前記複数のRAMのうちの前記少なくとも二つの各同一アドレスに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、
前記演算処理部は、前記比較回路における比較結果に応じて前記複数のRAMの診断を行う
半導体集積回路。 - 演算処理部と、
アドレス変換部と、
複数のROM(Read Only Memory)と、
データ圧縮回路と
を備え、
前記アドレス変換部は、前記演算処理部から見た仮想アドレス空間において、前記複数のROMの各記憶領域が互いに異なるアドレスとなるようアドレスマッピングを行い、
前記演算処理部は、前記複数のROMに対してBIST(Built In Self Test)を行うことが可能であって、
前記BISTに際して、
前記アドレス変換部は、前記仮想アドレス空間における、前記複数のROMのうちの少なくとも二つの各記憶領域のうちの一部または全部が同一アドレスとなるようアドレスマッピングを変更し、
前記データ圧縮回路は、前記複数のROMのうちの前記少なくとも二つの各同一アドレスに同時にアクセスし、前記複数のROMのうちの前記少なくとも二つに記憶されたデータを圧縮して、圧縮データを生成し、
前記演算処理部は、前記圧縮データが所定の期待値と一致するか否かに応じて前記複数のROMの診断を行う
半導体集積回路。 - 演算処理部と、
前記演算処理部により使用される複数のレジスタと、
比較回路と
を備え、
前記演算処理部は、前記複数のレジスタに対してBIST(Built In Self Test)を行うことが可能であって、
前記BISTに際して、
前記演算処理部は、前記複数のレジスタのうちの少なくとも二つに同時にアクセスして同一データを前記複数のレジスタのうちの前記少なくとも二つに書き込み、
前記比較回路は、前記複数のレジスタのうちの前記少なくとも二つに同時にアクセスし、書き込まれたデータが互いに一致しているか否かを比較し、
前記演算処理部は、前記比較回路における比較結果に応じて前記複数のレジスタの診断を行う
半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006165573A JP2007334994A (ja) | 2006-06-15 | 2006-06-15 | 半導体集積回路 |
Applications Claiming Priority (1)
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2007334994A true JP2007334994A (ja) | 2007-12-27 |
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ID=38934316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006165573A Pending JP2007334994A (ja) | 2006-06-15 | 2006-06-15 | 半導体集積回路 |
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Country | Link |
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JP (1) | JP2007334994A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101930221A (zh) * | 2010-03-22 | 2010-12-29 | 哈尔滨工业大学 | 基于bist的数据采集系统及其实现采集、自测试的方法 |
JP2019192322A (ja) * | 2018-04-27 | 2019-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体装置のメモリテスト方法、テストパターン生成プログラム |
-
2006
- 2006-06-15 JP JP2006165573A patent/JP2007334994A/ja active Pending
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