JP2012104205A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置1は、それぞれメモリセルアレイに含まれる複数のメモリセルの記憶内容の比較結果を示す複数の比較結果信号をパラレルに受けてシリアル信号に変換することにより第1の出力信号を生成する第1のテストモードと、前記複数の比較結果信号のデータ量を圧縮することにより第2の出力信号を生成する第2のテストモードとのいずれかにより動作する第1のテスト回路41a〜41dを備え、第1のテスト回路41a〜41dは、第1の出力信号と前記第2の出力信号とを共通のバス52に出力する。
【選択図】図4
Description
11 メモリセルアレイ
11A,11B メモリセルエリア
12 ロウデコーダ
13 カラムデコーダ
14 センス回路
15 アンプ回路
16 入出力回路
20 アクセス制御回路
21 アドレス端子
22 コマンド端子
24,DQ2,DQ3 データ入出力端子
30 電源回路
31,32 電源端子
40 テスト回路
41a〜41d 第1のテスト回路
42 第2のテスト回路
43 第3のテスト回路
45 比較回路
46 入出力配線
50 配線エリア
51A,51B 読み出しエリア
52 バス
60a〜60d,61a〜61d,64a〜64d,65,66 マルチプレクサ
62a〜62d,67,71 アンド回路
63a〜63d,68,72 セレクタ
69 ラッチ回路
70a,70b 出力バッファ
B1〜B4 バス
B0L〜B7L,B0R〜B7R 比較結果信号
BA0L〜BA7L,BA0R〜BA7R テスト領域
BA0〜BA7 バンク
D1 第1の出力信号
D2 第2の出力信号(縮退信号)
DOUT テスト結果信号
MC メモリセル
Claims (13)
- それぞれメモリセルアレイに含まれる複数のメモリセルの記憶内容の比較結果を示す複数の比較結果信号をパラレルに受けてシリアル信号に変換することにより第1の出力信号を生成する第1のテストモードと、前記複数の比較結果信号のデータ量を圧縮することにより第2の出力信号を生成する第2のテストモードとのいずれかにより動作する第1のテスト回路を備え、
前記第1のテスト回路は、前記第1の出力信号と前記第2の出力信号とを共通のバスに出力する
ことを特徴とする半導体記憶装置。 - 複数の前記第1のテスト回路と、
データ入出力端子と、
前記第1のテストモードでは、前記複数の第1のテスト回路からパラレルに出力される前記第1の出力信号をシリアル信号に変換して前記データ入出力端子に出力し、前記第2のテストモードでは、前記複数の第1のテスト回路からパラレルに出力される前記第2の出力信号のデータ量を圧縮して前記データ入出力端子に出力する第2のテスト回路と
を備えることを特徴とする請求項1に記載の半導体記憶装置。 - 複数の前記第1のテスト回路と、
データ入出力端子と、
前記第1のテストモードでは、前記複数の第1のテスト回路の一部である複数の前記第1のテスト回路からパラレルに出力される前記第1の出力信号をシリアル信号に変換することにより第3の出力信号を生成し、前記第2のテストモードでは、前記一部である複数の前記第1のテスト回路からパラレルに出力される前記第2の出力信号のデータ量を圧縮することにより第4の出力信号を生成する第3のテスト回路と、
前記第1のテストモードでは、前記複数の第1のテスト回路の残りの一部である1又は複数の前記第1のテスト回路から出力される前記第1の出力信号と前記第3のテスト回路から出力される前記第3の出力信号とをシリアル信号に変換して前記データ入出力端子に出力し、前記第2のテストモードでは、前記残りの一部である1又は複数の前記第1のテスト回路から出力される前記第2の出力信号と前記第3のテスト回路から出力される前記第4の出力信号とのデータ量を圧縮して前記データ入出力端子に出力する第2のテスト回路と
を備えることを特徴とする請求項1に記載の半導体記憶装置。 - 少なくとも複数のテスト領域に分割されたメモリセルアレイと、
それぞれ前記複数のテスト領域のうちの互いに異なる複数を割り当てられ、割り当てられた前記テスト領域ごとに複数のメモリセルの記憶内容の比較結果を示す比較結果信号を受け取り、割り当てられた前記テスト領域の数より少ない本数のバスに転送する複数の第1のテスト回路と、
データ入出力端子と、
前記複数の第1のテスト回路がそれぞれ転送した前記比較結果信号を前記データ入出力端子に出力する第2のテスト回路とを備え、
前記第1のテスト回路は、前記第2のテスト回路に比べ、割り当てられた前記複数のテスト領域の近くに配置され、
前記第2のテスト回路は、前記複数の第1のテスト回路に比べ、前記データ入出力端子の近くに配置される
ことを特徴とする半導体記憶装置。 - 前記第1のテスト回路は、パラレルに入力される複数の前記比較結果信号をシリアル信号に変換することにより、割り当てられた前記テスト領域の数より少ない本数のバスを介して、前記比較結果信号を転送する
ことを特徴とする請求項4に記載の半導体記憶装置。 - 前記複数の第1のテスト回路のうちの複数を割り当てられ、割り当てられた前記第1のテスト回路がそれぞれ転送する前記比較結果信号を受け取り、受け取った前記比較結果信号の転送のために前記複数の第1のテスト回路により用いられた前記バスの合計本数より少ない本数のバスを介して、前記第2のテスト回路に転送する第3のテスト回路を備える
ことを特徴とする請求項4又は5に記載の半導体記憶装置。 - 前記第3のテスト回路は、パラレルに入力される複数の前記比較結果信号をシリアル信号に変換することにより、受け取った前記比較結果信号の転送のために前記複数の第1のテスト回路により用いられた前記バスの合計本数より少ない本数のバスを介して、前記比較結果信号を転送する
ことを特徴とする請求項6に記載の半導体記憶装置。 - 前記第1のテスト回路は、受け取った前記複数の比較結果信号のデータ量を圧縮してなる縮退信号を生成して、前記比較結果信号の転送に用いた1又は複数の前記バスのうちいずれか少なくとも1つに転送し、
前期第2のテスト回路は、前記複数の第1のテスト回路がそれぞれ転送した前記縮退信号のデータ量をさらに圧縮して前記データ入出力端子に出力する
ことを特徴とする請求項4又は5に記載の半導体記憶装置。 - 前記複数の第1のテスト回路のうちの複数を割り当てられ、割り当てられた前記第1のテスト回路がそれぞれ転送する前記縮退信号を受け取り、受け取った前記縮退信号のデータ量をさらに圧縮することにより縮退信号を再生成して、前記比較結果信号の転送に用いた1又は複数の前記バスのうちいずれか少なくとも1つを介して、前記第2のテスト回路に転送する第3のテスト回路を備える
ことを特徴とする請求項8に記載の半導体記憶装置。 - 第1の配線と、
複数の第1の信号を受け取り当該複数の第1の信号を時系列で出力する第1の回路部と、当該複数の第1の信号について第1の論理演算を実行し当該第1の論理演算の結果を第2の信号として出力する第2の回路部と、前記第1の回路部から時系列に出力される前記複数の第1の信号と前記第2の回路部から出力される前記第2の信号とを受け取り、第1の動作モード時には前記複数の第1の信号を時系列に前記第1の配線に出力し、第2の動作モード時には前記第2の信号を前記第1の配線に出力する第1の選択回路と、を含む第1のテスト回路と、
を備えることを特徴とする半導体記憶装置。 - 第2の配線をさらに備え、
前記第1のテスト回路は、複数の第3の信号を受け取り当該複数の第3の信号を時系列で第2の配線に出力する第3の回路部をさらに含み、前記第2の回路部は前記複数の第1の信号と前記複数の第3の信号とについて前記論理演算を実行し前記第2の信号を発生することを特徴とする請求項10に記載の半導体記憶装置。 - 複数の第3の配線と、
各々が、複数の第4の信号を受け取り当該複数の第4の信号を時系列で出力する第4の回路部と、当該複数の第4の信号について第2の論理演算を実行し当該第2の論理演算の結果を第5の信号として出力する第5の回路部と、前記第4の回路部から時系列に出力される前記複数の第4の信号と前記第5の回路部から出力される前記第5の信号とを受け取り、前記第1の動作モード時には前記複数の第4の信号を時系列に前記第3の配線のうちの対応する1つの第3の配線に出力し、前記第2の動作モード時には前記第2の信号を前記第3の配線のうちの前記対応する1つの第3の配線に出力する第2の選択回路と、を含む複数の第3のテスト回路と、
前記第2の動作モード時に前記第1のテスト回路から出力される第2の信号と前記複数の第3のテスト回路から出力される複数の第5の信号を受け取り、当該第2の信号と当該複数の第5の信号とについて第3の論理演算を実行し第6の信号を発生する第6の回路部を含む第2のテスト回路と、をさらに備えることを特徴とする請求項10に記載の半導体記憶装置。 - 出力端子をさらに備え、
前記第2のテスト回路は、前記第6の信号を前記出力端子に供給することを特徴とする請求項12に記載の半導体記憶装置。
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