JP2001291399A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ直並列変換機能に基づく高周波動作が
可能な半導体記憶装置において、動作テストを効率的に
実行することが可能な構成を提供する。 【解決手段】 本発明に従う半導体記憶装置１１０は、
メモリコア部２０と、メモリコア部２０から出力された
データを内部ノードＮ０〜Ｎｎに伝達するテストモード
制御回路２００と、内部ノードＮ０〜Ｎｎの各々に入出
力される複数個の並列データをデータノードＮｄ０〜Ｎ
ｄｎのそれぞれにおいて直列に入出力するためのデータ
入出力制御回路４０とを備える。テストモード制御回路
２００は、通常の読出動作時においては、メモリコア部
２０からの読出データを内部ノードＮ０〜Ｎｎにそのま
ま伝達し、テストモード時においては、メモリコア部２
０から出力されたデータに圧縮を加えて、内部ノードＮ
０〜Ｎｎに伝達する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、データのパラレル／シリアル
変換を用いて、高周波数のデータ入出力を行なう半導体
記憶装置に関する。

【０００２】

【従来の技術】近年、マイクロプロセッサの動作周波数
の高速化等に対応して、半導体記憶装置のデータバンド
幅を上げることが求められている。そこで、データバン
ド幅を上げるために、データバス幅を倍増させたり、同
期型半導体記憶装置のクロック周波数を上げるといった
技術が発表されている。データ入出力を高速化する技術
としては、データの入出力をクロック信号の立上がりと
立下がりとの両エッジに同期して行なう同期型半導体記
憶装置が提案されている。

【０００３】しかし、データ入出力周波数の高周波化
は、記憶装置であるＤＲＡＭ（Dynamic Random Access
Memory）に対するアクセス時間によって律速される。こ
の問題点を解決するために、データのパラレル／シリア
ル変換（以下、データ直並列変換ともいう）を用いて、
外部との間で入出力データの授受を行なう同期クロック
信号の周波数を、ＤＲＡＭの内部動作周波数よりも高め
るインターフェイス技術が発表されている。

【０００４】図１４は、データ直並列変換を用いてイン
タフェースの高速化を可能とした従来の技術の半導体記
憶装置５００の構成を示す概略ブロック図である。

【０００５】図１４を参照して、半導体記憶装置５００
は、クロック信号ＣＬＫを受けるクロック端子５と、半
導体記憶装置５００の動作を制御するための制御信号を
受ける制御信号ノードＮｃｃと、メモリコア部２０と、
データ入出力制御部４０とを備える。

【０００６】半導体記憶装置５００は、さらに、制御信
号ノードＮｃｃから受ける制御信号ＲＱとクロック信号
ＣＬＫとに基づいて、メモリコア部２０およびデータ入
出力制御部４０の動作を制御するコントロール回路１０
を備える。

【０００７】メモリコア部２０は、コントロール回路１
０によって生成されるアドレス信号およびコマンド制御
信号に応じて動作する。メモリコア部２０は、複数のメ
モリマットＭＴ０〜ＭＴｎ（ｎ：自然数）を含む。メモ
リマットＭＴ０〜ＭＴｎの各々に対しては、並列にｍ個
（ｍ：自然数）のデータの読出および書込が可能であ
る。図１４においては、ｍ＝８の場合を示している。

【０００８】データ入出力制御部４０は、各メモリマッ
トに対して入出力される８個の並列データと、各データ
ノードＮｄ０〜Ｎｄｎによって授受される１個の直列デ
ータの間におけるデータ直並列変換を実行する。データ
入出力制御部４０は、コントロール回路１０によって生
成されるデータＩ／Ｏ制御信号に基いて動作する。デー
タノードＮｄ０〜Ｎｄｎは、他の回路装置や外部との間
でデータ授受が可能である。

【０００９】データ入出力制御部４０は、メモリマット
ＭＴ０〜ＭＴｎにそれぞれ対応して設けられるデータ変
換回路５０−０〜５０−ｎおよび入出力バッファ６０−
０〜６０−ｎを含む。

【００１０】データ出力時において、データ変換回路５
０−０〜５０−ｎは、各メモリマットから出力される８
個の並列データを直列データに変換する。出力バッファ
６０−０〜６０−ｎは、データ変換回路５０−０〜５０
−ｎからそれぞれ伝達される直列データをデータＤＱ０
〜ＤＱｎとして、データノードＮｄ０〜Ｎｄｎからそれ
ぞれ出力する。

【００１１】なお、データ入出力制御部４０について
は、データ出力（読出）に関する動作のみを詳細に説明
するが、データ入力（書込）に関しても、各データノー
ドＮｄ０〜Ｎｄｎから入力される直列の入力データを入
出力バッファ６０−０〜６０−ｎを介してデータ変換回
路５０−０〜５０−ｎに伝達し、直列に入力されたデー
タを各データ変換回路によって並列データに変換して、
対応するメモリマットに対する並列なデータ書込を実行
することが可能である。

【００１２】コントロール回路１０によって生成され
る、メモリコア部２０を制御するためのコマンド制御信
号と、データ入出力制御部４０を制御するために生成さ
れるデータＩ／Ｏ制御信号とは、異なる周波数に基づく
信号である。メモリコア部の周波数は、ＤＲＡＭとして
安定動作できるように低く抑えられており、メモリコア
部に対する１回のデータ読出／書込動作は複数個のデー
タについて並列に実行される。

【００１３】これに対して、メモリコア部との間で並列
に読出／書込される複数個のデータを、高周波動作可能
なデータ入出力制御部によって直列データに変換して順
に入出力する。これにより、半導体記憶装置全体として
の高速動作を達成することが可能となる。

【００１４】図１５は、データ出力時における半導体記
憶装置５００のデータ直並列変換を説明する概念図であ
る。

【００１５】図１５を参照して、メモリマットＭＴ０か
らは、１回の読出動作によって、８個のデータＤＴ０
〈０〉〜ＤＴ０〈７〉が並列に出力される。以下におい
ては、同時に並列処理される複数個のデータを、複数ビ
ットのひとまとまりの信号としても表記する。たとえ
ば、ＤＴ０〈０〉〜ＤＴ０〈７〉を、ＤＴ０〈０：７〉
とも表記する。同様に、第ｎ番目のメモリマットＭＴｎ
からは、ＤＴｎ〈０：７〉が並列に出力される。

【００１６】一例として、メモリマットＭＴ０からのデ
ータ出力を説明すると、メモリマットＭＴ０から同時並
列に読出された８個のデータＤＴ０〈０：７〉は、デー
タ変換回路５０−０に並列に入力される。

【００１７】データ変換回路５０−０は、コントロール
回路１０の生成するデータＩ／Ｏ制御信号のうちの１つ
であるデータ入出力制御クロックＣＬＫＩＯに応じて、
並列データを１個ずつ直列に入出力バッファ６０−０に
出力する。出力バッファ６０−０は、データ変換回路５
０から出力された信号レベルに応じてデータＤＱ０をデ
ータノードＮｄ０に出力する。

【００１８】その他のメモリマットについても、同様に
データ変換回路５０−１〜５０−ｎおよび出力バッファ
６０−１〜６０−ｎによって同様にデータ直並列変換を
行ない、メモリコア部の動作周波数よりも高い周波数の
下でデータノードＮｄ１〜Ｎｄｎによってデータを出力
することができる。

【００１９】図１６は、半導体記憶装置５００のデータ
出力を説明するタイミングチャートである。

【００２０】図１６を参照して、データノードＮｄ０〜
Ｎｄｎにおけるデータ入出力は、データ入出力制御クロ
ックＣＬＫＩＯの立上がり／立下がりの両エッジに応答
して実行される。

【００２１】半導体記憶装置５００においては、メモリ
マットＭＴ０〜ＭＴｎに対応してデータノードＮｄ０〜
Ｎｄｎがそれぞれ設けられているので、データノードＮ
ｄ０〜Ｎｄｎの各々は、対応するメモリマットに対して
並列に入出力されるデータを取扱う。たとえば、データ
ノードＮｄ０によって授受されるデータＤＱ０は、メモ
リマットＭＴ０に関するデータである。

【００２２】データ出力時においては、時刻Ｔ０のクロ
ック活性化タイミング以前に各メモリマットから並列に
読出されたＤＴ０〈０：７〉〜ＤＴｎ〈０：７〉のデー
タが、時刻Ｔ０〜Ｔ７の各クロック活性化エッジにおい
て各データノードから直列に出力される。

【００２３】このように、ＤＲＡＭを構成するメモリコ
ア部に対する１回あたりの読出／書込動作を複数のデー
タについて並列に実行し、外部との間におけるデータ入
出力をデータ直並列変換を介して実行することによっ
て、メモリコア部の動作周波数よりも高い周波数で、デ
ータ入出力を実行することが可能となる。これにより、
メモリコア部を形成するＤＲＡＭのアクセス時間によっ
て律速されていたデータ入出力周期をより短縮して、１
回の読出／書込動作においてメモリコア部に対して並列
に入出力されるデータ数を増加させることによって、半
導体記憶装置全体としての高周波動作化が可能となる。

【００２４】

【発明が解決しようとする課題】しかしながら、半導体
記憶装置の高周波動作化を図っていくと、この半導体記
憶装置自体をテストする装置（以下、単にメモリテスタ
とも称する）についても、高周波対応を可能とする高性
能化が要求される。これにより、使用するメモリテスタ
が高価なものとなってしまう。したがって、このような
データ直並列変換を用いて高周波動作を行なう半導体記
憶装置においては、動作テスト時のコストの削減が重要
な課題となる。

【００２５】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、デー
タ直並列変換機能に基づく高周波動作が可能であるとと
もに、動作テストを効率的に実行することが可能な半導
体記憶装置の構成を提供することである。

【００２６】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、各々が直列に信号を入出力するための複数の
入出力ノードと、データ信号を記憶するためのメモリコ
ア部とを備え、メモリコア部は、行列状に配置される複
数のメモリセルと、各々がデータ信号を伝達する複数の
データ線とを有し、複数の入出力ノードに対応してそれ
ぞれ設けられる複数の内部ノードと複数の入出力ノード
との間にそれぞれ配置される複数のデータ変換回路をさ
らに備え、各データ変換回路は、複数の内部ノードのう
ちの対応する１つに並列に伝達されるＭ個（Ｍ：２以上
の自然数）の信号を受けて、対応する複数の入出力ノー
ドのうちの対応する１つに対して直列に伝達し、複数の
内部ノードとメモリコア部との間に配置されるテストモ
ード回路をさらに備え、テストモード回路は、各々がＮ
本（Ｎ：２以上の自然数）のデータ線ごとに配置される
複数のデータ圧縮回路を含み、各データ圧縮回路は、テ
ストモード時において、Ｎ本のデータ線によって伝達さ
れるＮ個のデータ信号に応じて、Ｋ個（Ｋ：Ｎより小さ
い自然数）のテスト結果信号を生成し、テストモード回
路は、テストモード時において、複数の内部ノードのう
ちの一部のそれぞれに対して、複数のデータ圧縮回路が
生成する複数のテスト結果信号をＭ個ずつ並列に伝達す
る。

【００２７】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、複数の内部ノード
は、各々がＬ個（Ｌ：２以上の自然数）の内部ノードを
含む複数のグループに分割されており、半導体記憶装置
は、各グループごとに配置される、Ｌ個の内部ノードの
うちの１個に対応して設けられる出力切換回路と、その
他の（Ｌ−１）個の内部ノードのそれぞれに対応して設
けられ、対応する内部ノードに並列に伝達されるＭ個の
信号を保持する複数のデータレジスタ回路とをさらに備
え、出力切換回路は、テストモード時において、Ｌ個の
内部ノードのうちの１つを順に選択して、選択された内
部ノードに伝達されるＭ個の並列の信号を、複数のデー
タ変換回路のうちの１つに伝達する。

【００２８】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、半導体記憶装置は、
クロック信号に同期して動作し、出力切換回路が内部ノ
ードの選択を切換える周期は、複数のデータ変換回路の
うちの１つが対応する複数の入出力ノードに対して信号
を直列に伝達する周期のＬ倍である。

【００２９】請求項４記載の半導体記憶装置は、請求項
１または２に記載の半導体記憶装置であって、テスト結
果信号は、Ｎ本のデータ線によって伝達されるＮ個のデ
ータ信号の圧縮信号を含む。

【００３０】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、Ｋは１であり、各複
数のデータ圧縮回路は、Ｎ本のデータ線によって伝達さ
れるＮ個のデータ信号間における一致比較結果を圧縮信
号として生成する論理ゲートを有する。

【００３１】請求項６記載の半導体記憶装置は、請求項
１または２に記載の半導体記憶装置であって、テスト結
果信号は、Ｎ本のデータ線によって伝達されるＮ個のデ
ータ信号のうちの１つと、Ｎ本のデータ線によって伝達
されるＮ個のデータ信号の圧縮信号とを含む。

【００３２】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、Ｋは２であり、各複
数のデータ圧縮回路は、Ｎ本のデータ線によって伝達さ
れるＮ個のデータ信号間における一致比較結果を圧縮信
号として生成する論理ゲートを有する。

【００３３】請求項８記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、テストモード回路
は、各々が、Ｎ本のデータ線ごとに、メモリコア部と複
数の内部ノードのうちの１つとの間に配置される複数の
マルチプレクサをさらに含み、各マルチプレクサは、通
常の読出動作時においては、Ｎ本のデータ線によって伝
達されるＮ個のデータ信号を対応する内部ノードに伝達
し、複数の内部ノードのうちの一部に対応する複数のマ
ルチプレクサの一部の各々は、テストモード時におい
て、複数のデータ圧縮回路から出力されたテスト結果信
号を対応する内部ノードに伝達し、複数のマルチプレク
サの残りの各々は、テストモード時において、所定の固
定電位レベルを対応する内部ノードに伝達する。

【００３４】請求項９記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、メモリコア部は、欠
陥が生じたメモリセルを置換救済するためのスペアアレ
イ部をさらに備え、スペアアレイ部は、各々が１回のア
クセス動作時における置換救済の対象となる複数の置換
単位を含み、Ｎは、置換単位に対応して定められる。

【００３５】請求項１０記載の半導体記憶装置は、請求
項１記載の半導体記憶装置であって、テストモード時に
おいて、同一周波数に基づく複数の制御信号を生成する
テスト制御回路をさらに備え、メモリコア部およびデー
タ変換回路は、テストモード時において、複数の制御信
号に応答して動作する。

【００３６】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は同一または相当部分を示す。

【００３７】［テスト結果データの圧縮について］半導
体記憶装置の動作テスト時（以下、テストモード時とも
称する）においては、制御信号ノードおよびデータノー
ドを介して、テストに使用するデータや制御信号がメモ
リテストとの間で授受される。したがって、半導体記憶
装置のテストコストを削減する方法としては、動作テス
ト時に使用するＩ／Ｏピン数の削減、すなわち、テスト
結果データの出力対象となるデータノードの数を通常動
作時よりも減らすことによって、１個のメモリテスタに
よって同時にテストできる被試験対象の数（以下、テス
ト同測数とも称する）を増加させることが考えられる。

【００３８】また、半導体記憶装置５００のように、低
速で動作するメモリコア部と高速で動作するデータ入出
力制御部とを有する構成であれば、メモリコア部の動作
テストは低周波数の比較的安価なメモリテスタで行な
い、データ入出力制御部に対する動作テストのみを高速
対応可能な高価なメモリテスタによって行なうことで、
テストコストを削減する方法も考えられる。このような
方法は、データ制御入出力部を介さずに直接にメモリコ
ア部にアクセスして動作テストを実行するもので、ダイ
レクトメモリアクセスモードとも呼ばれる。

【００３９】ただし、ダイレクトメモリアクセスモード
においても、データ入出力データの流れは、図１５およ
び図１６で説明したような通常動作時と同様であるの
で、動作テスト時に使用するＩ／Ｏピンの削減により、
動作テストのコスト削減が図れるという点では同様であ
る。

【００４０】図１は、このような目的のために使用され
る、動作テスト結果データを圧縮して出力することが可
能な半導体記憶装置１００の構成を示す概略ブロック図
である。

【００４１】図１を参照して、半導体記憶装置１００
は、図１４で説明した半導体記憶装置５００と同様に、
メモリコア部２０とデータ入出力制御部４１とを備え
る。

【００４２】データ入出力制御部４１は、データ変換回
路５０−０〜５０−ｎおよび入出力バッファ６０−０〜
６０−ｎに加えて、判定データ圧縮回路７０および出力
切換回路７５を有する点で、図１４で説明したデータ入
出力制御回路４０と異なる。

【００４３】図２は、判定データ圧縮回路７０の構成例
を示す図である。図２を参照して、判定データ圧縮回路
７０は、たとえば、メモリコア部２０から並列に読出さ
れるすべてのデータＤＴ０〈０〉，ＤＴ０〈１〉〜ＤＴ
ｎ〈７〉のすべてを入力とする一致比較（排他的ＯＲ）
ゲートＬＧ７０を有する。論理ゲートＬＧ７０は、動作
テストの判定結果を示す信号ＲＳＬＴを出力する。

【００４４】動作テスト時においては、１回当たりのテ
スト対象となるメモリセル群に同一レベルの信号を書込
むこととすれば、出力されるデータ間の一致比較の実行
によって、対応する領域における欠陥の有／無が確認で
きる。

【００４５】図２の例では、動作テスト結果が正常であ
る場合、すなわちメモリコア部２０から１回に読出され
た全データが一致する場合においては、判定結果信号Ｒ
ＳＬＴは、活性化（Ｌレベルへ）される。一方、メモリ
コア部２０に欠陥が生じている場合には、ＤＴ０〈０〉
〜ＤＴｎ〈７〉が完全に一致しないため、判定結果信号
ＲＳＬＴは非活性化（Ｈレベルへ）される。これにより
メモリコア部２０の異常が検知できる。

【００４６】再び図１を参照して、データノードＮｄ０
に対応して、出力切換回路７５が設けられる。出力切換
回路７５は、コントロール回路１０の生成するテスト実
行フラグＴＦＬＧに応じて、データ変換回路５０−０の
出力および判定データ圧縮回路７０の出力信号ＲＳＬＴ
のいずれか一方を入出力バッファ６０−０に出力する。

【００４７】テストフラグＴＦＬＧは、テストモード時
においては活性化され、これに応じて判定結果信号ＲＳ
ＬＴがデータ変換回路５０−０の出力に代わって入出力
バッファ６０−０に出力される。一方、通常動作時にお
いては、テストフラグＴＦＬＧは非活性化され、これに
応じてメモリコア部２０からの読出データを出力するた
めに出力切換回路７５は、データ変換回路５０−０の出
力データを入出力バッファ６０−０に伝達する。

【００４８】このような構成とすることにより、テスト
モード時における動作テスト結果を圧縮して、１つのデ
ータノードＮｄ０のみによって外部に出力できる。これ
により、テストモード時に使用されるデータノード数を
削減して、テスト同測数を増加することができる。

【００４９】しかしながら、半導体記憶装置１００の構
成では、動作テストによってメモリコア部２０内におけ
る欠陥の有／無については情報を得ることができるもの
の、欠陥の発生個所に関する情報を得ることはできな
い。

【００５０】特に、歩留まりを確保するために設けられ
るスペアアレイ部２５は、置換救済の単位となる冗長ユ
ニットＳＭＵに分割され、冗長ユニットＳＭＵごとに置
換救済が実行される。したがって、動作テストの判定結
果を冗長ユニット単位を超えて圧縮すると、救済が必要
な個所が特定できず、メモリコア部２０に欠陥があるこ
とが判明した場合には、さらに詳細なテストを実行する
必要が生じるため、トータルとしては動作テストのコス
ト削減を図ることができない。

【００５１】［実施の形態１］図３は、本発明の実施の
形態１に従う半導体記憶装置１１０の構成を示すブロッ
ク図である。

【００５２】図３を参照して、半導体記憶装置１１０
は、メモリコア部２０と、メモリコア部２０から出力さ
れたデータを内部ノードＮ０〜Ｎｎに伝達するテストモ
ード制御回路２００と、内部ノードＮ０〜Ｎｎに各々入
出力される複数個のデータをデータノードＮｄ０〜Ｎｄ
ｎのそれぞれにおいてシリアルに入出力するためのデー
タ入出力制御回路４０と、半導体記憶装置１１０全体の
動作を制御するための信号を生成するコントロール回路
１０とを備える。

【００５３】メモリコア部２０は、ＤＲＡＭに代表され
る一般的なランダムアクセスメモリの構成を有し、コン
トロール回路１０によって生成されるアドレス信号ＡＤ
Ｄおよび複数のコマンド制御信号ＣＳＭｓに応じて動作
する。メモリコア部２０は、複数のメモリマットＭＴ０
〜ＭＴｎ（ｎ：自然数）と、スペアアレイ部２５とを含
む。

【００５４】メモリマットＭＴ０〜ＭＴｎの各々に対し
ては、並列にｍ個（ｍ：自然数）のデータの読出および
書込が可能である。図３においては、ｍ＝８の場合を例
示している。すなわち、各メモリマット内には、８本の
データＩ／Ｏ線ＤＩＯが配置され、コントロール回路１
０によって生成されるアドレス信号およびコマンド制御
信号に応じて、各メモリマットとの間で、ｍ＝８個のデ
ータが入出力される。

【００５５】スペアアレイ部２５は、各々が置換救済の
単位となる複数の冗長ユニットＳＭＵを有する。アドレ
ス信号ＡＤＤによって選択されたアドレスが、予めプロ
グラムされる欠陥アドレスと一致する場合には、冗長ユ
ニットＳＭＵを単位とする置換救済が実行される。半導
体記憶装置１１０においては、データＩ／Ｏ線４本分を
一単位として、１個の冗長ユニットＳＭＵによる置換救
済が実行されることとする。

【００５６】なお、図３においては、各メモリマットに
対応してスペアアレイ部２５を配置する構成を示した
が、スペアアレイ部２５は、複数個のメモリマットで共
有する構成とすることも可能である。

【００５７】テストモード制御回路２００の構成につい
ては後程詳細に説明するが、テストモード制御回路２０
０は、通常の読出動作時であるか、テストモード時であ
るかに応じて、内部ノードＮ０〜Ｎｎに伝達される信号
を制御する。

【００５８】テストモード制御回路２００は、通常の読
出動作時においては、メモリコア部２０から出力された
データを内部ノードＮ０〜Ｎｎにそのまま伝達し、テス
トモード時においては、メモリコア部２０から出力され
たデータに圧縮を加えて、内部ノードＮ０〜Ｎｎに伝達
する。

【００５９】データ入出力制御部４０は、図１４で説明
したデータ入出力制御部と同様の構成を有し、内部ノー
ドＮ０〜Ｎｎの各々に伝達される８個の並列データと、
各データノードＮｄ０〜Ｎｄｎによって授受される１個
の直列データとの間におけるデータ直並列変換を実行す
る。データ読出時においては、対応するメモリマットか
ら読出された８個の並列データが、テストモード制御回
路２００を介して内部ノードＮ０〜Ｎｎの各々に伝達さ
れる。

【００６０】データ入出力制御部４０は、内部ノードＮ
０〜Ｎｎにそれぞれ対応して設けられるデータ変換回路
５０−０〜５０−ｎと、データ変換回路５０−０〜５０
−ｎとデータノードＮｄ０〜Ｎｄｎとの間にそれぞれ設
けられる入出力バッファ６０−０〜６０−ｎとを含む。

【００６１】データ出力時において、データ変換回路５
０−０〜５０−ｎは、各メモリマットから出力される８
個の並列データを直列データに変換する。出力バッファ
６０−０〜６０−ｎは、データ変換回路５０−０〜５０
−ｎからそれぞれ伝達される直列データをデータＤＱ０
〜ＤＱｎとして、データノードＮｄ０〜Ｎｄｎからそれ
ぞれ出力する。

【００６２】データノードＮｄ０〜Ｎｄｎは、たとえば
混載ＤＲＡＭのように、ロジック回路と同一のチップ上
に搭載される場合には、ロジック回路との間に共有され
るデータバスと接続される。あるいは、各データノード
ごとに、外部との間でデータ授受が直接可能なデータ入
出力端子を設けることによって、単独の半導体記憶装置
の構成とすることも可能である。制御信号ＲＱについて
も同様に、混載ＤＲＡＭ上に設けられるシステムバスと
接続する構成とすることも、外部から制御信号が直接入
力できる端子を設ける構成とすることも可能である。

【００６３】なお、本発明の実施の形態においては、デ
ータ入出力制御部４０の動作について、データ出力（読
出）に関する動作のみを詳細に説明するが、データ入力
（書込）に関しても、同様に、データ直並列変換に基づ
いた動作が可能である。この場合には、各データノード
Ｎｄ０〜Ｎｄｎから入力される直列の入力データを入出
力バッファ６０−０〜６０−ｎを介してデータ変換回路
５０−０〜５０−ｎに伝達し、直列に入力されたデータ
を各データ変換回路によって並列データに変換し、テス
トモード制御回路２００を介さずに、対応するメモリマ
ットに対して並列なデータ書込を実行する。

【００６４】コントロール回路１０は、クロック端子５
に入力されるクロック信号ＣＬＫおよび制御信号ノード
Ｎｃｃに入力される制御信号ＲＱに応じて、メモリコア
部２０に対して、アドレス信号ＡＤＤおよびメモリコア
部２０に対するアクセスを制御するためのコマンド制御
信号ＣＳＭｓを生成する。コントロール回路１０は、さ
らに、データ入出力制御回路４０に対して、データ直並
列変換およびデータ入出力タイミングを制御するための
データ入出力制御信号ＣＳＤｓを生成する。

【００６５】また、コントロール回路１０は、テストモ
ード制御回路に対しては、現在の動作モードが通常動作
モードであるか、動作テスト実行時に対応するテストモ
ードであるかどうかを指定するテストフラグＴＦＬＧを
出力する。

【００６６】コントロール回路１０は、これらの制御信
号によって、メモリコア部２０をＤＲＡＭとして安定動
作が可能な比較的低周波数で動作させ、メモリコア部と
の間で並列に入出力した複数のデータに対して、高周波
数で動作するデータ入出力制御回路４０によってデータ
直並列変換を行ない、各データノードにおいて直列に入
出力することによって、高速動作化を可能にするもので
ある。

【００６７】図４は、コントロール回路１０の構成を示
すブロック図である。図４を参照して、コントロール回
路１０は、ダイレクトメモリアクセス制御部１２と、通
常モード制御部１５とを含む。ダイレクトメモリアクセ
ス制御部１２および通常モード制御部１５の各々は、ク
ロック端子５に入力されるクロック信号ＣＬＫおよび制
御信号ＲＱに応じて、メモリコア部２０、テストモード
制御回路２００およびデータ入出力制御部４０に対する
アドレス信号および制御信号を生成することができる。

【００６８】制御信号ＲＱによってダイレクトメモリア
クセスが指示さた場合には、ダイレクトメモリアクセス
制御部１２によって、アドレス信号ＡＤＤおよびコマン
ド制御信号ＣＳＭｓが生成される。一方、この場合に
は、通常モード制御部１５は、動作の停止を指示され
て、これらの信号の生成を中止する。

【００６９】図４においては、ダイレクトメモリアクセ
スモード時におけるアドレス信号ＡＤＤおよび制御信号
ＣＳＭｓ，ＴＦＬＧ，ＣＳＤｓの供給を実線で示し、通
常モード時におけるこれらの信号の供給を点線で示して
いる。

【００７０】このような構成とすることにより、ダイレ
クトメモリアクセスモード時においていは、低速のメモ
リテスタによってクロック端子５に供給されるクロック
信号ＣＬＫに応じて、メモリコア部２０を動作させて、
動作テスト結果を示す信号をテストモード制御用回路２
００およびデータ入出力制御部４０を介して、データノ
ードＮｄ０〜Ｎｄｎから出力することが可能である。

【００７１】図５は、テストモード制御回路２００の構
成を示す回路図である。図５においては、テストモード
制御回路２００全体のうち、メモリマットＭＴ０〜ＭＴ
３に対応する部分が代表的に示されているが、他のメモ
リマットに対しても、同様の構成が配置される。

【００７２】図５を参照して、テストモード制御回路２
００は、４個の出力データごとにそれぞれ配置されるデ
ータ圧縮回路２０１−０ａ〜２０１−３ｂおよび、マル
チプレクサＭＸ０ａ〜ＭＸ３ｂを含む。データ圧縮回路
は、半導体記憶装置１１０における１個の冗長ユニット
ＳＭＵによる置換救済単位と対応付けて、４個の出力デ
ータごとに配置される。データ圧縮回路２０１−０ａ〜
２０１−３ｂは、図５の例においては、一致比較ゲート
（排他的ＯＲゲート）ＬＧ０ａ〜ＬＧ３ｂをそれぞれ有
する。

【００７３】一例として、メモリマットＭＴ０およびＭ
Ｔ１から読出されるデータの出力について説明する。

【００７４】データＤＴ０〈０：３〉，ＤＴ０〈４：
７〉，ＤＴ１〈０：３〉およびＤＴ１〈４：７〉に対応
して、データ圧縮回路２０１−０ａ，２０１−０ｂ，２
０１−１ａおよび２０１−１ｂがそれぞれ設けられる。

【００７５】データ圧縮回路２０１−０ａは、対応する
４個のデータＤＴ０〈０：３〉間において信号レベルが
一致する場合には圧縮判定信号ＤＧ０ａを活性化（Ｌレ
ベル，“０”）する。一方、４個のデータＤＴ０〈０：
３〉間において信号レベルが一致しない場合において
は、データ圧縮回路２０１−０ａは、圧縮判定信号ＤＧ
０ａを非活性化（Ｈレベル，“１”）する。

【００７６】データ圧縮回路２０１−０ｂ，２０１−１
ａ，２０１−１ｂも同様に、対応する４個の読出データ
の信号レベルが一致するか否かに応じて、圧縮判定信号
ＤＧ０ｂ，ＤＧ１ａ，ＤＧ１ｂをそれぞれ出力する。

【００７７】データ圧縮回路２０１−０ａ〜２０１−１
ｂによって生成される４個の圧縮判定信号は、マルチプ
レクサＭＸ０ａに伝達される。マルチプレクサＭＸ０ａ
は、テストフラグＴＦＬＧに応じて動作する。

【００７８】テストフラグＴＦＬＧが非活性化（Ｌレベ
ル，“０”）されている場合、すなわち通常モード時に
おいては、“０”側に入力されるメモリマットから読出
されたデータＤＴ０〈０：３〉がそのまま内部ノードＮ
０に伝達される。

【００７９】一方、テストフラグＴＦＬＧが活性化（Ｈ
レベル，“１”）されている場合、すなわちテストモー
ド時には、“１”側に入力される４個の圧縮判定信号が
内部ノードＮ０に伝達される。

【００８０】メモリマットＭＴ２およびＭＴ３に対して
も、同様にデータ圧縮回路およびマルチプレクサが設け
られる。

【００８１】したがって、通常の読出動作時において
は、各マルチプレクサが“０”側のデータを出力するこ
とによって、各メモリマットから出力された並列データ
が内部ノードＮ０〜Ｎ３に伝達され、データ変換回路５
０−０〜５０−３を介してデータノードＮｄ０〜Ｎｄ３
から出力される。

【００８２】テストモード時においては、メモリマット
ＭＴ２およびＭＴ３から出力される動作テスト結果を示
すデータ信号は、データ圧縮回路２０１−２ａ，２０１
−２ｂ，２０１−３ａ，２０１−３ｂによって圧縮され
て、マルチプレクサＭＸ０ｂに入力される。このように
して、メモリマットＭＴ０〜ＭＴ３に関連する動作テス
トの結果は、８個の信号に圧縮されて、データ変換回路
５０−０によって、１個のデータノードＮｄ０から出力
される。

【００８３】したがって、テストモード時においては、
データノードＮｄ０から出力されるデータＤＱ０をチェ
ックすることによって、メモリマットＭＴ０〜ＭＴ３に
関する欠陥の有／無をチェックすることができる。これ
により、テストモード時における使用Ｉ／Ｏピン数を通
常動作時の１／４に削減することができ、テスト同測数
を４倍に向上させることができる。

【００８４】また、テストモード時に出力されるデータ
を置換救済単位ごとに圧縮する構成としているため、冗
長救済単位ごとについての欠陥の有／無についても確認
できる。すなわち、データＤＱ０をチェックすることに
よって、メモリコア部２０全体における欠陥の有／無の
みならず、欠陥が存在する置換救済単位の特定も可能で
ある。

【００８５】したがって、１回の動作テストによって、
欠陥の有／無と置換救済に必要なデータとの両方の取得
が可能であるため、効率的な動作テストを実行すること
ができる。

【００８６】さらに、通常の読出動作時およびテストモ
ード時のいずれにおいても、データ変換回路５０−０〜
５０−ｎ以降の回路に必要とされる機能は、対応する内
部ノードＮ０〜Ｎｎに伝達される８個の並列データを１
個ずつの直列データとして対応するデータノードＮｄ０
〜Ｎｄｎに伝達することであるから、従来の技術で説明
したデータ入出力制御部４０と同一の構成を採用するこ
とができる。すなわち、実施の形態１に従う半導体記憶
装置によれば、高周波動作を行なうデータ入出力制御部
４０に変更を加えることなく、テスト同測数の増加によ
る動作テストのコスト改善が可能である。

【００８７】また、テストモード時においては、データ
ノードＮｄ０〜Ｎｄ３は、データ出力には使用されない
ため、これらのデータノードに対応して設けられるマル
チプレクサＭＸ１ａ，ＭＸ１ｂ，ＭＸ２ａ，ＭＸ２ｂ，
ＭＸ３ａ，ＭＸ３ｂの“１”側には、出力レベルを固定
するための電源ノード９１が結合される。

【００８８】電源ノード９１には、データのＬレベルお
よびＨレベルにそれぞれ対応する接地電位ＧＮＤおよび
電源電位ＶＤＤのいずれか一方が供給される。これによ
り、テストモード時において、データ出力に使用されな
いデータノードの電位レベルが不定となることを回避で
きる。

【００８９】図６は、テストモード時におけるテストモ
ード制御回路２００のデータ出力を説明するブロック図
である。図６においては、テストモード制御回路２００
全体のうち、メモリマットＭＴ０〜ＭＴ５に対応する部
分が代表的に示されている。

【００９０】図６を参照して、テストモード時において
は、各メモリマットから並列に読出されたデータは、４
個ずつ対応するデータ圧縮回路に入力される。データ圧
縮回路は、対応する置換救済単位中における欠陥の有／
無を示す圧縮判定信号をそれぞれ出力する。

【００９１】８個の圧縮判定信号ＤＧ０ａ〜ＤＧ３ｂ
は、内部ノードＮｄ０に伝達され、データ入出力制御ク
ロックＣＬＫＩＯに応じて動作するデータ変換回路５０
−０によって、１個ずつ入出力バッファ６０−０を介し
てデータノードＮｄ０から直列に出力される。このよう
な構成とすることにより、テストモード時においては、
メモリマットＭＴ０〜ＭＴ３に関する判定データを、置
換救済単位ごとに圧縮して、１個のデータノードＮｄ０
によって取出すことが可能となり、テスト同測数の増加
が可能となる。

【００９２】メモリマットＭＴ４以降についても、４個
のメモリマットについての置換救済単位ごとに圧縮され
た判定結果を、１個のデータノードによって出力するこ
とができる。

【００９３】図７は、半導体記憶装置１１０のテストモ
ード時におけるデータ出力を説明するタイミングチャー
トである。

【００９４】図７を参照して、データノードにおけるデ
ータ入出力は、データ入出力制御クロックＣＬＫＩＯの
立上がり／立下がりの両エッジに応答して実行される。

【００９５】テストモード時においては、時刻Ｔ０以前
に各メモリマットから並列に読出される動作テストの結
果を示すデータは、置換救済単位ごとに圧縮された圧縮
判定信号となって、各データ圧縮回路から出力される。
メモリマットＭＴ０〜ＭＴ３に関連する圧縮データＤＧ
０ａ〜ＤＧ３ｂは、データノードＮｄ０からデータＤＱ
０として、各クロックエッジの時刻Ｔ０〜Ｔ７におい
て、直列に１個ずつ出力される。

【００９６】同様に、メモリマットＭＴ４〜ＭＴ７に関
する動作テストの結果を示すデータは、置換救済単位ご
とに圧縮された圧縮判定信号となって、各クロックエッ
ジの時刻Ｔ０〜Ｔ７において、データＤＱ４として入出
力ノードＮｄ４から１個ずつ直列に出力される。

【００９７】その間のデータノードＮｄ１〜Ｎｄ３に
は、図５に示す電源ノード９１によって固定された電位
レベルが出力される。

【００９８】［実施の形態２］実施の形態２において
は、実施の形態１に比較して、判定結果のデータ圧縮の
信頼性をより向上することが可能な構成について説明す
る。

【００９９】実施の形態２においては、図３に記載した
半導体記憶装置１１０の構成に比較して、テストモード
制御回路の構成が異なる点が特徴である。その他の回路
構成および動作については半導体記憶装置１１０の場合
と同様であるので説明は繰返さない。

【０１００】図８は、実施の形態２に従うテストモード
制御回路２１０のテストモード時におけるデータ出力を
説明するための図である。

【０１０１】実施の形態１においては、データ圧縮を排
他的ＯＲゲートを用いた一致比較によって実施したた
め、圧縮の対象となる４個のデータのすべてに対応して
欠陥が存在する場合においても、圧縮判定信号は「良
好」の判定結果を示してしまうという問題点が存在す
る。実施の形態２においては、この点を考慮して、デー
タ圧縮における信頼性をより向上することを目的とす
る。

【０１０２】図８においては、テストモード制御回路２
１０全体のうち、メモリマットＭＴ０〜ＭＴ５に対応す
る部分が代表的に示されているが、他のメモリマットに
対しても、同様の構成が配置される。

【０１０３】図８を参照して、テストモード制御回路２
１０においては、データ圧縮回路の各々は、対応する一
致比較ゲートがそれぞれ出力する圧縮判定信号に加え
て、圧縮前の４個のデータのうちのいずれか１個をさら
に出力することを特徴とする。

【０１０４】たとえば、テストモード時において、メモ
リマットＭＴ０に関連する出力データとしては、既に説
明した圧縮判定信号ＤＧ０ａおよびＤＧ０ｂに加えて、
圧縮前のデータＤＴ０〈０〉およびＤＴ０〈４〉を内部
ノードＮ０に伝達する。なお、ここで出力の対象とする
圧縮前のデータは、任意に選ぶことができ、ＤＴ０
〈０〉およびＤＴ０〈４〉を対象としたのは例示にすぎ
ない。

【０１０５】メモリマットＭＴ１についても、同様に圧
縮判定信号ＤＧ１ａおよびＤＧ１ｂに加えて、圧縮前の
データの一部であるＤＴ１〈０〉およびＤＴ１〈４〉が
内部ノードＮ１に伝達される。

【０１０６】これにより、データ変換回路５０−０は、
テストモード時において、それぞれの圧縮判定信号に対
応する圧縮前のデータのうちの１個を出力することがで
きる。これにより、圧縮前のデータと圧縮判定信号との
両方をチェックすることによって、各置換救済単位ごと
の欠陥の有／無をより確実に検出することができる。

【０１０７】すなわち、図８に示されるように、メモリ
マットＭＴ０およびＭＴ１からのテスト結果は出力デー
タＤＱ０として出力することができ、メモリマットＭＴ
２およびＭＴ３からのテスト結果はデータＤＱ２として
出力することができる。この結果、テストモード時にお
けるデータノードの使用数は、通常モード時の１／２と
なる。

【０１０８】したがって、実施の形態２においては、テ
ストモード時において、各置換単位に対応して出力され
るデータ数は実施の形態１の場合の２倍となるので、テ
スト同測数は実施の形態１の場合の１／２となる。

【０１０９】図９は、テストモード制御回路２２０によ
るテストモード時のデータ出力を説明するためのタイミ
ングチャートである。

【０１１０】図９を参照して、データノードＮｄ０は、
テストモード時において、メモリマットＭＴ０およびＭ
Ｔ１に対応する動作テストの結果を、データＤＱ０とし
て出力する。同様に、データノードＮｄ２は、メモリマ
ットＭＴ２およびＭＴ３に対応する動作テストの結果
を、データＤＱ２として出力する。データノードＮｄ４
は、メモリマットＭＴ４およびＭＴ５に対応する動作テ
ストの結果を、データＤＱ４として出力する。

【０１１１】通常の読出動作時において、メモリマット
ＭＴ１およびＭＴ３に対応するデータの入出力を実行す
るデータノードＮｄ１およびＮｄ３の信号レベルはテス
トモード時においては固定される。

【０１１２】時刻Ｔ０以前において、動作テストの結果
を示すデータが各メモリマットから並列に読出され、各
内部ノードに対して、４個の圧縮判定信号および４個の
圧縮前のデータが伝達される。

【０１１３】データノードＮｄ０は、データ入出力制御
クロックＣＬＫＩＯの各クロックエッジである時刻Ｔ０
〜Ｔ３にそれぞれ対応して、圧縮前データＤＴ０
〈０〉，圧縮判定信号ＤＧ０ａ，圧縮前データＤＴ０
〈４〉，圧縮判定信号ＤＧ０ｂを１個ずつ直列に、デー
タＤＱ０として出力する。時刻Ｔ４〜Ｔ７のクロックエ
ッジに関しても同様に、メモリマットＭＴ１に対応する
圧縮前データおよび圧縮判定信号であるＤＴ１〈０〉，
ＤＧ１ａ，ＤＴ１〈４〉，ＤＧ１ｂがそれぞれ出力され
る。

【０１１４】同様に、データノードＮｄ２およびＮｄ４
は、メモリマットＭＴ３，ＭＴ４およびメモリマットＭ
Ｔ５，ＭＴ６にそれぞれ対応する、４個の圧縮判定信号
および４個の圧縮前のデータを、時刻Ｔ０〜Ｔ７の各ク
ロックエッジにおいて、１個ずつ直列に出力する。

【０１１５】［実施の形態３］図１０は、実施の形態３
に従うテストモード制御回路２２０のテストモード時に
おけるデータ出力を説明する図である。図１０において
は、テストモード制御回路２２０全体のうち、メモリマ
ットＭＴ０〜ＭＴ７に対応する部分が代表的に示されて
いるが、他のメモリマットに対しても、同様の構成が配
置される。

【０１１６】テストモード制御回路２２０は、図６に示
したテストモード制御回路２００と比較して、データレ
ジスタＲＧおよびデータ切換スイッチＳＷをさらに備え
る点で異なる。

【０１１７】実施の形態３においては、内部ノードＮ０
〜ＮｎをＬ個（Ｌ：２以上の自然数）ずつのグループに
分割する。各グループを形成するＬ個の内部ノードのう
ちの１個に対応して切換スイッチＳＷが配置され、残り
の（Ｌ−１）個の内部ノードに対応してデータレジスタ
ＲＧが配置される。図１０においては、一例としてＬ＝
２の場合を記載している。

【０１１８】テストモード制御回路２２０におけるデー
タ圧縮は、実施の形態１で説明したテストモード制御回
路２００と同様であるので説明は繰返さない。すなわ
ち、各データ圧縮回路によって、置換救済単位に相当す
る４個の読出データごとにデータ圧縮が実行され、各デ
ータ圧縮回路は、圧縮判定信号を出力する。

【０１１９】メモリマットＭＴ０〜ＭＴ３に対応する８
個の圧縮判定信号ＤＧ０ａ〜ＤＧ３ｂは、内部ノードＮ
０に伝達される。一方、内部ノードＮ１に伝達されるメ
モリマットＭＴ４〜ＭＴ７に対応する８個の圧縮判定信
号ＤＧ４ａ〜ＤＧ７ｂは、データレジスタＲＧに格納さ
れてノードＮ１′に出力される。

【０１２０】データ切換スイッチＳＷは、内部ノードＮ
０およびノードＮ１′のいずれか一方を、制御信号ＳＬ
Ｔに応じて、データ変換回路５０−０の入力ノードに相
当するＮ０′と接続する。

【０１２１】データレジスタＲＧは、制御信号ＳＬＴに
応じて、内部ノードＮ１に並列に伝達されている信号を
取り込んで保持するとともに、ノードＮ１′に出力す
る。

【０１２２】制御信号ＳＬＴは、Ｌ＝２であることに対
応して、データ入出力制御クロックＣＬＫＩＯの１／４
の周波数を有する。したがって、クロックＣＬＫＩＯの
４周期ごとに、制御信号ＳＬＴの信号レベルは変化す
る。これに応じて、データレジスタＲＧの格納データが
更新されるとともに、データ切換スイッチＳＷの接続方
向が変更される。これにより、データ入出力制御クロッ
クＣＬＫＩＯの４周期ごとに、内部ノードＮ０に伝達さ
れるメモリマットＭＴ０〜ＭＴ３に対応する８個の圧縮
判定信号および、内部ノードＮ１を介してノードＮ１′
に伝達されるＭＴ４〜ＭＴ７に対応する８個の圧縮判定
信号が、順にデータ変換回路５０−０に伝達される。

【０１２３】これにより、テストモード時において、メ
モリマットＭＴ０〜ＭＴ７に関連するテストデータをデ
ータノードＮｄ０のみで出力することが可能となり、テ
ストモード時においては、データノードＤＱ１〜ＤＱ７
によるデータ出力が不要となる。この結果、データノー
ドの使用数は、通常動作時の１／８となり、実施の形態
１に比較してテスト同測数をさらに増やすことが可能と
なる。

【０１２４】図１１は、テストモード制御回路２２０に
よるテストモード時のデータ出力を説明するタイミング
チャートである。

【０１２５】図１１を参照して、データ入出力制御クロ
ックＣＬＫＩＯの活性化エッジである時刻Ｔ０に先立っ
て、各メモリマットから並列に読出される動作テストの
結果を示すデータは、置換救済単位ごとに圧縮された圧
縮判定信号となって、各データ圧縮回路から出力され
る。

【０１２６】これにより、内部ノードＮ０およびＮ１に
メモリマットＭＴ０〜ＭＴ３およびＭＴ４〜ＭＴ７に対
応する圧縮テストデータがそれぞれ伝達される。

【０１２７】時刻Ｔ０〜Ｔ７の各クロックエッジにおい
ては、メモリマットＭＴ０〜ＭＴ３に対応する圧縮判定
信号が、ＤＧ０ａ，ＤＧ０ｂ，…，ＤＧ３ｂの順に１個
ずつ直列にデータＤＱ０として出力される。

【０１２８】時刻Ｔ８のクロック活性化エッジに先立っ
て、制御信号ＳＬＴの信号レベルが反転され、内部ノー
ドＮ１に伝達されるメモリマットＭＴ４〜ＭＴ７に対応
する圧縮判定信号は、データレジスタＲＧに保持され
て、ノードＮ１′に出力される。また、データ切換スイ
ッチＳＷは、接続方向を切換えて、内部ノードＮ０とノ
ードＮ１′とを接続する。これにより、データレジスタ
ＲＧに保持されていた圧縮判定信号ＤＧ４ａ〜ＤＧ７ｂ
がデータ変換回路５０−０に伝達される。

【０１２９】以降、時刻Ｔ８からＴ１５までの各クロッ
クエッジにおいて、圧縮判定信号ＤＧ４ａ，ＤＧ４ｂ，
…，ＤＧ７ｂが１個ずつ直列にデータＤＱ０として出力
される。また、時刻Ｔ８において、各メモリマットに対
応する次の圧縮判定信号が並列に出力され、内部ノード
Ｎ０およびＮ１に伝達される。しかし、このタイミング
においては、内部ノードＮ０とノードＮ０′とは接続さ
れていないこと、およびデータレジスタＲＧ０は内部ノ
ードＮ１に伝達される信号を取込まないことから、時刻
Ｔ８〜Ｔ１５においては、時刻Ｔ０以前に出力されたメ
モリマットＭＴ４〜ＭＴ７に対応する圧縮判定信号を正
常に出力することができる。

【０１３０】［実施の形態４］実施の形態４において
は、実施の形態２および実施の形態３で説明した構成を
組合せることによって、データ圧縮の信頼性を向上さ
せ、かつテスト同測数の増加を図る。

【０１３１】図１２は、本発明の実施の形態４に従うテ
ストモード制御回路２３０のテストモード時におけるデ
ータ出力を説明する図である。図１２においては、テス
トモード制御回路２３０全体のうち、メモリマットＭＴ
０〜ＭＴ３に対応する部分が代表的に示されているが、
他のメモリマットに対しても、同様の構成が配置され
る。

【０１３２】図１２を参照して、テストモード制御回路
２３０は、図８に示したテストモード制御回路２１０の
構成に加えて、データレジスタＲＧおよびデータ切換ス
イッチＳＷをさらに含む。

【０１３３】データレジスタＲＧおよびデータ切換スイ
ッチＳＷの配置および動作については、実施の形態３で
説明のと同様であるので説明は繰り返さない。図１２に
おいても、Ｌ＝２の場合について記載している。

【０１３４】また、テストモード制御回路２３０におけ
るデータ圧縮は、実施の形態２で説明したのと同様であ
るので説明は繰返さない。すなわち、各データ圧縮回路
から、置換救済単位に相当する４個の読出データごとに
圧縮された圧縮判定信号に加えて、圧縮前のデータのう
ちの１個が出力される。

【０１３５】このような構成とすることにより、実施の
形態２で説明したようにデータ圧縮に関する信頼性の向
上するとともに、テストモード時に必要なデータノード
の個数を削減してテスト同測数の増加を図ることが可能
となる。

【０１３６】図１３は、テストモード制御回路２３０に
よるテストモード時のデータ出力を説明するタイミング
チャートである。

【０１３７】図１３を参照して、データ入出力制御クロ
ックＣＬＫＩＯの活性化エッジである時刻Ｔ０に先立っ
て、動作テストの結果を示すデータが各メモリマットか
ら並列に読出され、各内部ノードに対して、４個の圧縮
判定信号および４個の圧縮前のデータが伝達される。

【０１３８】データノードＮｄ０は、データ入出力制御
クロックＣＬＫＩＯの各クロックエッジである時刻Ｔ０
〜Ｔ８にそれぞれ対応して、内部ノードＮ０に伝達され
る、メモリマットＭＴ０およびＭＴ１に対応する圧縮前
データＤＴ０〈０〉，圧縮判定信号ＤＧ０ａ，圧縮前デ
ータＤＴ０〈４〉，圧縮判定信号ＤＧ０ｂ，圧縮前デー
タＤＴ１〈０〉，圧縮判定信号ＤＧ１ａ，圧縮前データ
ＤＴ１〈４〉，圧縮判定信号ＤＧ１ｂを１個ずつ直列に
データＤＱ０として出力する。

【０１３９】時刻Ｔ８のクロック活性化エッジに先立っ
て、制御信号ＳＬＴの信号レベルが反転される。これに
応じて、内部ノードＮ１に伝達されるメモリマットＭＴ
２およびＭＴ３に対応する圧縮前データおよび圧縮判定
信号が、データ変換回路５０−０に伝達され、時刻Ｔ８
からＴ１５までのクロックエッジにそれぞれ対応して、
データノードＮｄ０は、圧縮前データＤＴ２〈０〉，圧
縮判定信号ＤＧ２ａ，圧縮前データＤＴ２〈４〉，圧縮
判定信号ＤＧ２ｂ，圧縮前データＤＴ３〈０〉，圧縮判
定信号ＤＧ３ａ，圧縮前データＤＴ３〈４〉，圧縮判定
信号ＤＧ３ｂを１個ずつ直列にデータＤＱ０として出力
する。

【０１４０】以上、実施の形態１から４においては、テ
ストモード時におけるテストデータの出力を説明した
が、このようなテストモードは、ダイレクトメモリアク
セスモードによって低速テスタからクロック信号ＣＬＫ
および制御信号ＲＱを入力して、メモリコア部およびデ
ータ入出力制御部をいずれも低速テスタによってテスト
する場合に対しても、通常モードに従って、データ入出
力制御部４０をメモリコア部２０よりも高周波で動作さ
せる場合に対しても適用することが可能である。

【０１４１】また、実施の形態１から実施の形態４にお
いては、テストモード時におけるデータ圧縮の単位を、
置換救済単位と揃えることとしたが、これは冗長救済の
ための欠陥有無データを効率的に得るために適した構成
として例示したものにすぎない。すなわち、テストモー
ド時におけるデータ圧縮単位を、所望の解析データを得
ることを目的として、置換救済単位と異なるものとする
ことも可能である。

【０１４２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１４３】

【発明の効果】請求項１、４および８に記載の半導体記
憶装置は、テストモード時において、Ｎ本のデータ線に
よって伝達されるＮ個のデータ信号を圧縮したテスト結
果信号を、データ変換回路によって直並列変換してデー
タノードから読出すことができる。したがって、Ｎ本の
データ線と対応する所定単位ごとのテスト結果を、通常
動作時よりも少ないデータノードを用いて読出すことが
できる。

【０１４４】請求項２および３に記載の半導体記憶装置
は、入力切換回路による選択を切換えることによって、
Ｌ個の内部ノードに伝達されるデータを単一のデータノ
ードから読出すことができる。したがって、請求項１記
載の半導体記憶装置が奏する効果に加えて、テスト動作
時においてデータ読出に使用するデータノードをさらに
削減することができる。

【０１４５】請求項５記載の半導体記憶装置は、テスト
結果信号として、Ｎ個のデータ信号の圧縮信号と、圧縮
前のＮ個のデータ信号のうちの１個を読出すことができ
る。したがって、請求項１および２記載の半導体記憶装
置のそれぞれが奏する効果に加えて、データ圧縮の信頼
性を向上することができる。

【０１４６】請求項６および７に記載の半導体記憶装置
は、Ｎ個のデータ信号を圧縮して得られる信号として、
Ｎ個のデータ信号間での一致比較結果を示す信号を出力
するので、各データ圧縮回路を一致比較ゲートで構成で
きる。

【０１４７】請求項９記載の半導体記憶装置は、テスト
結果信号の圧縮単位をスペアアレイ部による置換救済時
の置換単位を対応付けて定めるので、請求項１記載の半
導体記憶装置が奏する効果に加えて、置換救済の実行に
必要な情報を得ることができる。

【０１４８】請求項１０記載の半導体記憶装置は、テス
トモード時において、メモリコア部と前記データ変換回
路とを同一周波数に基づいて動作させるための複数の制
御信号を生成するテスト制御回路をさらに備えるので、
請求項１記載の半導体記憶装置が奏する効果に加えて、
いわゆるダイレクトメモリアクセスモードの下で、メモ
リコア部のテストを比較的低速のテスタによって実行す
ることができる。

【図面の簡単な説明】

【図１】 動作テスト結果データを圧縮して出力するこ
とが可能な半導体記憶装置１００の構成を示す概略ブロ
ック図である。

【図２】 判定データ圧縮回路７０の構成例を示す図で
ある。

【図３】 本発明の実施の形態１に従う半導体記憶装置
１１０の構成を示すブロック図である。

【図４】 コントロール回路１０の構成を示すブロック
図である。

【図５】 テストモード制御回路２００の構成を示す回
路図である。

【図６】 テストモード時におけるテストモード制御回
路２００のデータ出力を説明するブロック図である。

【図７】 半導体記憶装置１１０のテストモード時にお
けるデータ出力を説明するタイミングチャートである。

【図８】 実施の形態２に従うテストモード制御回路２
１０のテストモード時におけるデータ出力を説明するた
めの図である。

【図９】 テストモード制御回路２２０によるテストモ
ード時のデータ出力を説明するためのタイミングチャー
トである。

【図１０】 実施の形態３に従うテストモード制御回路
２２０のテストモード時におけるデータ出力を説明する
図である。

【図１１】 テストモード制御回路２２０によるテスト
モード時のデータ出力を説明するタイミングチャートで
ある。

【図１２】 本発明の実施の形態４に従うテストモード
制御回路２３０のテストモード時におけるデータ出力を
説明する図である。

【図１３】 テストモード制御回路２３０によるテスト
モード時のデータ出力を説明するタイミングチャートで
ある。

【図１４】 データ直並列変換を用いてインタフェース
の高速化を可能とした従来の技術の半導体記憶装置５０
０の構成を示す概略ブロック図である。

【図１５】 データ出力時における半導体記憶装置５０
０のデータ直並列変換を説明する概念図である。

【図１６】 半導体記憶装置５００のデータ出力を説明
するタイミングチャートである。

【符号の説明】

２０ メモリコア部、４０，４１ データ入出力制御
部、５０−０〜５０−ｎデータ変換回路、６０−０〜６
０−ｎ 入出力バッファ、２００，２１０，２２０，２
３０ テストモード制御回路、Ｎｄ０〜Ｎｄｎ データ
ノード、ＭＴ０〜ＭＴｎ メモリマット、Ｎ０〜Ｎｎ
内部ノード。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 各々が直列に信号を入出力するための複
   数の入出力ノードと、 データ信号を記憶するためのメモリコア部とを備え、 前記メモリコア部は、 行列状に配置される複数のメモリセルと、 各々が前記データ信号を伝達する複数のデータ線とを有
   し、 前記複数の入出力ノードに対応してそれぞれ設けられる
   複数の内部ノードと前記複数の入出力ノードとの間にそ
   れぞれ配置される複数のデータ変換回路をさらに備え、 各前記データ変換回路は、前記複数の内部ノードのうち
   の対応する１つに並列に伝達されるＭ個（Ｍ：２以上の
   自然数）の信号を受けて、対応する前記複数の入出力ノ
   ードのうちの対応する１つに対して直列に伝達し、 前記複数の内部ノードと前記メモリコア部との間に配置
   されるテストモード回路をさらに備え、 前記テストモード回路は、各々がＮ本（Ｎ：２以上の自
   然数）のデータ線ごとに配置される複数のデータ圧縮回
   路を含み、 各前記データ圧縮回路は、テストモード時において、前
   記Ｎ本のデータ線によって伝達されるＮ個のデータ信号
   に応じて、Ｋ個（Ｋ：Ｎより小さい自然数）のテスト結
   果信号を生成し、 前記テストモード回路は、前記テストモード時におい
   て、前記複数の内部ノードのうちの一部のそれぞれに対
   して、前記複数のデータ圧縮回路が生成する複数の前記
   テスト結果信号をＭ個ずつ並列に伝達する、半導体記憶
   装置。
2. 【請求項２】 前記複数の内部ノードは、各々がＬ個
   （Ｌ：２以上の自然数）の内部ノードを含む複数のグル
   ープに分割されており、 前記半導体記憶装置は、各前記グループごとに配置され
   る、 前記Ｌ個の内部ノードのうちの１個に対応して設けられ
   る出力切換回路と、 その他の（Ｌ−１）個の内部ノードのそれぞれに対応し
   て設けられ、対応する内部ノードに並列に伝達されるＭ
   個の信号を保持する複数のデータレジスタ回路とをさら
   に備え、 前記出力切換回路は、前記テストモード時において、前
   記Ｌ個の内部ノードのうちの１つを順に選択して、選択
   された前記内部ノードに伝達されるＭ個の並列の信号
   を、前記複数のデータ変換回路のうちの１つに伝達す
   る、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記半導体記憶装置は、クロック信号に
   同期して動作し、 前記出力切換回路が内部ノードの選択を切換える周期
   は、前記複数のデータ変換回路のうちの１つが前記対応
   する前記複数の入出力ノードに対して信号を直列に伝達
   する周期のＬ倍である、請求項２記載の半導体記憶装
   置。
4. 【請求項４】 前記テスト結果信号は、前記Ｎ本のデー
   タ線によって伝達されるＮ個のデータ信号の圧縮信号を
   含む、請求項１または２に記載の半導体記憶装置。
5. 【請求項５】 前記Ｋは１であり、 各前記複数のデータ圧縮回路は、前記Ｎ本のデータ線に
   よって伝達されるＮ個のデータ信号間における一致比較
   結果を前記圧縮信号として生成する論理ゲートを有す
   る、請求項４記載の半導体記憶装置。
6. 【請求項６】 前記テスト結果信号は、 前記Ｎ本のデータ線によって伝達されるＮ個のデータ信
   号のうちの１つと、 前記Ｎ本のデータ線によって伝達されるＮ個のデータ信
   号の圧縮信号とを含む、請求項１または２に記載の半導
   体記憶装置。
7. 【請求項７】 前記Ｋは２であり、 各前記複数のデータ圧縮回路は、前記Ｎ本のデータ線に
   よって伝達されるＮ個のデータ信号間における一致比較
   結果を前記圧縮信号として生成する論理ゲートを有す
   る、請求項６記載の半導体記憶装置。
8. 【請求項８】 前記テストモード回路は、 各々が、前記Ｎ本のデータ線ごとに、前記メモリコア部
   と前記複数の内部ノードのうちの１つとの間に配置され
   る複数のマルチプレクサをさらに含み、 各前記マルチプレクサは、通常の読出動作時において
   は、前記Ｎ本のデータ線によって伝達されるＮ個のデー
   タ信号を対応する前記内部ノードに伝達し、 前記複数の内部ノードのうちの前記一部に対応する前記
   複数のマルチプレクサの一部の各々は、前記テストモー
   ド時において、複数の前記データ圧縮回路から出力され
   た前記テスト結果信号を対応する前記内部ノードに伝達
   し、 前記複数のマルチプレクサの残りの各々は、前記テスト
   モード時において、所定の固定電位レベルを対応する前
   記内部ノードに伝達する、請求項１記載の半導体記憶装
   置。
9. 【請求項９】 前記メモリコア部は、欠陥が生じた前記
   メモリセルを置換救済するためのスペアアレイ部をさら
   に備え、 前記スペアアレイ部は、各々が１回のアクセス動作時に
   おける前記置換救済の対象となる複数の置換単位を含
   み、 前記Ｎは、前記置換単位に対応して定められる、請求項
   １記載の半導体記憶装置。
10. 【請求項１０】 前記テストモード時において、同一周
    波数に基づく複数の制御信号を生成するテスト制御回路
    をさらに備え、 前記メモリコア部および前記データ変換回路は、前記テ
    ストモード時において、前記複数の制御信号に応答して
    動作する、請求項１記載の半導体記憶装置。