TW490674B - Semiconductor memory device - Google Patents

Description

490674 五、發明說明（1) [發明之背景] . 1¾之領域 本發明有關於半導體記憶裝置’尤其有關於使用資料之 並列/串列變換，進行焉頻之資料輸入/輸出之半導體記憶 裝置。 jLj技術之說明 近年來為著因應微處理機之動作頻率之尚速化等’要求 提高半導體記憶裝置之資料帶寬度。其中，為著提高資料 帶寬度，發表有使資料帶寬度倍增之技術用來提高同步型 半導體記憶裝置之時鐘頻率。使資料輸入/輸出高速化之 技術提案有同步型半導體記憶裝置，其中與時鐘信號之上 升和下降之兩個邊緣同步的進行資料之輸入/輸出。 但是，資料輸入/輸出頻率之高頻化會由於對成為記憶 叙置之DRAM(Dynamic Random Access Memory)之存取時間 而被限速。為著解決此種問題發表有介面技術，使用資料 之並列/串列變換，用來使與外部之間進行輸出資料之授、 受之同步時鐘信號之頻率，高於DRAM之内部動作頻率。又 圖14是概略方塊圖，用來表示使用資料串列/並 可以使介面高速化之習知之半導體記憶裝置5〇〇構 麥照圖14，半導體記憶裝置5〇〇具備有：時 來接受時鐘信號CLK ;控制信號節 用 2〇…料輸入/輸出控制部:。制“虎’…芯子部 半導體記憶裝置5 00更具備有 、爾韦&制電路10，根據接受自

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^L 5虎玲點Ncc之控制信號Rq和接受自時鐘端子之時鐘 化號CLK ’用來控制記憶器芯子部2〇和資料輸入/輸出控制 部4 0之動作。 記憶器芯子部20依照控制電路丨〇所產生之位址信號和命 ^控制仏號進行動作。記憶器芯子部2 〇包含有多個之記憶 。。板塊MT0〜MTn(n :自然數）。對於各個記憶器板塊MT〇〜 Μ Τη ’可以並列的項出和寫入m個（m :自然數）之資料。圖η 表示m : 8之情況。

資料輸入/輸出控制部40在對各個記憶器板塊進行輸入/ 輸出之8個並列資料，和利用各個資料節點—〇〜Ndn進行 杈文之1個串列資料之間，實行資料串列/並列變換。資料 輸入/輸出控制部4 0根據利用控制電路1 〇所產生之資料I /〇 控制k號進行動作。資料節點N d 〇〜n d η可以用來進行與其 他之電路裝置或與外部之間之資料授受。 〃 資料輸入/輸出控制部4 0包含有被設置成分別與記憶器 板塊[0〜[11對應之資料變換電路5〇-〇〜50 — 11和輸入/輸 出緩衝|§60-0〜60-η。 在資料輸出時，資料變換電路5 0 - 〇〜5 〇 - η將從各個記憶 為板塊輸出之8個並列資料變換成為串列資料。輸出緩衝 器60 -0〜60-η將分別傳達自資料變換電路5〇-〇〜50-η之串 列資料，作為資料DQ0〜DQn的從資料節點Nd〇〜Ndn輸出。<_ 另外，對於資料輸入/輸出控制部40，上面只詳細說明 與資料輸出（讀出）有關之動作，但是與資料輸入（寫入）有 關之動作亦可以實行，其方式是將從各個資料節點“〇〜 ·

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五、發明說明（3)

Ndn輸入之串列資料，經由輸入/輸出緩衝器60-0〜6〇〜n， 傳達到資料變換電路5 〇 — 0 ~50-n，利用各個資料變換電路 將串列輸入之資料變換成為並列資料，對於對應之記憶器 板塊貫行並列之資料寫入。 控制電路1 〇所產生之用以控制記憶器芯子部20之命令控 制信號’和為著控制資料输入/輸出控制部4 0所產生之資 料I / 0控制信號是根據不同頻率之k號。記憶器芯子部之 頻率，以能夠使dram穩定動作之方式被抑制成較低，對記 憶器芯子部之1次之資料讀出/寫入動作是對多個資料並列 的實行。 與此相對的，利用可高頻動作之資料輸入/輸出控制 部，將與記憶器芯子部之間並列讀出/寫入之多個資料， 變換成為串列資料和順序的進行輸入/輸出。利用此種方 式可以達成半導體記憶裝置全體之高速動作。 圖1 5是概念圖，用來說明資料輸出時之半導體記憶裝置 5 0 0之貧料串列/並列變換。 蒼照圖1 5，利用1次之讀出動作，從記憶器板塊从丁〇並列 的輸出8個之資料DT0<0>〜DT0<7>。在下面之說明中，同 時並列處理之多個資料，以多個位元之集中之信號表示。 例如，以DT0<0:7>表示DT0<0>〜DT0<7>。同樣的，從第n 號之記憶器板塊Μ Τ η並列的輸出d Τ η < 0 : 7 >。 下面將說明來自記憶器板塊ΜΤ〇之資料輸出之一實例， 從記憶1§板塊ΜΤ0同時並列讀出之8個資料])1[〇<〇 : 7>，並列 的輸入到資料變換電路5 〇 - 〇。

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資料變換電路50-0依照控制電路1〇所產生之1/〇控制信 號中之一之資料輸入/輸出控制時鐘CLKI〇，將並列資料°一 次一個的串列輸出到輸入/輸出緩衝器6〇_〇。輸出緩衝器 60-0依照從資料變換電路50輸出之信號位準，將資料叫〇 輸出到資料節點N d 0。 對於其他之記憶器板塊，同樣的利用資料變換電路5 〇 _ i 〜50-n和輸出緩衝器⑽一丨〜㈣,，進行同樣之資料串列/ 並列變換，可以利用比記憶器芯子部之動作頻率高之頻 率，經由資料節點Ndl〜Ndn將資料輸出。 圖16是時序圖，用來說明半導體記憶裝置5〇〇之資料輸 出。 、 參照圖16，在回應資料輸入/輸出時鐘以1(1()之上升/下 降之兩個邊緣時，實行資料節點Nd〇〜Ndn之資料輸入/輸 出。 在半導體圮憶裝置5 〇 〇，因為分別設有與記憶器板塊MT〇 〜ΜΤη對應之資料節點，所以資料節點Μ〇〜Ndn之各個處 置對於對應之記憶器板塊進行並列輸入/輸出之資二。例 Μ士二右利:資料斗f點“。進行授受之資料_ U記憶器板塊 ΜΤ0有關之貢料。 在資料輸出時，在時刻τ〇之時鐘活性化時序之前，從各 個記憶器板塊並列讀出iDT〇<〇 : 7>〜DTn<〇 : 7>之= 2 mo〜ή之各個時鐘活性化邊緣，從資料節點“的輸 出。 依照此種方式，對構成DRAM之記憶器芯子部每一次之讀

49〇674 i、發明說明（5) 出/寫入動作，對多個資料並列的實行，與外部之間之資 科輸入/輸出經由資料串列/並列變換實行，經由使頻率高 於記憶器芯子部之動作頻率，可以實行資料輪入/輸出。 利用此種方式，由於形成記憶器芯子部之])ram之存取時間 被限速之資料輸入/輸出週期可以縮短，經由增加一次之 讀出/寫入動作對記憶器芯子部並列輸入/輸出之資料數， 玎以使半導體記憶裝置全體以高頻動作。

但是’當使半導體記憶裝置以高頻動作時，用以測試該 半導體記憶裝置本身之裝置（以下簡稱為記憶器測試器）亦 被要求具有可以因應高頻之高性能。因此，需要使用高價 格之ό己裔測試器。所以在使用此種資料串列/並列變換 藉以進行南頻動作之半導體記憶裝置中，削減動作測試時 之成本成為重要之課題。 [發明之概要] 本發明之目的是提供半導體記憶裝置之構造，可以根據 資料串列/並列蜒換功旎進行尚頻動作和有效的實行動作 測試。 本發明主要的是一種半導體記憶裝置，具備有多個之輸 入/輸出節點，記憶器芯子部，多個之資料變換電路，和 測試模態電路。

多個之輸入/輸出節點之各個用來串列的輸入/輸出信 號。記憶器芯子部被設置成用來記憶資料信號，包含有： 多個之記憶單元，被配置成為行列狀；和多個之資料線，分 別用來傳達資料信號。多個之資料變換電路分別被設置成

"+^υο/4 五、發明說明（6) 個輸入^輪出節點對應，分別被配置在多個内部節點 子!點之間’各個資料變換電路接受從記憶器芯 個(::2:?到多個内部節點中之對應之1個内部節點之μ 個輸入/輪出之…自然數）之信號，和將該信號串列傳達到多 夕乂 輸出即點中之對應之1個。測試模態電路被配w在 2内部節點和記憶器料部之間，包含有多個 ，分別被配置在卿:2以上之自然數)之資；；3 ΪΪ綠it資Γ壓縮電路在測試模態時’依照利用N根之 、4、、泉傳達之N個資料信號，產生κ個（κ :小於N之 ”、、、邛知之各個，傳達由多個資料壓縮電路所違社 之夕個測試結果信號，並列的每次傳達Μ個。 =此，本發明之主要優點是在測試模態時， 、、，。果進行資料串列/並列變換，可以使用比 :士？ 之資料節點進行讀出。 勒作k少 本發明之上述和其他目的、特徵、觀念和優點細 聯合附圖之詳細說明當可更加明白。 工下 [發明之實施例] 下面將參照圖面用來詳細的說明本發明之實施例。 外，圖中之相同元件編號用來表示相同或相當之 翅_試結果資料之H 1刀。 在半導體記憶裝置之動作測試時（以下亦稱為剛 時），測試所使用之資料和控制信號經由控制信號節點二

\\312\2d-code\90-02\89126201.ptd 第10頁 4yU0/4 五、發明說明（7) j 2 行與冗憶器測試器之間之授受。因此，削減 _ 〜衣置之測试成本之方法是削減動作測試時所使 > 即j之數目，比通常動作時少，用來增加利用 1個之忑fe'為測試器可以同時測試之被試驗對象之數目（以 下亦稱為測試同測數）。 另外’如半導體記憶裝置5〇〇所示，假如其構造具有以 低速動作之記憶器芯子部和以高速動作之資料輸入/輸出 控！!1部=i§己憶器芯子部之動作測試以低頻之較廉價之記 憶器測試器進行，只有在資料輸入/輸出控制部之動作測 试日守才使用可因應高速之高價之記憶器測試器進行測試， 利用此種方法用來削減測試成本。此種方法所實行之動作 測試是不經由資料控制輸入/輸出部，直接對記憶器芯子 部進行存取，所以亦稱為直接記憶器存取模態。 但是，在直接記憶器存取模態中，資料輸入/輸出資料 之流動，因為與圖1 5和圖1 6所說明之通常動作時相同，所 以在動1乍測試時，經由削減所使用之1/〇接腳，可以削減 動作測试之成本。 调1表示使用纟此種目的之可將動作測試結果資料壓縮 和輸出之半導體記憶裝置1 0 0之構造。 參照ffil ’半導體記憶裝置m ’與圖14所示之半導體記 憶裝置50:同樣的，具備有記憶器芯子部2〇和資料輸入/輸 出控制部4 1。 、 資料輸入/輸出控制部41除了資料變換電路5〇_〇〜5〇_n

490674 五、發明說明（8) 和輸入/輸出緩衝器6 0 - 0〜6 0 - η外，更具有判定資料壓縮 電路7 0和輸出變換電路7 5，此點與圖1 4所說明之資料輸入 /輸出控制電路40不同。 蒼Η?、圖2 ’判定貧料歷細電路7 0，例如，具有一致比較 (互斥〇 R )閘L G 7 0，以從記憶器芯子部2 〇並列讀出之所有之 資料DTOco〉，DT0<1>〜DTn<7>作為輸入。邏輯閘LG70輸出 用以表示動作測試之判定結果之信號RSLT。 在動作測試時，對成為每一次之測試對象之記憶單元 群，寫入相同位準之信號，經由實行被輸出之資料間之一 致比較，可以確認在對應之區域之缺陷之有/無。

p 2之實例是在動作測試結果為正常之情況，亦即在從 記憶器芯子部2 0 —次讀出之全部資料為一致之情況，判定 結果信號R S L T被活性化（成為L位準）。另外一方面，當在 吕己憶裔芯子部20產生有缺陷之情況，因為DT〇<〇>〜DTn<7> 不完全一致，所以判定結果信號RSLT被非活性化（成為Η位 準）。利用此種方式可以檢測記憶器芯子部2 〇之異常。 再度的參照圖1，與資料節點Nd〇對應的，設有輸出變換 電路7 5。輸出變換電路7 5依照控制電路丨〇所產生之測試實 行旗標TFLG，將資料變換電路5〇_〇之輸出和判定資料壓縮

電路70之輸出化唬RSLT之任何一方，輸出到該輸入/輸出 缓衝器6 0 - 0。 測試旗標TFLG在測試模態時被活性化，貞此對應的，判 定結果信號RSLT代替資料變換電路5〇-〇之輸出的，被輸出 到輸入/輸出緩衝器60 —〇。另外一方面，在通常動作時，

490674 五、發明說明（9) 測試旗標汀!^被非活性化，與此對應 、^ 子部20輪出讀出資料，輸出變換電路^ ，著從記憶器芯 之輸出資料傳達到輸入/輸出緩 '賁料變換電路 利用此種構造，在測試模態時將動°° 。 以只利用1個之資料節點Nd0輸出到 /、’试結果壓縮，可 經由削減測試模態時所使用之f料“I利用此種方式， 測試同測數。 ·、、、έ數’可以用來增加 雖然，在半導體記憶裝置丨〇 〇之 可以獲得記憶器芯子部20内之缺σ &利用動作測試 但是不能獲得缺陷之發生位置之有 f之相關資訊’ 特別是在為著確保良率而設之陳^ 為冗餘單位謂分別成為替換和用^歹州，被分割成 結果壓縮成超過冗餘單位V不V/!動作測試之判定 在判定記憶芯子部20有：；之：此指定需要修復之部位， 細之測試，所以動作測試：=日寸，變成需要實行更詳 f實施例U '之總成本不能削減。 參照圖3，本發明之f 有：記憶器芯子部20 ;測气模处之半導體記憶裝置11 〇具備 憶器1子柳輸出之資Am制電路，用來將從

多個資料在内部節麵〜 1 串八列Λ輸入/輸出多個資料，. _〜Ndn ;和控制電路u 被輸入’輸出自資料節點 no全體之動作之信號。，用來產生控制半導體記憶裝

4^υ〇/4 五、發明說明（10) ----- 記憶器芯子部20具有以DRAM為代表之一般之隨 :器^ ’依照控制電賴所產生之位址信號繼和多。 個之印々控制信號CSMs進行動作。記憶器芯子心 多個之記憶器板塊ΜΤ0〜MTn(n:自’然數）矛口備用陣 有 對於各個之記憶H板腿〇〜ΜΤη，可^列的進行_ ;·兄W之：L之讀出和寫入。在圖3中之實例是m = 8之 兄。亦即’在各個記憶器板塊内配置有"艮之資料1/0線 DI0 ,依照控制電路10所產生之位址信號和命令控制作、’· J ’在各個記憶器板塊之間，進行㈣個之資料之輸： 出。 =用陣列部25具有多個之冗餘單位測分別成為替換 ΐ frit位。當位址信號add所選擇之位址與預先被程 t — ΐ &位址一致之情況時’“冗餘單位SM㈣為單位 的貫订$換和修復。在半導體記憶裝置u 換和修復。 ::田f、圖3中所示之構造是與各個記憶器板塊對應的 _己 11 車列部25 ’但是備用陣列部25亦可以構建成被多 個記丨思器板塊共用。 測試模態控制電路2 ο η $ μ 1 & , 〇 I L 电格《間之構造將於後面進行詳細之說 :測：ίϊΐ控制電路2 0 0依照是通常之讀出動作時，或 疋:ΡΙ二二5 Γ ’用來控制信號之傳達到内部節點Ν0〜Νη。 測试核恶控制電路2 〇 〇太；g a H· ^ 2 0 ^ # n ^ ^ ^ ^ ^ 貝了寸直接傳達到内部節點N〇〜Nn，在測

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試模態時對從記憶器芯子部2〇 傳達到内部節點NO〜Nn。 輸出之資料施加壓縮，然後 ^斗:入/輸出控制部4〇具有與圖'所說明之資料輸入/ 工J °卩同樣之構造，在傳達到各個内部節點NO〜Nn之 8個亚列資料，和利用各個資料節點_〜_進行授受之ι 剛之間，實行資料率列/並列變換。在資料讀出 ^ i攸對應之記憶器板塊讀出之8個並列資料，經由測試 果=控制電路2〇〇串列的傳達到内部節點㈣〜“之各個。 貝料輸入/輸出控制部4〇包含有：資料變換電路5〇一〇〜

50—Γ / ΐ設置成分別與内部節點㈣〜Nn對應；和輸入/輸 出緩衝，6 0-0〜60-η，分別被設置在資料變換電路5〇 — 〇〜 5 0 - η和資料節點ν d 〇〜N d η之間。 。。在資料輸出時，資料變換電路50_0〜50_η將從各個記憶 為板塊輸出之8個並列資料變換成為串列資料。輸出 將分別傳達自資料變換電路50-〇〜^ 列貢料，作為為資料DQ0〜DQn的分別從資料節點NdQ〜Ndn 輸出。 貢料節點NdO〜Ndn，如同混載DRAM之方式，當與邏輯電 路裝載在同一晶片上之情況時，與邏輯電路之間連接共用 之資料匯流排。或是在每一個資料節點設置可以與外^之 間直接進行資料之授受之資料輸入/輸出端子，構成單獨 之半導體記憶裝置。對於控制信號RQ亦同，與設在混載 dram上之系統匯流排之連接之構造，亦可以構建成為ι置 能夠從外部直接輸入控制信號之端子。

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490674 五、發明說明（12) 另外，在本發明之實施例中，對於資料輸入/輸出控制 部4 0之動作，只詳細的說明與資料輸出（讀出）有關之動 作’但是對於資料輸入（寫入），亦同樣的可以根據資料串 列/並列變換進行動作。在此種情況，從各個資料節點Nd 0 〜Ndn輸入之串列之輸入資料，經由輸入/輸出緩衝器60-0 6 0 - η ’傳達到資料變換電路5 〇 - 〇〜5 〇 - η，串列輸入之資 料經由各個資料變換電路變換成為並列資料，不經由測試 拉悲控制電路2 〇 〇，在對應之記憶器板塊實行並列之資料 寫入。

控制電路1 〇依照被輸入到時鐘端子5之時鐘信號(：1^和被 輸入到控制信號節點N c c之控制信號R Q，對記憶器芯子部 2〇產生位址信號ADD，和產生命令控制信號以^用來控制 對記憶器芯子部20之存取。控制電路1〇亦對資料輸入/輸 =控制電路40產生資料輪入/輸出控制信號CS])s用來控制 貢料串列/並列變換和資料輸入/輸出時序。 二 二外用=:路10對測試模態控制電路輪出測試旗梢 LG，用來私疋現在之動作模態是通常動 ^

應到動作測試實行時之測試模態。 杈心，或X

控制電路1 〇依照該等抻剎 二 D R A Μ可穩定動作之較“;;動作:己J器，、子部2。D

部之間之並列輸入/輸出之多個資料，與記議 利用資料輸入/輸出控制電路4〇進行資料=進仃動作 經由在各個資料節點進行串列 ^ lj/亚列變移 高速化。 物出’可以使動

490674 五、發明說明（13) 下面將說明控制電路1 〇之構造。 參照圖4，控制電路1 〇包含有直接記憶器存取控制部丨2 和通常模態控制部1 5。直接記憶器存取控制部1 2和通常模 態控制部1 5之各個，依照被輸入到時鐘端子5之時鐘信號 -CLK和控制信號RQ，可以為記憶器芯子部2〇，測試模態控 · 制電路2 0 0和資料輸入/輸出控制部4 〇產生位址信號和控制 信號。 在利用控制信號RQ指示進行直接記憶器存取之情況時， 利用直接記憶器存取控制部1 2產生位址信號add和命令控 制信號CSMs。另外一方面，在此種情況，通常模態控制部 1 5指示停止動作，和停止該等信號之產生。 _ 在圖4中以貫線表示直接記憶器存取模態時之位址信號 ADD和控制信號CSMs，TFLG，CSDs之供給，以虛線表示通 常模態時之該等信號之供給。 利用此種構造，在直接記憶器存取模態時，依照以低速 之§己k裔測試器供給到時鐘端子5之時鐘信號CLK，使記憶 器芯子部20進行動作，表示動作測試結果之信號，可以經 由測D式杈恶控制用電路2 〇 〇和資料輸入/輸出控制部4 〇，從 資料節點NdO〜Ndn輸出。 圖5表-示測試模態控制電路2〇〇之構造。在圖5中，代表 Ί表不測试杈恶控制電路2 0 0全體中之與記憶器板塊’ · =3對應之部*’但是對於其他之記憶器板塊 同樣之構造。 參照圖5 ’測試模態控制電路2 0 0包含有資料壓縮電路 '

490674 五、發明說明（14) 201〜0a〜2(H-3b和多工器MXOa〜MX3b，分別為4個輸出資 料 亦即4根之資料I / 0線之各個而配置。資料壓縮電路被 配置在4個輸出資料之每一個，對應到半導體記憶裝置11 〇 中之1個冗餘單位S M U之替換和修復單位。資料壓縮電路 2 0 1 〇 a〜2 〇 1 — 3 b在圖5之實例中分別具有一致比較閘（互斥 0R 閘）LG〇a 〜LG3b。 下面將說明從記憶器板塊MT0和MT1讀出之資料之輸出作 為一實例。 ^、資料DT0<0:3>，〇丁〇<4:7>，DT1<0:3> 和DT1<4:7> 對應 的’分別設有資料壓縮電路2〇1_〇a，2〇1 —〇b，2〇1-la和 2 ◦ 1 - 1 b。 資料壓縮電路2 〇 1 - 〇 a，當在對應之4個資料D τ 〇〈 〇 : 3 >之 間之信號位準為一致之情況時，就使壓縮判定信號DG〇a活 陘化（L位準’ 0 )。另外一方面，當在4個資料DT0<0:3> =間=k號位準為不一致之情況時，資料壓縮電路2 〇][ _〇a 就使壓縮判定信號DG 〇 a非活性化（H位準，"丨”）。 資料壓縮電路201-〇b，2〇1 —la，2〇1_lb亦同樣的，依照 對，^個頃出貝料之信號位準是否一致，分別輸出壓縮 判疋 k 说DGOb，DGla，])Glb。 十$用貝料壓細電路2〇1 —〇a〜2〇1 —几所產生之4個壓縮判 亏思巧夕工^MX〇a。多工器MX〇a依照測試旗標 TFLG進行動作。 在測試旗標TFLG被非活性化（L位準，” )之情況時，亦 即在通$杈悲日守，被輪入到"〇，'側之從記憶器板塊讀出之

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u〇74 五、發明說明（15) 貪料DT0<0 : 3>，直接傳達到内部節點NO。 主另外一方面，在測試旗標^]^被活性化（H位準，” 1 ”）之 時，亦即在測試模態時，被輸入到”"侧之4個壓縮 疋化號傳達到内部節點NO。 、 夕對於記憶器板塊MT2和MT3亦同樣的設有資料壓縮電路和 夕工器。 土、、、 次=此1在通常之讀出動作時，各個多工器輪出"〇"側之 nW從各個記憶器板塊輸出之並列資料傳達到内部節點 Nd3輸出，。經由資料變換電路5〇-0〜5〇_3從資料節點Nd0〜 模態時’從記憶器板塊謂和MT3輸出之表示動作 气，、。果之資料信號，被資料壓縮電路如士，2〇1力， ^式盘H3b壓、缩，然後輸入到多工器MX〇b。依照此種 厥^ 思為板塊^〇〜MT3相關之動作測試之結果，被 節點NdO輪出。由貢料受換電路50-0從1個之資料 資5二，態時，經由核對從資料節麵輸出之 之有/無。利與Γ意器板塊MT°〜MT3相關缺陷 "ο接腳數削減成為通常動：時可以將所使用之 提高為4倍。 動作犄之1 /4，可以將測試同測數 另外，因為構建成為臉、ηϊ 、 為每一個夕桂祕4 Α〜夺測試模態時所輪出之資料壓縮成 ί:位：：：復單位，所以可以確認每-個冗餘修 復早位之缺陷之有/無。亦即，經由核對該資料剛，不僅

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第19頁 五、發明說明（16) - " 判定冗憶器芯子部2 〇全體之缺陷之有/無，而且可以 曰定存在有缺陷之替換和修復過單位。 因此L利用一次之動作測試可以取得缺陷之有/無和替 、與修復所需要之資料之雙方，所以可以實行有效之動作 測試。

&另外’在通常之讀出動作時和測試模態時之任何一方， 貝料變換電路5 0-〇〜50-n以後之電路所需要之功能是將傳 達到對應之内部節點Ν 〇〜ν η之8個並列資料，一次一個的 作為串列資料的傳達到對應之資料節點N d 0〜N d η，所以可 以採用與習知技術所說明之資料輸入/輸出控制部4 0相同 之構造。亦即，依照實施例1之半導體記憶裝置時，不需 要對進行高頻動作之資料輸入/輸出控制部4 〇施加變更， 經由增加測試同測數可以改善動作測試之成本。 、另外，在測試模態時因為資料節點“1〜Nd3未被使用作 為資料輸出用，所以在被設置成與該等之資料節點對應之 夕工器MXla ，MXlb ，MX2a ，MX2b ，MX3a和MX3b 之1侧，結 合用以固定輸出位準之電源節點9 1。 在電源節點9 1被供給有分別與資料之l位準和η位準對應 之接地電位GND和電源電位VDD之其中之一方。利用此種方

式’在測試模態時可以避免未被使用作為資料輸出用之資 料節點之電位位準變為不穩定。 圖6表示測試模態時之測試模態控制電路2 〇 〇之資料輸 出。在圖6中代表性的表示測試模態控制電路2 〇 〇全體中之 與記憶器板塊ΜΤ0〜ΜΤ5對應之部份。 且

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490674 五、發明說明（17) 麥照圖6，在測試模態時，從各個記憶器板塊並列讀出 之資料，每次4個的被輸入到資料壓縮電路。資料壓縮電 路分別輸出壓縮判定信號用來表示對應之替換和修復單位 中之缺陷之有/無。 8個之壓縮判定信號DGOa〜DG3b傳達到内部節點!^0，利 用依知、賀料輸入/輸出控制時鐘c L K I 0進行動作之資料變換 電路5 0 - 0，經由1次1個之輸入/輸出緩衝器6 〇 - 〇，從資料 節點N d 0串列輸出。利用此種構造，在測試模態時，與記 i思為板塊Μ T 0〜Μ T 3有關之判定資料，在每一個替換和修復 單位進行壓縮，可以利用1個之資料節點Nd0取出，可以增 加測試同測數。 在5己丨思恭板塊Μ T 4以後’對於4個之記憶器板塊，亦可以 利用1個之資料節點輸出在每一個替換和修復單位被壓縮 之判定結果。 歐7是時序圖，用來說明半導體記憶裝置1 1 〇之測試模態 時之資料輸出。 參照圖7，資料節點之資料輸入/輸出之實行用來回應資 料輸入/輸出控制時鐘CLKI 0之上升/下降之兩個邊緣。 在測試模態時，於時刻TO之前，從各個記憶器板塊並列 δ貝出之用以表不動作測試之結果之負料’在母一個替換和 修復單位被壓縮成為壓縮判定信號，然後從各個資料壓縮 電路輸出。與記憶器板塊ΜΤ0〜ΜΤ3相關之壓縮資料DGOa〜 DG 3b，在各個時鐘邊緣之時刻T 0〜T 7，從資料節點nd 〇 一 次一個的串列輸出作為資料DQ。

__ C:\2D-CODE\90-02\89126201.ptd 第21頁 490674 五、發明說明（18) I同樣的’用以表示與記憶器板塊MT4〜MT5有關之動作測 ^之ί，之資料，在每一個替換和修復單位被壓縮成為壓 、、'§，定化唬，在各個時鐘邊緣之時刻τ〇〜Τ7，從輸入/輸 出節點Nd4 —次一個的串列輸出作為資料叫4。 〜在其間之資料節點Ndl〜Nd3，輸出經由圖5所示之電源 筇點9 1被固定之電位位準。 [，施例2 ]

在實施例2中，當與實施例1比較時，可以更進一步的提 高判定結果之資料壓縮之可靠度，下面將說明此種構造。 、在實施例2中，當與圖3所示之半導體記憶裝置丨丨〇之構 造比較時，其特徵是測試模態控制電路之構造不同。對於 其他之電路構造和動作，因為與半導體記憶裝置〗丨〇之情 況相同，所以不再重其說明。 電路210之測試模 圖νδ表示依照實施例2之測試模態控制 態時之資料輸出。 =施例】中因為是使用互斥0 R閘之—致比較 -貝料壓縮’所以即使在成為壓縮對象之4個資料之全邻存 在有對應之缺陷時，亦會造成壓縮判定信號 「 σ 之判定結果為其問題。在實施例2中考唐 ,、良好

是更進-步的提高資料壓縮之”度考慮到此點，其目的 在圖8中是代表性的表示測試模態控制 與記憶器板塊ΜΤ0〜ΜΤ5對應之部份，但9 υ王肢τ 器板塊亦配置同樣之構造。 一疋尉於其他之記十 參照圖8 測試模態控制電路2 1 〇 之特徵是資料壓縮電絡

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490674 五、發明說明（19) =各個除了從對應之一致比較閘分別輸出壓縮判定信號 ，更輸出壓縮前之4個資料中之任何丨個。 料例如，在測試模態時，與記憶器板塊ΜΤ0相關之輸出資 二义除I已經說明之壓縮判定信號DGOa和DGOb外，亦將壓 =之貝料DT〇<〇>和〇7〇<4>傳達到内部節點N0。另外，作 ”丁 j出對象之壓縮前之資料可以任意的選擇，例如可以以 DT0<0>和DT0<4>作為對象。 憶器板塊MT1，同樣的除了壓縮判定信號仳“和 ，亦將壓縮前之資料之一部份之DT1<0>和DT1<4>傳 達到内部節點N1。 傳 出：2 ί T ’資料變換電路50-〇在測試模態、時可以輸 此2^堅縮判定信號對應之壓縮前資料中之1個。利用 可以f i Ϊ由核對壓縮前之資料和壓縮判定信號雙方， J ^更確只的檢測各個替換和修復單位之缺陷之有/盔。 果二所Λ，來自記憶器板塊MT°^T1之測試結 和MT3之測^士出罢貧料剛的進行輸出，纟自記憶器板塊MT2 在測$ ϋΓ果可以作為資料即2的進行輸出。其結果是 田:杈4 %貧料節點之使用數成為通常動作時之"2。 對庫η i!施例2中，當測試模態日夺，與各個替換單位 “數成為只施例1之情況之1 / 2。 是時序目，用來說明測試模態控 態時之資料輸出。 制电峪U 〇之測试杈 圖貝料即點NdO在測試模態時，將與記憶器板塊 第23頁 \\312\2d-code\90-02\89l2620l.ptd 490674 五、發明說明（20) MT0和MT1對應之動作測試之結果，作為資料DQ0的進行輸 出。同樣的，資料節點Nd2將與記憶器板塊MT2和MT3對應 之動作測試之結果，作為資料DQ2的進行輸出。資料節點 Nd4將與記憶器板塊MT4和MT5對應之動作測試之結果，作 為資料D Q 4的進行輸出。 在通常之讀出動作時，實行與記憶器板塊MT1和MT3對應 之資料之輸入/輸出，資料節點Ndl和Nd3之信號位準在測 試模態時被固定。 _ 在時刻T 0之前，表示動作測試之結果之資料從記憶器板 塊並列的讀出，對各個内部節點傳達4個壓縮判定信號和4 個壓縮前之資料。 資料節點NdO在回應資料輸入/輸出控制時鐘CLKI0之各 個時鐘邊緣之時刻T0〜T3時，將壓縮前資料DT0<0>，壓縮 判疋k號D G 0 a ’壓备目别貧料d T 0〈 4〉，壓縮判定信號D G 0 b， 一次一個的串列輪出作為資料DQ〇。對於時刻丁4〜T7之時 鐘邊緣亦同樣的，分別輸出與記憶器板塊ΜΤ 1對應之壓縮 前資料和壓縮判定信號之DT1<0>，DGla，DT1<4>，DGlb。 同樣的，資料節點Nd2和Nd4在時刻TO〜T7之各個時鐘邊 緣’將分別與記憶器板塊ΜΤ3，ΜΤ4和記憶器板塊ΜΤ5，ΜΤ6 對應之4個壓縮判定信號和4個壓縮前之資料，一次一個的 串列輸出。 [寬為例3 ] 圖1 0表示實施例3之測試模態控制電路22〇之測試模態時 之資料輸出。在圖1 〇中只代表性的表示測試模態控制電路 m

MfA S5：

C:\2D-CODE\90：02\89126201.ptd 第24頁 490674 五、發明說明（21) 但是對 220全體中之與記憶器板塊MT0〜MT7對應之部份 於其他之記憶器板塊亦配置同樣之構造。 測試模態控制電路220，當與圖6所示之測試模態控制電 路2 0 0比較時，其不同之部份是更具備有資料暫存哭μ 資料變換開關SW。 α 在實施例3中，將内部節點Ν〇〜Νη分割成為一些群組， 各具有L個（L : 2以上之自然數）之内部節點。資料變換開關 SW被配置成與形成各個群組之L個内部節點中之}個對應， 資料暫存器RG被配置成與其餘之（l-d個之内部節點對心 應。在圖10中所示之一實例是L = 2之情況。

測試模態控制電路220之資料壓縮因為與實施例i所說明 之測試模態控制電路2〇〇相同，故不再重複說明。亦即， 利用各個資料壓縮電路，對與替換和修復單位相當之每4 個讀出資料實行資料壓縮，各個資料壓縮電路輸^

定信號。 J 與纪憶器板塊ΜΤ0〜MT3對應之8個壓縮判定信號])G〇a〜 DG3b傳達到内部節點㈣。另外一方面，傳達到内部節點ni 之與圮憶裔板塊MT4〜MT7對應之8個壓縮判定信號j)G4a〜 D G 7 b被收納在資料暫存器κ和被輸出到節點n 1，。

二貝料換開關SW依照控制信號SLT，使内部節點和節 點N1，之任何一方，連接到與資料變換電路5〇 —〇之輸入節 點相當之N0’ 。 資料暫存器RG依照控制信號SLT，取入和保持並列傳達 到内部節點N1之信號，和將其輸出到節點n 1，。

/ Η·

時與Μ對應的，具有資料輸入/輸出控制 I 之之頻率。因此，在時鐘CLK 10之4個週期， 制信號SLT之信號位準，和變更資料變換開關別之 p T 向^利用此種方式，在資料輸入/輸出控制時鐘 之每4個週期’將傳達到内部節點N0之與記憶器板塊 ΜΤ0〜M3對應之8個壓縮判定信號，和經由内部節點ni傳 達到節點N1’之與MT4〜MT7對應之8個壓縮判定信號，順 的傳達到資料變換電路50 —〇。 、

利用此種方式，在測試模態時，可以只利用資料節點 NdO輸出與記憶器板塊MT0〜MT7相關之測試資料'，在測試 模態時，不需要利用資料節點DQ1〜DQ7輸出資料。其結果 疋資料節點之使用數變成為通常動作時之1 / 8，當與實施 例1比較時，可以使測試同測數更進一步的增加。 圖11表示時序圖，用來說明測試模態控制電路2 2〇之測 試模態時之資料輸出。 參照圖1 1，在資料輸入/輸出控制時鐘CLK I 0之活性化邊 緣之時刻T0之前，從各個記憶器板塊並列讀出之表示動作 測試之結果之資料，在每一個替換和修復單位被壓縮成為 壓縮判定信號，從各個資料壓縮電路輸出。 利用此種方式，在内部節點N 0和j\f 1分別被傳達有與記惊 器板塊ΜΤ0〜MT3和MT4〜MT7對應之壓縮測試資料。 在時刻T0〜T7之各個時鐘邊緣，與記憶器板塊ΜΤ0〜ΜΊΓ3 對應之壓縮判定信號，依照DG0a，DGOb，· · · ，DG3b之順 序，一次一個的串列輸出作為資料DQ0。

C:\2D-CODE\90-02\89126201.ptd 第 26 頁 490674 五、發明說明（23) 在時刻T8之時鐘活性化邊緣之前，使控制信號SLT之信 號位準反相，傳達到内部節點N1之與記憶器板塊04〜MT7 對應之壓縮判定信號，被保持在資料暫存器!^，和被輸出 到節點N1 ’ 。另外，資料變換開關⑽變換連接方向，使内 部節點N 0和節點N1 ’進行連接。利用此種方式，將被保持 在資料暫存器RG之壓縮判定信號肫4a〜DG7b傳達到資料變 換電路5 0 - 0。 然後，在從時刻T8至T1 5之各個時鐘邊緣，壓縮判定信 號DG4a，DG4b，. · · ，DG7b -次一個串列的被輸出作為資 料DQ0。另外，在時刻T8，與各個記憶器板塊對應之下二 個之壓縮判定信號並列的被輸出，傳達到内部節點N 〇和 N1。但是，在該時序，因為内部節點別和節點N〇，不連 接，和貧料暫存器RG不取入傳達到内部節點N丨之信號，所 以在時刻T8〜T15可以正常的輸出在時刻丁〇以前被輸出之 與記憶器板塊MT4〜MT7對應之壓縮判定信號。 ['實施例4 ] 在貝鈿例4中，經由組合實施例2和實施例3所說明之構 造，可以提高資料壓縮之可靠度和可以增加測試同測數。 圖1 2表不本發明之實施例4之測試模態控制電路2 3 〇之 =試模態時之資料輸出。在圖12中是代表性的表示測試模 悲控制電路230全體中之與記憶器板塊MT〇〜MT3對應之部 份，但是對於其他之記憶器板塊亦配置同樣之構造。 &參照圖12，測試模態控制電路23()除了圖8所示之測試模 態控制電路210之構造外’更包含有資料暫存器RG和'

C:\2D-CODE\90-02\89126201.ptd 第27頁 五、發明說明（24) ' 一 變換開關SW。 貪料暫存器RG和資料變換開關SW之配置和動作因為與實 :f 3所說明之内容相同，所以不再重複說明。在圖1 2中 表不L = 2之情況。 另、外，測試模態控制電路2 3 〇之資料壓縮因為與實施例2 斤說明之内容相同，所以不再重複說明。亦即/除、了與替 換和修復單位相當之每4個讀出資料被壓縮之壓縮判定信 號外，亦從各個資料壓縮電路輸出壓縮前之資料中之1 個。 、

利用此種方式，如實施例2之說明，可以提高與資料壓 縮有關之可靠度，和可以削減測試模態時所需要之資料節 點之個數，可以增加測試同測數。 圖1 3是時序圖’用來說明測試模態控制電路2 3 〇之測試 模態時之資料輸出。 參照圖1 3，在資料輸入/輸出控制時鐘CLK I 0之活性化邊 緣之時刻T 0之前’表示動作測試之結果之資料從各個記憶 器板塊並列的讀出，對各個内部節點傳達4個之壓縮判定 信號和4個之壓縮前之資料。

與資料輸入/輸出控制時鐘CLK I 0之各個時鐘邊緣之時刻 丁 0〜T 8對應的，資料節點N d 0 —次一個串列的輸出被傳達 到内部節點N0之與記憶器板塊MT0和MT1對應之壓縮前資料 DT0<0>，壓縮判定信號DGOa，壓縮前資料DT0<4>，壓縮判 定信號DGOb，壓縮前資料DT1<0>，壓縮判定信號DGla，壓 縮前資料DT1<4>，壓縮判定信號DGlb，作為資料DQ0。

C:\2D-CODE\90-02\89126201.ptd 第28頁 490674 五、發明說明（25) 在時刻T8之時鐘活性化邊緣之前，使控制信號SLT之信 號位準反相。因此，傳達到内部節點N丨之與記憶器板塊 MT2和MT3對應之壓縮前資料和壓縮判定信號，被傳達到資 料變換電路50-0，與時刻T8至T15之時鐘邊緣之各個對應、 的，資料節點NdO —次一個的串列輸出壓縮前資料 DT2<0>，壓縮判定信號DG2a，壓縮前資料DT2<4>，壓縮判 定信號DG2b，壓縮前資料DT3<0>，壓縮判定信號DG3a，壓 縮前資料DT3<4>，壓縮判定信號DG3b，作為資料DQ〇。 土 —在以上之實施例丨至4中，所說明者是測試模態時之測試 貧料之輸出，但是此種測試模態亦可適用在時鐘信號cl 和控制#唬RQ依照直接記憶器存取模態從低速測試器 入’利用低速測試器測試記憶器芯子部和資料輸入，輸別出 控制部雙方之情況，和可適用在依照通常模態，使資 i情輸兄出。控制部40以比記憶器芯子部20高之頻率進行動作月』 另:卜在實施例1至實施例4中是使測試模態時 =早位H是此實例之構造只是 與^ 餘修復用之缺陷有無之資料。亦# 槿2獲侍几 縮單位之目的是用來獲得所希望之解析資料了:之育料壓 與替換和修復單位不同者。 、、’、可以使用 上面已經詳細的說明本發明，但宜瞭 作舉例之用而無意用來限制本發日月，本之=說明只 只以所附之申請專利範圍限制。 知a之精神和範圍 [元件編號之說明]

490674 五、發明說明（26) 20 40, 41 50-0 〜50-n 60-0 〜60-n 200, 210, 220, 230 NdO 〜Ndn ΜΤ0 〜MTn Ν0 〜Νη 記憶器芯子部 資料輸入/輸出控制部 資料變換電路 輸入/輸出緩衝器 測試模態控制電路 資料節點 記憶器板塊 内部節點 «

C:\2D-CODE\90-02\89126201.ptd 第30頁 圖式簡單說明 圖1是概略方塊圖，用决本+ _ ^ 厭^^认b , 用不表不可以將動作測試結果資料 壓細和輸出之半導體記憶裝置100之構造。 圖2表不判定資料壓縮電路7〇之構造例。 胩，方塊圖’用來表示本發明之實施例1之半導體記憶 裝置1 1 0之構造。 用來表示控制電路1 0之構造。 用來表不測試模態控制電路2 0 0之構造。 用來說明測試模態時之測試模態控制電 〇 用來說明半導體記憶裝置丨丨〇之測試模態 圖4是方塊圖， 圖5是電路圖， 圖6是方塊圖， 路200之資料輸出 圖7是時序圖， 時之資料輸出。 &圖8用來說明貫施例2之測試模態控制電路2 1 〇之測試模 態時之資料輸出。 ' ▲圖9是時序圖，用來說明測試模態控制電路2丨〇之測試模 態時之資料輸出。 圖1 〇用來說明實施例3之測試模態控制電路22〇之測試模 態時之資料輸出。 ' 圖11是時序圖，用來說明測試模態控制電路22〇之測試 模態時之資料輸出。 ° 圖12用來說明本發明之實施例4之測試模態控制電路23〇 之測試模態時之資料輸出。 圖13是時序圖，用來說明測試模態控制電路23〇之測試 模態時之資料輸出。 圖14是概略方塊圖，用來表示使用資料串列/並列變換

II

1

C:\2D-CODE\90-02\89126201.ptd 第31頁 490674 圖式簡單說明 可以使介面高速化之習知技術之半導體記憶裝置5 0 0之構 造。 圖1 5是概念圖，用來說明資料輸出時之半導體記憶裝置 5 0 0之資料串列/並列變換。 圖1 6是時序圖，用來說明半導體記憶裝置5 0 0之資料輸 出。 _

C:\2D-CODE\90-02\89126201.ptd 第32頁

Claims (1)

1. / 六、申請專利範圍 1多：種ί導體記憶裂置’其特徵是具備有： 口之輸入/輸出節點，分 號； 別用末串列的輪入/輸出信 5憶器芯子部，用來記憶資料信號， 该冗憶器芯子部包含有· ί:之記憶單元，被配置成為行列狀，和 資料線’分別用來傳達上述 夕個之資料轡拖雷狄 \ 1 1口就， /輪出節點對庫，分別祧上別被設置成與上述之多個輸入 個輪入節點Λ 置在多個内部節點和上述之多 ^ ^之各個資料變換電路接受從上述之記情哭# (Mt到上述多個内部節點中之對應之1個内部節W:並 上之自然數)之信號，和將該信號串列傳。？個 多個輸,/輸出節點中之對應之i個； “辱達到上述 d ΐ ϊ r路’被配置在上述之多個内部節點和上、f ‘傯益芯子部之間， r上述之 上述之測試模態電路包含有多個之資料壓縮電 ;配置在N根（N : 2以上之自然數）之資料線之每—特分別 上述之各個資料壓縮電路在測試模態時，依照^田 N根之資料線傳達之N”料信，產生 」用上述 % 然數）之測試結果信號， 」於^之自 上述之測試模態電路在上述之測試模態時，搿 =内部節點中之一部份之各個，傳達由上述多 t多 “路所產生之多個上述之測試結果信號，並列的每1壓縮 ^ X傳達

   \\3l2\2d-code\90-02\8912620l.ptd 第33頁 六、申請專利範圍 Μ個。 上述之測試結^1項之半導體記憶裝置，其中 之2據被上述_料線傳達 上述之Κ為j &圍第2項之半導體記憶裝置，其中 上述之多個資料“ 被上述Ν根資料嗖值"'、.s電路之各個具有邏輯閘，用來產生 為上述之壓縮信號寻。違之N個資料信號間之一致比較結果作 上述圍：1項之半導體記憶裝置’其中 被上述之;料包含 根據被上述N根之資：貧料信號中之1個’和 (單位）。 、枓線傳達之N個貧料信號之壓縮信號 5上利範圍第4項之半導體記憶裝置，其中 被ίΐΓ/二資料I縮電路之各個具有邏輯閘，用來產生 為上述之壓縮信號貝枓化唬間之-致比較結果作 它.如申請專利範圍第i項之半導體記憶裝置，Α中 上述J測試模態電路之各個更包含有多個輸出 路，設在上述Ν根資料娣+ — 丄 哭#车邱* μ、根貝枓線之母一根，被配置在上述之記憶 °°心子4和上述之多個内部節點中之1個之間， 上述之各個多工器在通常之讀出動作時，將被上述之Ν 第34頁 C: \2D-CODE\90O2\89126201 .ptd 六、申請專利範圍 根資料線傳達之N個資料信於 點， 〜’傳達到對應之上述内部節 與上述多個内部節點中之一 工器之一部份之各個，在^述厂$伤對應之上述多個多 個資料壓縮電路輸出之 处之測忒模態時，將從上述多 上述内部節點， 上迷测試結果信號，傳達到對應之 上述多個多工甘μ 將指定# m 八餘之各個，在上述之測試模能睥 7 電位位準，傳達到對應之上述内部ίΓ ’ 上；：:Γ範圍第1項之半導體記憶裝置，其/ 憶器芯子部更包含有板塊陣列 中 知復產生有缺陷之上述記憶單元， ；I換和 上L之ί塊陣列部包含有多個之替換單位分別成為上、f 之S換和修復之實行單位， 為上述 上述之N依照上述之替換單位決定。 '8.如申請專利範圍第丨項之半導體記憶裝置，其中 更具備有測試控制電路，在上述之測 同頻率產生多個之控制信號， 根據相 上述之記憶器芯子部和上述之資料變換部在上述 杈悲時，回應上述之多個控制信號的進行動作。 、π 9 ·如申請專利範圍第1項之半導體記憶裝置，其中 上述之多個内部節點被分割成為多個群組，各包含 個（L : 2以上之自然數）之内部節點， 上述之測试模癌電路在上述之各個群組更包含有 輸出變換電路，被設置成與上述L個内部節點中之1個對

   多個資料暫存器電 部節點之各個對應，：來成與其他之(1、〇個 點之Μ個Μ，用末保持破並列傳達到街應^口之内 上迷之輸出變換電路在上、十十, 内部節 上述Μ固内部節點中之上試模態#，順序的選摆 點之Μ個並列信號 ：、到被遠擇之上述内部 個。 1寻達到上述多個資料變換電路中之1即 10.如申請專利範圍第9 =之半導體記憶裝置，與： 上返之輸出變換雷竹h k U /日]進仃動作， 節點“〗傳達信號之；：之述之對應之多個輪入，輪出 上述如果^第9項之半導體記憶裝置，其中 之ν個資料_ 之虎包含有根據被上述ν根資料線傳達 、卄枱就之壓縮信號（單個）。 上V之申κ ίι專利範圍第11項之半導體記憶裝置，其中 上述之多個資斜茂 被上述Ν根資料線值1^目電路之各個具有邏輯閘，用來產生 為上述之壓縮信、達之Ν個資料信號間之一致比較結果作 \3.+如申請專利範圍第9項之半導體圮^置，Α由 上述之測試結果信號包牛W °己衣置’其中 被上述N根之資判3 貝料、、泉傳達之N個資料信號中之1個，和

   490674 六、申請專利範圍 根據被上述N根之資料線傳達之N個資料信號之壓縮信號 (單位）。 l· 4.如申請專利範圍第1 3項之半導體記憶裝置，其中 上述之K為2， 上述之多個資料壓縮電路之各個具有邏輯閘，用來產生 被上述N根資料線傳達之N個資料信號間之一致比較結果作 為上述之壓縮信號。

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