KR101705589B1 - 테스트 효율이 향상되는 반도체 메모리 장치 - Google Patents

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Abstract

테스트 효율이 향상되는 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치는 메모리 블락; 클락 신호에 동기되어, 상기 메모리 블락에 대한 테스트를 수행하여 제1 내지 제n(여기서, n은 2 이상의 자연수) 테스트 데이터를 패러럴(parrallel)로 발생하도록 구동되는 테스트 구동 블락; 및 상기 클락 신호에 동기되어 상기 제1 내지 제n 테스트 데이터를 확인하는 확인 출력 블락으로서, 상기 제1 내지 제n 테스트 데이터가 모두 양호 정보일 때, 테스트 핀을 통하여 패스 데이터를 제공하는 상기 확인 출력 블락으로서, 상기 제1 내지 제n 테스트 데이터 중의 적어도 어느하나가 불량 정보일 때, 상기 테스트 핀을 통하여 상기 제1 내지 제n 테스트 데이터를 시리얼(serial)로 제공하는 상기 확인 출력 블락을 구비한다. 본 발명의 반도체 메모리 장치에 의하면, 하나의 테스트 핀으로도 복수개의 테스트 데이터에 대한 결과를 패러럴로 확인할 수 있는 패러럴 테스트가 가능함으로써, 전체적으로 테스트 효율이 향상된다.

Description

테스트 효율이 향상되는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE IMPROVING TEST EFFICIENCY}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 테스트 효율이 향상되는 반도체 메모리 장치에 관한 것이다.
오늘날, 반도체 메모리 장치는 회로 설계 및 소자제조 기술의 진보에 힘입어 단일의 집적회로 칩 내에 다양한 종류의 회로소자들을 포함하고 있다. 그리고, 이러한 반도체 메모리 장치의 성능에 대해, 다양한 종류의 테스트가 진행되고 있다. 이러한 테스트를 통하여, 반도체 메모리 장치의 불량 유무가 검사되거나 수율의 향상을 위해 결함 부분이 분석되어 생산공정에 피드백된다.
한편, 반도체 메모리 장치는 테스트 소요시간의 감소를 위하여 복수개의 테스트 항목 또는 메모리셀에 대한 테스트 결과를 내포하는 테스트 데이터들을 한번의 클락 신호에 발생에 따라 한꺼번에 확인하는 패러럴(parellel) 동작을 채택한다. 또한, 반도체 메모리 장치는 경량화 및 제조 비용의 감소를 위하여 테스트 핀의 수의 최소화를 요구한다.
즉, 반도체 메모리 장치는 테스트 핀의 수를 최소화하여 경량화와 제조비용을 감소시키고, 패러럴 테스트를 가능하게 하여 테스트 소요기간을 감소시킴으로써, 전체적으로 테스트 효율을 향상시키는 것이 요구된다.
본 발명은 상기의 필요성을 감안하여 창출된 것으로, 테스트 핀의 수를 최소화하면서도 패러럴 테스트를 가능하게 하여 테스트 소요시간을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 메모리 블락; 클락 신호에 동기되어, 상기 메모리 블락에 대한 테스트를 수행하여 제1 내지 제n(여기서, n은 2 이상의 자연수) 테스트 데이터를 패러럴(parrallel)로 발생하도록 구동되는 테스트 구동 블락; 및 상기 클락 신호에 동기되어 상기 제1 내지 제n 테스트 데이터를 확인하는 확인 출력 블락으로서, 상기 제1 내지 제n 테스트 데이터가 모두 양호 정보일 때, 테스트 핀을 통하여 패스 데이터를 제공하는 상기 확인 출력 블락으로서, 상기 제1 내지 제n 테스트 데이터 중의 적어도 어느하나가 불량 정보일 때, 상기 테스트 핀을 통하여 상기 제1 내지 제n 테스트 데이터를 시리얼(serial)로 제공하는 상기 확인 출력 블락을 구비한다.
상기와 같은 본 발명의 반도체 메모리 장치에서는, 메모리 블락에서 패러럴로 제공되는 제1 내지 제n 테스트 데이터에 내포되는 정보가 모두 양호 정보일때, 테스핀 핀을 통하여 1비트의 테스트 데이터를 출력하고, 제1 내지 제n 테스트 데이터 중의 적어도 어느하나에 내포되는 정보가 불량 정보일때, 상기 테스트 핀을 통하여 상기 제1 내지 제n 테스트 데이터를 시리얼로 출력한다.
이에 따라, 본 발명의 반도체 메모리 장치에 의하면, 하나의 테스트 핀으로도 복수개의 테스트 데이터에 대한 결과를 패러럴로 확인할 수 있는 패러럴 테스트가 가능함으로써, 전체적으로 테스트 효율이 향상된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 데이터 확인부를 구체적으로 나타내는 도면이다.
도 3은 도 1의 데이터 출력부를 구체적으로 나타내는 도면이다.
도 4는 본 발명의 반도체 메모리 장치의 테스트 데이터 확인 방법을 나타내는 순서도이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명은 여기서 설명되어 지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 반도체 메모리 장치는 메모리 블락(100), 테스트 구동 블락(200) 및 확인 출력 블락(BKMRN)을 구비한다.
상기 메모리 블락(100)은 워드라인(WL)으로 특정되는 행과 비트라인(BL)으로 특정되는 열로 이루어지는 매트릭스 구조상에 배열되는 다수개의 메모리 셀들(MC)을 포함한다.
상기 테스트 구동 블락(200)은 클락 신호(CLK)에 동기되어 상기 메모리 블락(100)에 대한 테스트를 수행하도록 구동되며, 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 패러럴(parrallel)로 발생하도록 구동된다.
본 명세서에서는, 8개의 테스트 데이터(TDA<1>~TDA<8>)가 제공되는 실시예가 도시되고 기술된다. 그러나, 본 발명의 기술적 사상은 적어도 2개의 테스트 데이터(TDA)가 제공되는 실시예에 모두 적용될 수 있음은 당업자에게는 자명하다.
바람직하기로는, 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 래치하여 제공하는 래치수단(미도시)을 포함한다.
상기 확인 출력 블락(BKMRN)은 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)가 '양호 정보' 인지 혹은 '불량 정보'를 확인한다.
본 명세서에서, 상기 '양호 정보'는 해당되는 테스트 데이터(TDA)의 테스트 항목 또는 메모리 셀(MC)이 패스(pass)에 해당한다는 정보임을 의미한다. 그리고, 상기 '불량 정보'는 해당되는 테스트 데이터(TDA)의 테스트 항목 또는 메모리 셀(MC)이 페일(fail)에 해당한다는 정보임을 의미한다.
구체적으로, 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)가 모두 '양호 정보'일 때, 상기 확인 출력 블락(BKMRN)은 테스트 핀(NOUT)으로 1비트의 '패스 데이터'를 상기 클락 신호(CLK)에 동기되어 제공한다.
그리고, 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>) 중의 적어도 어느하나가 '불량 정보'일 때, 상기 확인 출력 블락(BKMRN)은 상기 테스트 핀(NOUT)으로 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 상기 클락 신호(CLK)에 동기되어 시리얼(serial)로 제공한다.
상기 확인 출력 블락(BKMRN)은 구체적으로 데이터 확인부(300) 및 데이터 출력부(400)를 구비한다.
상기 데이터 확인부(300)는 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 확인하여 확인 신호(XPAS)를 발생한다. 이때, 상기 확인 신호(XPAS)는 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)가 모두 '양호 정보'임에 따라 활성화되며, 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>) 중의 적어도 어느하나가 '불량 정보'임에 따라 비활성화된다.
도 2는 도 1의 데이터 확인부(300)를 구체적으로 나타내는 도면이다. 도 2를 참조하면, 골던 유닛(310) 및 데이터 비교 유닛(330)을 구비하며, 바람직하기로는, 지연 유닛(350)을 더 구비한다.
상기 골던 유닛(310)은 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)를 저장한다. 여기서, 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)의 데이터값은 대응하는 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)가 '양호 정보'일 때의 데이터값과 동일하다.
본 실시예에서, 상기 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)는 모두 동일한 데이터값을 가질 수 있다. 이 경우, 상기 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)는 하나의 데이터로 구현될 수 있다.
또한, 상기 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>) 중의 일부는 나머지와 서로 상이한 데이터값을 가질 수도 있음은 당업자에게는 자명하다.
상기 데이터 비교 유닛(330)은 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 상기 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)와 비교하여 상기 확인 신호(XPAS)를 발생한다.
여기서, 상기 확인 신호(XPAS)는 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)의 데이터값이 상기 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)과 일치함에 의하여 활성화된다. 또한, 상기 확인 신호(XPAS)는 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)의 데이터값이 상기 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)과 상이함에 의하여 비활성화된다.
본 실시예에서, 상기 확인 신호(XPAS)의 활성화 상태에서의 논리값은 상기 '패스 데이터'가 된다.
상기 지연 유닛(350)은 상기 지연 제어 신호(XCND)를 발생한다. 이때, 상기 지연 제어 신호(XCND)는 상기 확인 신호(XPAS)의 비활성화에 응답하여 활성화된다. 그리고, 상기 지연 제어 신호(XCND)는 상기 확인 신호(XPAS)의 활성화시에는 비활성화된다. 또한, 활성화된 상기 지연 제어 신호(XCND)는 n회의 상기 클락 신호(CLK)의 발생에 응답하여 비활성화된다.
한편, 바람직하기로는, 상기 테스트 구동 블락(200)은 지연 제어 신호(XCND)의 활성화시에는 디스에이블된다.(도 1 참조)
다시 기술하자면, 상기 확인 신호(XPAS)가 활성화될 때, 즉, 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)의 데이터값이 상기 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)과 일치할 때는, 상기 데스트 구동 블락(200)은 상기 클락 신호(CLK)의 발생에 따라 연속적으로 상기 메모리 블락(100)로부터의 새로운 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 생성한다.
하지만, 상기 확인 신호(XPAS)가 비활성화될 때, 즉, 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)의 데이터값이 상기 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)과 상이할 때는, 상기 테스트 구동 블락(200)은 클락 신호(CLK)의 클락이 발생됨에도 불구하고, 상기 메모리 블락(100)로부터의 새로운 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)가 생성되지 않는다.
이후, n회의 상기 클락 신호(CLK)가 발생됨에 따라, 상기 지연 제어 신호(XCND)가 비활성화된 후, 상기 테스트 구동 블락(200)은 인에이블되어, 상기 클락 신호(CLK)의 발생에 따라 상기 메모리 블락(100)로부터의 새로운 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 생성한다.
다시 도 1을 참조하면, 상기 데이터 출력부(400)는 상기 확인 신호(XPAS)의 활성화에 따라 상기 '패스 데이터'를 테스트 핀(NOUT)을 통하여 제공한다. 또한, 상기 데이터 출력부(400)는 상기 확인 신호(XPAS)의 비활성화시에는, 상기 클락신호(CLK)의 발생에 따라 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 상기 테스트 핀(NOUT)을 통하여 직렬로 제공한다.
도 3은 도 1의 데이터 출력부(400)를 구체적으로 나타내는 도면이다. 도 3을 참조하면, 상기 데이터 출력부(400)는 시리얼 변환 유닛(410) 및 먹싱 유닛(430)을 구비한다.
상기 시리얼 변환 유닛(410)은 패러럴(parrallel)로 수신되는 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 시리얼(serial)로 변환하며, 시리얼로 변환된 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 클락 신호(CLK)에 동기하여 상기 먹싱 유닛(430)으로 제공한다.
그리고, 상기 먹싱 유닛(430)은 상기 확인 신호(XPAS)의 "H"로 활성화시에는 상기 확인 신호(XPAS)를 상기 테스트 핀(NOUT)을 통하여 상기 '패스 데이터'로 출력한다. 또한, 상기 먹싱 유닛(430)은 상기 확인 신호(XPAS)의 "L"로의 비활성화시에 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 시리얼(serial)로 상기 테스트 핀(NOUT)을 통하여 출력한다.
계속하여, 본 발명의 반도체 메모리 장치를 이용한 반도체 메모리 장치의 테스트 데이터 확인 방법이 기술된다.
도 4는 본 발명의 반도체 메모리 장치의 테스트 데이터 확인 방법을 나타내는 순서도이다.
도 1 내지 도 3과 함께, 도 3을 참조하면, 본 발명의 테스트 데이터 확인 방법은 테스트 데이터 제공단계(S10), 테스트 데이터 비교단계(S30), 패스 데이터 출력 단계(S50) 및 테스트 데이터 시리얼 테스트 핀계(S70)를 구비한다.
상기 테스트 데이터 제공단계(S10)에서는, 상기 테스트 구동 블락(200)에 의해, 메모리 블락(100)에 대한 테스트가 클락 신호(CLK)에 동기되어 수행된다. 그 결과, 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)가 패러럴(parrallel)로 발생된다.
상기 테스트 데이터 비교단계(S30)에서는, 상기 데이터 비교 유닛(330)에 의해, 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)의 데이터값이 상기 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)의 데이터값과 비교된다.
상기 테스트 데이터 비교단계(S30)에서의 비교결과, 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)의 데이터값이 상기 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)과 일치하면, 상기 패스 데이터 출력 단계(S50)에서, 상기 '패스 데이터'를 테스트 핀(NOUT)을 통하여 제공한다.
그리고, 상기 테스트 데이터 비교단계(S30)에서의 비교결과, 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)의 데이터값이 상기 제1 내지 제n 골던 데이터(GDDA<1>~GDDA<n>)과 상이하면, 상기 테스트 데이터 시리얼 테스트 핀계(S70)에서, 상기 제1 내지 제n 테스트 데이터(TDA<1>~TDA<n>)를 테스트 핀(NOUT)을 시리얼로 통하여 제공한다.
상기와 같은 본 발명의 반도체 메모리 장치 및 테스트 데이터 확인 방법에서는, 메모리 블락에서 패러럴로 제공되는 제1 내지 제n 테스트 데이터에 내포되는 정보가 모두 양호 정보일때, 테스핀 핀을 통하여 1비트의 테스트 데이터를 출력하여 전체적으로 패러럴 테스트를 가능하게 한다. 그리고, 제1 내지 제n 테스트 데이터 중의 적어도 어느하나에 내포되는 정보가 불량 정보일때는, 상기 테스트 핀을 통하여 상기 제1 내지 제n 테스트 데이터를 시리얼로 출력함으로써, 모는 데트스 데이터에 대한 확인이 가능하게 한다.
이에 따라, 본 발명의 반도체 메모리 장치에 의하면, 하나의 테스트 핀으로도 복수개의 테스트 데이터에 대한 결과를 패러럴로 확인할 수 있는 패러럴 테스트가 가능함으로써, 전체적으로 테스트 효율이 향상된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (5)

  1. 반도체 메모리 장치에 있어서,
    메모리 블락;
    클락 신호에 동기되어, 상기 메모리 블락에 대한 테스트를 수행하여 제1 내지 제n(여기서, n은 2 이상의 자연수) 테스트 데이터를 패러럴(parrallel)로 발생하도록 구동되는 테스트 구동 블락; 및
    상기 클락 신호에 동기되어 상기 제1 내지 제n 테스트 데이터를 확인하는 확인 출력 블락을 구비하며,
    상기 확인 출력 블락은
    상기 제1 내지 제n 테스트 데이터 중의 적어도 어느하나가 불량 정보일 때, 테스트 핀을 통하여 상기 제1 내지 제n 테스트 데이터를 시리얼(serial)로 제공하되,
    모두가 양호 정보인 상기 제1 내지 제n 테스트 데이터에 대해서는, 상기 테스트 핀을 통하여 패스 데이터로 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 확인 출력 블락은
    상기 제1 내지 제n 테스트 데이터를 확인하여 확인 신호를 발생하는 데이터 확인부로서, 상기 확인 신호는 상기 제1 내지 제n 테스트 데이터가 모두 상기 양호 정보임에 따라 활성화되며, 상기 제1 내지 제n 테스트 데이터 중의 적어도 어느하나가 상기 불량 정보임에 따라 비활성화되는 상기 데이터 확인부; 및
    상기 확인 신호의 활성화에 따라 상기 테스트 핀을 통하여 상기 패스 데이터를 제공하며, 상기 확인 신호의 비활성화에 따라 상기 테스트 핀을 통하여 상기 제1 내지 제n 테스트 데이터를 직렬로 제공하는 데이터 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 데이터 확인부는
    제1 내지 제n 골던 데이터를 저장하는 골던 유닛; 및
    상기 제1 내지 제n 테스트 데이터를 상기 제1 내지 제n 골던 데이터와 비교하여 상기 확인 신호를 발생하는 데이터 비교 유닛으로서, 상기 확인 신호는 상기 제1 내지 제n 테스트 데이터의 데이터값이 상기 제1 내지 제n 골던 데이터의 데이터값과 일치함에 응답하여 활성화되며, 상기 제1 내지 제n 테스트 데이터의 데이터값이 상기 제1 내지 제n 골던 데이터의 데이터값과 상이함에 응답하여 비활성화되는 상기 데이터 비교 유닛을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 테스트 구동 블락은
    지연 제어 신호의 활성화에 응답하여 디스에이블되며,
    상기 데이터 확인부는
    상기 지연 제어 신호를 발생하는 지연 유닛으로서, 상기 지연 제어 신호는 상기 확인 신호의 비활성화에 응답하여 활성화되며, n회의 상기 클락 신호의 발생에 응답하여 비활성화되는 상기 지연 유닛을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 데이터 출력부는
    패러럴(parrallel)로 수신되는 상기 제1 내지 제n 테스트 데이터를 시리얼(serial)로 변환하여 제공하는 시리얼(serial) 변환 유닛; 및
    상기 확인 신호의 활성화시에 상기 확인 신호를 상기 테스트 핀을 통하여 상기 패스 데이터로 출력하며, 상기 확인 신호의 비활성화시에 상기 테스트 핀을 통하여 상기 제1 내지 제n 테스트 데이터를 시리얼(serial)로 출력하는 먹싱 유닛을 구비하는 것을 특징으로 하는 반도체 메모리 장치.

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