TWI482166B - Hybrid self - test circuit structure - Google Patents

Description

混合式自我測試電路結構

本發明係關於一種記憶單元的自我測試電路結構，特別的是，關於一種同時地具有並列式介面與串列式介面電連接數階層功能單元的混合式自我測試電路結構。

習知技術中，係採用並列式內嵌式自我測試電路架構對記憶體單元進行測試，其中，需使用大量的控制訊號線以及資料匯流排線以作為訊號傳遞、指令下達或工作操作之用。然而，上述並列式的架構，雖然達到在每一個時脈週期內送出存取指令，進而對記憶體單元進行全速的測試，但是當待測試記憶體單元數量較多時，則這些控制訊號線與資料匯流排線會造成晶片設計時繞線面積的大幅增加，而此增加的部份會造成成本的上升，特別是在<65nm的先進製程中，其繞線面積增加的速度更加顯著，並造成成本的大量增加。

為解決上述的問題，在一些技術中係採用串列式的方式用以解決繞線面積增加的問題，進而達成成本的降低，例如使用IEEE 1149.1或IEEE 1500的串列式標準，然而，雖然降低繞線的面積，但因為採用串列式的方式，故同樣在並列式中一個時脈週期期間所能執行完成的指令，在串列式中則需要以多個時脈週期，才能達成完整指令或資料的傳送，如此會造成測試時間顯著的增加，亦即時間成本的增加，且該增加使得自我測試電路無法支持全速的測試功能，而全速測試是測試記憶體單元錯誤涵蓋率的重要關鍵，若僅採用串列式的方式進行測量，雖解決繞線成本，但並無法對記憶體單元進行有效地測量。

本發明一目的係在於提出一種混合式自我測試電路結構，其同時藉由並列式介面與串列式介面(或稱序列式介面)電連接在n個階層功能單元之間，用以提供在基板上電路佈線佈局的最佳化，並且在進行測試記憶體單元時，達成具有測試、診斷與修復的高效率。

本發明另一目的係在於提出一種混合式自我測試電路結構，其同時藉由並列式介面、串列式介面或者菊鍊式介面串列的方式電連接在n個階層功能單元之間或同一階層，用以提供在基板上電路佈線佈局的最佳化，並且在進行測試記憶體單元時，達成具有測試、診斷與修復的高效率。

本發明再一目的係在於提出一種混合式自我測試電路結構，其設置於該電路結構內n個階層功能單元彼此之間係以並列式介面、串列式介面、菊鍊式介面或至少前述至少二者組合的電連接方法，用以提供在基板上電路佈線佈局的最佳化，並且在進行測試記憶體單元時，達成具有測試、診斷與修復的高效率。

為達上述目的及其它目的，本發明提出一種混合式自我測試電路結構，係具有複數個輸入端與複數個輸出端，用於測試複數個記憶體單元，其包含第一階功能單元、複數個第二階功能單元、並列式介面與串列式介面。該第一階功能單元係電連接該等輸入端之至少其一與該等輸出端之至少其一，且該第一階功能單元具有複數個第一輸出端，並根據來自該等輸入端的一外部控制訊號，用以使得該等第一輸出端輸出一輸出訊號；該等第二階功能單元係分別地具有複數個第二輸入端，用以接收該輸出訊號，而該等第二階功能單元根據該輸出訊號對應地產生一測試訊號，且該測試訊號係透過與該等第二階功能單元電連接的該等輸出端之至少其一輸出至該等記憶體單元；該並列式介面係並列的設置於該第一階功能單元與該等第二階功能單元之至少其一之間，用以提供該輸出訊號並列地傳送至該等第二階功能單元；以及該串列式介面係串列的設置於該第一階功能單元與該等第二階功能單元之至少其一之間，用以提供該輸出訊號串列地傳送至該等第二階功能單元。

與習知技術相較，本發明之混合式自我測試電路結構係可藉由並列式介面與串列式介面的混合架構，用以達成在晶片上電路佈線佈局時，有效地減少所需繞線面積的縮減，且亦在對記憶體單元進行測試時，提供高速的測試與診斷，進而診斷出有異常訊號之該記憶體單元並進行修復，祈使得該測試電路對該記憶體單元的測試成本降至最低等功效。

為充分瞭解本發明之目的、特徵及功效，茲藉由下述具體之實施例，並配合所附之圖式，對本發明做一詳細說明，說明如後：

參考第1圖，係本發明於一實施例之混合式自我測試電路結構之方塊圖示意圖。於本實施例中，混合式自我測試電路10係具有輸入端102a~102c與輸出端104a~104c，其用於測試記憶體單元202a、202b。其中，該混合式自我測試電路10又包含第一階功能單元106、第二階功能單元108a、108b、並列式介面110與串列式介面112。該第一階功能單元106係分別地具有第一輸出端FOT，且透過該等輸入端102a接收來自外部的一外部控制訊號ECS，而該第一階功能單元106再根據該外部控制訊號ECS用以產生並輸出一輸出訊號OS。其中，該外部控制訊號ECS(或可稱為指令或演算法)係可為外部控制訊號與外部資料訊號，其分別用以傳送控制訊號與資料訊號，而該控制訊號亦可包含讀取控制信號、寫入控制信號、同步訊號或晶片選擇訊號等，而資料訊號亦包含記憶體定址訊號與資料測試訊號等。該第二階功能單元108a、108b係分別地具有第二輸入端SIT，其該第二階功能單元108a、108b係可根據該輸出訊號OS並對應地產生測試訊號TS，而該測試訊號TS再透過該輸出端104b、104c輸出至該記憶體單元202a、202b以進行對記憶體單元202a、202b的測試。該並列式介面110係並列地設置於該第一階功能單元106與該第二階功能單元108a、108b之至少其一之間，用以提供該輸出訊號OS並列地傳送至該第二階功能單元108a、108b。該串列式介面112係串列地設置於該第一階功能單元106與該第二階功能單元108a、108b之至少其一之間，用以提供該輸出訊號OS串列地傳送至該第二階功能單元108a、108b。

再者，該第一階功能單元106與該第二階功能單元108a、108b更分別地包含第一輸入端FIT與第二輸出端SOT。記憶體單元根據該測試訊號TS，對應產生一結果訊號RS，且該結果訊號RS透過該混合式自我測試電路10之該輸入端102b、102c傳送至該第二階功能單元108a、108b，且再藉由該第二階功能單元108a、108b之該第二輸出端SOT輸出至該並列式介面110與該串列式介面112，並再經由該第一階功能單元106之該第一輸入端FIT輸入至該第一階功能單元106，而在此之後，於混合式自我測試電路10之輸出端104a輸出該結果訊號RS，亦即該記憶體單元202a、202b對應該測試訊號TS產生該結果訊號RS，並透過該輸入端102b、102c、該第二輸出端SOT與該第一輸入端FIT回傳該結果訊號RS至該輸出端104a。

值得注意的是，可再參考第2圖，係該第二階功能單元108b₁ 、108b₂ 之至少其一部份係彼此以菊鍊(daisy chain)式介面進行電連接。再者，於此實施例中係以二階的功能單元進行描述，而熟悉該項技術領域者應當可以藉此了解到，可同時參考第3圖，本發明更可包含以多階(或稱n階)功能單元的方式，進行訊號的分工處理，故混合式自我測試電路結構10更包含複數個第n階功能單元，係設置於該第一階功能單元106與該第二階功能單元108a、108b之間，且該等第n階功能單元之至少其一係分別地藉由該並列式介面110及/或該串列式介面112與該第一階功能單元106與該等第二階功能單元108a、108b電連接。此外，如前所述該等第n階功能單元之至少其一部份同樣彼此之間，亦可以採用菊鍊式介面進行電連接。

參考第4圖，係本發明於另一實施例之混合式自我測試電路結構之串列與並列混合式二階層架構示意圖。於本實施例中，混合式自我測試電路結構10採取二階層的功能單元架構，其包含第一階功能單元106、第二階功能單元108a-1~108b-k、並列式介面110與串列式介面112。該第一階功能單元106與該第二階功能單元108a-1~108b-k係分別地透過該並列式介面110與該串列式介面112電連接。自我測試電路結構10係提供輸入端102a用以接收來自外部的一外部控制訊號ESC，於此該外部控制訊號ESC包含外部控制訊號與外部資料輸入，並藉由該第一階功能單元106形成輸出訊號OS。其中，該輸出訊號OS又可再經由該並列式介面110與該串列式介面112的方式與該第二階功能單元108a-1~108b-k電連接，值得注意的是，其中一部份的輸出訊號OS利用該串列式介面112傳送至該第二階功能單元108b-1~108b-k，而另一部份的輸出訊號OS係以並列式介面傳送至該第二階功能單元108a-1~108a-k，兩者可同時共用該第一階功能單元106之硬體資源。此外，該串列式介面112除了輸出訊號OS共用外，第二階功能單元108b-1~108b-k皆有獨立的串列輸入以及輸出與第一階功能單元106進行溝通，且自我測試電路結構10與記憶體單元202之間係採用並列式介面，用以對記憶體單元進行讀寫操作，此外，於其他實施例中亦可採用串列式介面。

參考第5圖，係本發明於另一實施例之混合式自我測試電路結構之串列式介面、菊鍊式介面與並列式介面混合式二階層架構示意圖。於本實施例中，混合式自我測試電路結構10之第二階功能單元108b-1~108b-k彼此之間，更包含以菊鍊式介面的連接方式連接，除輸出訊號OS共用外，該第二階功能單元108b-1~108b-k藉由串列式界面的輸入以及輸出串成一菊鍊，而僅利用該第二階功能單元108b-k將資料傳送回該第一階功能單元106，於其他的實施例中，該第一階功能單元106可擁許多菊鍊式介面架構，不只僅侷限一條菊鍊式介面架構。

參考第6圖，係本發明於另一實施例之混合式自我測試電路結構之串列與並列混合式三階層架構示意圖。於此實施例中，混合式自我測試電路結構10更包含第三階功能單元114a-1~114b-k，其動作方式如上所述。參考第7圖，係串列與並列混合式三階層架之另一實施例。參考第8圖，係串列式介面、菊鍊式介面與並列混合式三階層架構示意圖。參考第9圖，係串列式介面、菊鍊式介面與並列式介面混合式三階層架構之另一實施例示意圖。值得注意的是，上述混合式自我測試電路結構10中第三階功能單元114a-1~114b-k的數目並非限定需要一對一的對應第二階功能單元108a-1~108b-k，亦即於本發明中並不限定一或多個功能單元對應一或多個另一功能單元，例如於第6圖~第9圖中第三階功能單元114a-1係同時對應第二階功能單元108a-1與108a-2，而第三階功能單元114a-n係僅對應第二階功能單元108a-n。

與習知技術相較，本發明之混合式自我測試電路結構係可藉由並列式介面、串列式介面、菊鍊式介面或其組合的混合架構，用以達成在晶片上電路佈線佈局時，有效地減少所需繞線面積的縮減，且亦可在對記憶體單元進行測試時，提供高速的測試與診斷，進而診斷出有異常訊號之該記憶體單元並進行修復，祈使得該測試電路對該記憶體單元的測試成本降至最低等功效。

本發明在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本發明，而不應解讀為限制本發明之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋於本發明之範疇內。因此，本發明之保護範圍當以下文之申請專利範圍所界定者為準。

10．．．混合式自我測試電路

102a、102b、102c．．．輸入端

104a、104b、104c．．．輸出端

202a、202b．．．記憶體單元

106．．．第一階功能單元

108a、108b．．．第二階功能單元

108b₁ 、108b₂ ．．．第二階功能單元

108a-1~108b-k．．．第二階功能單元

114a-1~114b-k．．．第三階功能單元

110．．．並列式介面

112．．．串列式介面

FIT．．．第一輸入端

FOT．．．第一輸出端

ECS．．．外部控制訊號

OS．．．輸出訊號

SIT．．．第二輸入端

SOT．．．第二輸出端

TS．．．測試訊號

RS．．．結果訊號

第1圖係本發明於一實施例之混合式自我測試電路結構之方塊圖示意圖；

第2圖係本發明係第二階功能單元之至少其一部份係彼此以菊鍊(daisy chain)式介面進行電連接；

第3圖係本發明係以多階功能單元的方式進行電連接；

第4圖係本發明於另一實施例之混合式自我測試電路結構之串列與並列混合式二階層架構示意圖；

第5圖係本發明於另一實施例之混合式自我測試電路結構之串列式介面、菊鍊式介面與並列式介面混合式二階層架構示意圖；

第6圖係本發明於另一實施例之混合式自我測試電路結構之串列與並列混合式三階層架構示意圖；

第7圖係本發明於串列與並列混合式三階層架之另一實施例；

第8圖係本發明於串列式介面、菊鍊式介面與並列混合式三階層架構示意圖；以及

第9圖係本發明於串列式介面、菊鍊式介面與並列式介面混合式三階層架構之另一實施例示意圖。

10．．．混合式自我測試電路

102a、102b、102c．．．輸入端

104a、104b、104c．．．輸出端

202a、202b．．．記憶體單元

106．．．第一階功能單元

108a、108b．．．第二階功能單元

110．．．並列式介面

112．．．串列式介面

FIT．．．第一輸入端

FOT．．．第一輸出端

ECS．．．外部控制訊號

OS．．．輸出訊號

SIT．．．第二輸入端

SOT．．．第二輸出端

TS．．．測試訊號

RS．．．結果訊號

Claims (10)

1. 一種混合式自我測試電路結構，係具有複數個輸入端與複數個輸出端，用於測試複數個記憶體單元，其包含：一第一階功能單元，係電連接該等輸入端之至少其一與該等輸出端之至少其一，且該第一階功能單元具有複數個第一輸出端，並根據來自該等輸入端的一外部控制訊號，用以使得該等第一輸出端輸出一輸出訊號；複數個第二階功能單元，係分別地具有複數個第二輸入端，用以接收該輸出訊號，而該等第二階功能單元根據該輸出訊號對應地產生一測試訊號，且該測試訊號係透過與該等第二階功能單元電連接的該等輸出端之至少其一輸出至該等記憶體單元；一並列式介面，係並列地設置於該第一階功能單元與該等第二階功能單元之至少其一之間，用以提供該輸出訊號並列地傳送至該等第二階功能單元；以及一串列式介面，係串列地設置於該第一階功能單元與該等第二階功能單元之至少其一之間，用以提供該輸出訊號串列地傳送至該等第二階功能單元，其中，該第一階功能單元係同時與該並列式介面及 該串列式介面協作；其中，該混合式自我測試電路結構同時具有在該第一階功能單元與該等第二階功能單元間形成電耦合的該並列式介面及該串列式介面，以減少一晶片上電路佈線佈局之一繞線面積，並提供一高速的測試與診斷。
2. 如申請專利範圍第1項所述之混合式自我測試電路結構，其中該第一階功能單元與該等第二階功能單元更分別地包含複數個第一輸入端與複數個第二輸出端。
3. 如申請專利範圍第2項所述之混合式自我測試電路結構，其中該等記憶體單元對應該測試訊號產生一結果訊號，並透過該輸入端、該等第二輸出端與該等第一輸入端回傳該結果訊號至該輸出端。
4. 如申請專利範圍第3項所述之混合式自我測試電路結構，其中該輸入端係接收一外部控制訊號、一外部資料訊號或該結果訊號。
5. 如申請專利範圍第1項所述之混合式自我測試電路結構，其中該等第二階功能單元之至少其一部份係彼此以菊鍊(daisy chain)式介面進行電連接。
6. 如申請專利範圍第1項所述之混合式自我測試電路結構， 更包含複數個第n階功能單元，係設置於該第一階功能單元與該等第二階功能單元之間，且該等第n階功能單元之至少其一係分別地藉由該並列式介面及/或該串列式介面與該第一階功能單元與該等第二階功能單元電連接。
7. 如申請專利範圍第6項所述之混合式自我測試電路結構，其中該等第n階功能單元之至少其一部份係彼此以菊鍊(daisy chain)式介面進行電連接。
8. 如申請專利範圍第6項所述之混合式自我測試電路結構，該等第n階功能單元至少其一係同時與該並列式介面及該串列式介面協作。
9. 如申請專利範圍第5項所述之混合式自我測試電路結構，其中該等彼此以菊鍊式介面電連接的第二階功能單元具有複數個獨立的串列輸出用以分別傳送複數個由該等記憶體單元產生的結果訊號至該第一階功能單元。
10. 如申請專利範圍第5項所述之混合式自我測試電路結構，其中該等第二階功能單元彼此之間以菊鍊式介面電連接，且該等第二階功能單元中之其中之一傳送由該等記憶體單元產生的一結果訊號至該第一階功能單元。