TWI490874B - 使用扇出／扇入矩陣之錯誤捕捉隨機存取記憶體支援技術 - Google Patents

使用扇出／扇入矩陣之錯誤捕捉隨機存取記憶體支援技術 Download PDF

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Description

使用扇出/扇入矩陣之錯誤捕捉隨機存取記憶體支援技術
本發明係有關於使用扇出/扇入矩陣之錯誤捕捉隨機存取記憶體支援技術。
 發明背景
自動測試設備利用其通道來驅動信號至一待測元件(DUT)或接收來自於一待測元件(DUT)之信號。各個待測元件典型包含位址PIN(個人識別號碼)、控制PIN、及資料PIN。過去自動測試設備已經對資料PIN使用專用的PIN電子通道。結果，通道與待測元件之資料PIN間具有一對一的關係。換言之，資料線路之PIN電子通道並未由多個待測元件所共享。結果由於實際上對各個待測元件之資料已經串列讀取，故測試多個元件(例如一晶圓上)的多個元件所需時間冗長。
雖然曾經嘗試利用相同的PIN電子通道來由多個待測元件讀取資料，但要求資料係由此等待測元件串列讀取。如此，必須由第一待測元件進行第一資料讀取，接著於第二待測元件進行資料讀取，接著由第三待測元件進行資料讀取等。如此，以此種串列方式由多個元件進行資料讀取之時間係以待測元件數目之因數倍數增加測試時間。例如，利用同一個測試通道由四個待測元件讀取，需要由單一待測元件讀取資料的四倍時間。結果，測試時間附加成本(TTO)典型地變成無法接受地高。如此，典型係經由讓一 測試元件之單一PIN IO通道給待測元件之一個別資料PIN專用來執行測試。
過去測試多個元件之另一項缺點為當執行由該等元件讀取資料時元件間缺乏電氣隔離。例如當兩個裝置使用單一資料線路以串列方式讀取時，壞的待測元件可能不必要地造成另一個待測元件顯示為受損或低品質。例如若第一待測元件變短路，當由第二待測元件讀取時，缺乏電隔離可能造成第二待測元件之表現不良。結果，第二待測元件可能被歸類為低於標準。
 發明概要
根據本發明之一個實施例，提供一種用於由多個元件獲得測試資料之裝置。該測試裝置包含一測試信號產生器，其係組配成由該測試中的元件輸出一第一測試信號用以並列輸入至測試中的至少兩個元件。測試中的元件也包括一回應信號接收器，其係組配成並列輸入至少二回應信號至該測試中的裝置，各個回應信號係由測試中的元件中之一者回應於該第一測試信號所產生。此外，測試中的元件包括一儲存元件，諸如組配來儲存並列接收之回應信號之記憶體。串列輸出電路可經組配來由該儲存元件串列輸出該等回應信號。
根據本發明之另一個實施例，一種由多個元件獲得測試資料之方法可藉下述方式實現，經由從一測試元件輸出一第一測試信號且將該測試信號並列輸入至至少兩個待測 元件；將至少兩個回應信號並列輸入至該測試中之裝置，各個回應信號係由兩個待測元件中之一者回應於該第一測試信號所產生；儲存並列接收之該回應信號於一儲存元件；以及由該儲存元件串列輸出該回應信號來用於測試分析。
額外本發明之實施例經由綜覽此處所述說明書及附圖將更為明瞭。
圖式簡單說明
第1圖顯示根據本發明之一個實施例之一種並列測試多個待測元件之配置之方塊圖。
第2圖顯示可用於實現第1圖所示自動測試設備之電腦裝置之方塊圖。
第3圖顯示根據本發明之一個實施例用於並列測試多個待測元件之一種自動測試裝置之方塊圖。
第4圖顯示根據本發明之一個實施例可用於第三圖所示電路之時程圖實例。
第5圖為流程圖顯示根據本發明之一個實施例並列測試待測元件之方法。
第6A及6B圖為流程圖顯示根據本發明之一個實施例並列測試多個待測元件之方法。
 較佳實施例之詳細說明
自動測試設備可用來以串列方式測試多個元件；但此等測試將實質時間因素導入測試程序。結果，大部分測試 設備係組配有專用PIN電子通道來用於待測元件上之資料PIN。如此，於此種測試體系中，一個通道係專用於單一元件之一個PIN。根據本發明之一個實施例，多個待測元件現在可以並列方式測試。第1圖顯示多個元件1至N耦接用於藉自動測試設備104測試。
第1圖顯示一種電路100，其中自動測試設備104係電氣耦接待測元件108、112、116及120。此等元件表示待測元件，大致上為可並列組配因而自動測試設備可提供輸入至該等元件及接收來自於該等元件之輸出之任何數目的元件。
現在參考第2圖，方塊圖200顯示可用於實現第1圖所示自動測試裝置之系統要求。第2圖廣義顯示如何實施個別系統元件。系統200顯示為包含透過匯流排208而電耦接之多個硬體元件，包括處理器201、輸入元件202、輸出元件203、儲存元件204、電腦可讀取儲存媒體讀取器205a、通訊系統206處理加速(例如數位信號處理器(DSP)或專用處理器)207及記憶體209。電腦可讀取儲存媒體讀取器205a進一步耦接至電腦可讀取儲存媒體205b，該項組合綜合地表示遠端的、本地的、固定式及/或活動式儲存元件加儲存媒體、記憶體等用於暫時地及/或更佳持久性地含有電腦可讀取資訊，包括儲存元件204、記憶體209及/或任何其它此等可接取的系統200資源。系統200也包含軟體元件(顯示為目前位於工作記憶體291內部)包括操作系統292及其它密碼293，諸如程式、小應用程式、資料等。
系統200具有廣泛的彈性及組配能力。如此，例如單一架構可用來實現一種或多種伺服器，該等伺服器進一步可根據目前期望之協定、協定變化、延伸等組配。但熟諳技藝人士顯然易知實施例可明確根據更特殊應用需求使用。舉例言之，一個或多個系統元件可實施為系統200組件(例如通訊系統206)內部之次元件。客製的硬體也可使用及/或特殊元件可於硬體、軟體(包括所謂之「可攜式軟體」諸如小應用程式)或二者。進一步，雖然可採用連接至其它電腦裝置諸如網路輸入/輸出元件(圖中未顯示)，但須了解也可使用有線、無線、光學、數據機及/或其它連接方式來連接至其它電腦裝置。
現在參考第3圖，顯示系統300。第3圖顯示可用來以並列方式由多個待測元件讀取以及以高速串列方式跨一PIN電子通道中繼資訊之系統。如此允許單一通道用於驅動與接收資訊至多個待測元件之資料線路。此外，該系統允許同時(亦即並列)測試多個待測元件而未增加測試時間之附加成本。
第3圖顯示一種測試元件304，其中一通道305係耦接一中間電路308。電路308係用來將由元件304所驅動之信號扇出至多個待測元件，顯示為元件312、316、及320。橢圓形顯示可測試之多個元件。再度參考方塊304，方塊324顯示可驅動信號及接收信號之PIN電子通道之符號表示。顯示比較器用於測試於通道305所接收之信號。此外，元件304也顯示為包括一旦有一待測元件接收測試資料時，用來執行 資料分析之測試邏輯方塊332。此外，方塊328顯示可用來儲存待測元件之測試資訊之一錯誤捕捉隨機存取記憶體(RAM)。例如，RAM元件可經測試因而形成待測RAM之位元映射圖。此項資訊可儲存於錯誤捕捉RAM，因而決定由於製造缺陷應該置換哪些列或哪些行。
方塊308所顯示之電路可根據本發明之一個實施例用來將單一PIN電子通道305扇出至多個待測元件。過去，單一PIN電子通道專用於一待測元件資料PIN，或要求串列電氣耦接至多個待測元件。但方塊308所顯示之電路允許PIN電子通道305驅動與接收來自於多個元件之信號，同時以並列方式讀取得自多個元件之資料。如此並未導入測試時間附接成本。過去，串列讀取產生大量測試時間附加成本，因而不利於此種串列測試。
方塊308顯示經由利用緩衝器347來將信號扇出至緩衝器354、355及356，PIN電子通道305可扇出由自動測試電路304所驅動之信號。此等緩衝器分別驅動該信號至元件312、316及320。
當由待測元件讀取資料時，讀取可以並列方式完成。如此，元件312、316及320之資料線於第3圖中顯示為電氣耦接比較器351、352及353。比較器經由比較輸入電壓信號與參考電壓信號可執行電壓位準測試。然後比較器驅動鎖存器346、345及344。此等鎖存器依時序執行因而於適當時間鎖存輸入信號。然後鎖存器之輸出信號電耦接記憶體元件諸如串列移位器336。然後藉串列移位器336完成信號之並 列讀取。一旦串列移位器336已經捕捉其輸入信號，則該等信號可利用定序器340來定序輸出資料信號而以串列方式輸出信號。緩衝器348驅動信號跨通道305至PIN電子電路324，再度於輸入信號執行電壓位準測試。
然後由電路308輸出之位元之串流係藉測試邏輯電路332操作來關聯個別位元與其相對應之待測元件。信號予期望值做比較來判定該元件是否正確操作。若該元件未正確操作，則錯誤儲存於錯誤捕捉RAM電路328。可對串流上的各個位元執行邏輯測試來對各個待測元件收集測試資料。
藉此方式，可利用單一PIN電子通道不僅驅動資訊與接收資訊，同時也驅動及接收來自於多個元件之資訊。本實施例也允許測試裝置執行由此等多個元件並列讀取資料，同時並未導入測試時間附加成本。未導入測試時間附加成本之原因在於於執行隨後之讀取操作及載入鎖存器之前，串列資料流可遞送完整的所收集之資料數量。
第3圖也顯示電路308提供於讀取操作期間待測元件間之電隔離。各個待測元件只耦接至其相關聯之比較器，而未電耦接其它接受測試元件之資料線路。如此，若待測元件中之一者故障，則其它元件不會受該故障的影響。結果可可靠地測試其它元件而無虞由於故障的待測元件對其它元件所造成的影響。
將資料發送回測試元件電路304之時間截分辦法仰賴下述事實，測試器通道典型之操作比較待測元件於該時間之操作遠更快速。例如，典型地可以600 Mb或800 Mb之速度 接收PIN電子通道之資料，而典型之非依電性記憶體係以低於50 Mb之速度操作。
藉定序器340及串列移位器336所執行之串列轉移可於隨後之待測元件目的間之背景發生。例如，顯示於第4圖所示之範例時程圖。
於第4圖所示時程圖中，利用四個待測元件。當STBCLK與CMPLE為真時，鎖存器鎖存比較器之結果。隨後，時程圖顯示得自相關聯之四個元件的全部四個位元經由使用STBCLK之二緣定序，來將錯誤捕捉RAM資料(ECRD)送返測試中之元件電路304。
第4圖所示ECRDS信號選擇哪一個位元將經由高速串列移位器發送。當ECRDS為3時，將透過CMPLE允許串列移位器起作用，因而於次一選通信號，由比較器鎖存新的一組位準經檢測之輸出信號。對每個比較週期隨後重複該順序。
第3圖顯示STBCLK信號提供初領先緣，啟動資料由電路308依時序而循序輸出至測試中的元件304。此種出領先緣可由測試電路304產生，同時STBCLK由串列移位器依時序循序輸出隨後位元進行隨後變遷。串列DRV/RCV顯示當通道係於驅動或接收模式操作時之時序信號。如前文註明，信號ECRDS提供數值來指示哪一個信號應由串列移位器輸出。信號CMPLE提供比較鎖存器致能之信號。如此，當比較器A至D被鎖存時顯示信號ECRD。
第4圖顯示其餘三個時序信號顯示資訊移轉至測試中 之元件電路304。表示為TESTER_IO之信號顯示當通道305係於驅動週期或接收週期操作時。也顯示由驅動週期變遷至接收週期，及由接收週期變遷至驅動週期。此外，顯示讀取自待測元件的資料循序傳輸而產生如下資料順序：ECRAA、ECRAB、ECRAC、ECRAD、ECRBA、ECRBB、ECRBC、ECRBD。信號PE_IO指示先前信號具有由跨通道305之變遷延遲所導入之時間延遲。最後，信號DATA_STB指示可用於由PE_IO信號依時序捕捉資料供由邏輯測試電路使用之資料選通信號。此種資料選通信號可經調整因而落入於資料流之中部，因而產生資訊之高速資訊流之最可靠讀取。
現在參考第5圖，根據本發明之一個實施例可見驗證利用第3圖所示電路之流程圖500。方塊504顯示輸出信號諸如第一測試信號係由一測試中之元件驅動用於並列輸入至多個待測元件。方塊508顯示可做出由待測元件之並列讀取，因此回應於由該測試中之元件所驅動之第一測試信號，讀取由待測元件所產生之回應信號。於方塊512，回應信號係儲存於儲存元件。此外，於方塊516，所儲存之回應信號係由儲存元件串列輸出。例如，串列輸出係發送至邏輯電路用於形成錯誤捕捉RAM中之登錄項目。
第6A圖及第6B圖顯示驗證本發明之另一個實施例之流程圖600。於方塊圖604中，由於測試中之元件所輸出之第一測試信號係並列輸入至少兩個待測元件。於方塊608，測試中之元件接收回應信號，例如並列輸入該測試中之元 件之至少兩個回應信號，其中各個回應信號係由待測元件中之一者回應於前一個測試信號而產生。於方塊612，各個回應信號係以專用比較器測試。此外，於方塊616，各個回應信號係以專用鎖存器鎖存。於方塊620，回應信號係並列接收且儲存於儲存元件。例如，方塊624顯示回應信號可並列讀取入串列移位器內部，回應信號儲存於該處，及串列移位器係作為儲存裝置。於方塊628，回應信號係以串列方式由儲存裝置輸出。例如，方塊632顯示經由驅動所儲存之回應信號至邏輯電路，其隨後可將錯誤資訊儲存於錯誤步驟RAM來完成串列輸出。
如此，根據本發明之多個實施例，可達成不同效果。例如根據本發明之一個實施例，由多個具有錯誤捕捉RAM支援之待測元件允許進行並列讀取。如此顯著減少使用扇出/扇入辦法於測試多個元件時之測試時間附加成本。
此外，本發明之一個實施例允許使用者完全共享，不僅定址且跨多個元件控制PIN電子元件，同時也共享用作為資料I/O之測試器通道。如此可增加既有測試器之並行性。
此外，由於使用主動組件進行扇出/扇入，故當元件故障時，允許隔離出故障的元件。如此，故障的元件可被關閉同時繼續測試其它元件。此點對於晶圓之分類特別重要，原因在於晶圓之分類困難度為無法重新測試受到故障元件所影響之該等元件。
此外，一個實施例允許如第3圖電路308所示於測試器與新電路間共享單一線路。順著此線路之串列通訊減少測 試器與待測元件間所需的線路總數。
於記憶體元件中可捕捉個別錯誤，例如用於使用該資料來執行修補或分析感興趣之用途為有價值。此乃允許使用內建於元件之冗餘列及/或冗餘行進行單元修復之非依電性記憶體元件之典型測試。不具有捕捉元件錯誤映射圖之能力，無法執行此種修復。
雖然已經描述多個本發明之實施例為實施本發明之方法或裝置，但須了解可經由耦接至電腦之碼，例如駐在於電腦上之密碼或由電腦可存取之密碼來實施本發明。例如，軟體及資料庫可用於實施前文討論之多種方法。如此，除了可藉硬體完成本發明之實施例之外，也須注意此等實施例可經由使用包含具有電腦可讀取程式碼於其中具體實施之電腦的使用媒體之製造物件來達成，該程式碼造成實現本說明書中說明之各項用途。因此期望本發明之實施例也可考慮由於程式碼裝置保護。此外，本發明之實施例可實施為儲存於實質上任一種電腦可讀取記憶體中之密碼，該等記憶體包括但非限於RAM、ROM、磁性媒體、光學媒體、或磁光媒體。甚至更為概略地，本發明之實施例可於軟體，或於硬體或於其任一種組合包括但非限於於通用處理器上執行之軟體、微碼、PLA、或ASIC實施。
本發明之實施例也包含於載波具體實施之電腦信號亦即經由傳輸媒體傳播之信號(例如電信號及光信號)。如此，前文討論之各項資訊可於結構例如資料結構中格式化，且經由傳輸媒體傳輸為電信號或儲存於電腦可讀取媒體上。
也須注意此處所引述之多個結構、材料、及動作可用作為執行功能之手段或用作為執行功能之步驟。因此須了解此種語言可涵蓋落入於本說明書及其相當範圍之全部此等結構、材料或動作。
相信本發明之實施例之裝置及方法及其伴隨之優點由本說明書將更為明瞭。雖然前文為本發明之特定實施例之完整說明，但前文說明不可視為囿限如隨附之申請專利範圍所界定之本發明之範圍。
1~N‧‧‧待測元件
100‧‧‧電路
104‧‧‧自動測試設備
108、112、116、120‧‧‧待測元件
200‧‧‧系統
201‧‧‧處理器
201‧‧‧處理器
202‧‧‧輸入元件
203‧‧‧輸出元件
204‧‧‧儲存元件
205a‧‧‧電腦可讀取儲存媒體讀取器
205b‧‧‧電腦可讀取儲存媒體
206‧‧‧通訊系統
207‧‧‧處理加速
209‧‧‧記憶體
291‧‧‧工作記憶體
292‧‧‧操作系統
293‧‧‧密碼
300‧‧‧系統
304‧‧‧測試中之元件
305‧‧‧通道
308‧‧‧中間電路
312、316、320‧‧‧待測元件
324‧‧‧PIN電子通道、PIN電子電路
328‧‧‧錯誤捕捉RAM電路
332‧‧‧測試邏輯
336‧‧‧串列移位器
340‧‧‧定序器
344、345、346‧‧‧鎖存器
347‧‧‧緩衝器
348‧‧‧緩衝器
351、352、353‧‧‧比較器
354、355、356‧‧‧緩衝器
500‧‧‧方法流程圖
504、508、512、516‧‧‧處理方塊
600‧‧‧流程圖
504~632‧‧‧處理方塊
第1圖顯示根據本發明之一個實施例之一種並列測試多個待測元件之配置之方塊圖。
第2圖顯示可用於實現第1圖所示自動測試設備之電腦裝置之方塊圖。
第3圖顯示根據本發明之一個實施例用於並列測試多個待測元件之一種自動測試裝置之方塊圖。
第4圖顯示根據本發明之一個實施例可用於第三圖所示電路之時程圖實例。
第5圖為流程圖顯示根據本發明之一個實施例並列測試待測元件之方法。
第6A及6B圖為流程圖顯示根據本發明之一個實施例並列測試多個待測元件之方法。
500‧‧‧方法
504、508、512、516‧‧‧處理方塊

Claims (20)

  1. 一種由多個待測元件獲得測試資料之方法，該方法包含：由一測試中之元件輸出一第一測試信號用於並列輸入至至少兩個待測元件；將至少兩個回應信號並列輸入該測試中之元件，各個回應信號係由該等至少兩個待測元件中之一者回應該第一測試信號而產生；儲存並列接收之該等回應信號於一儲存元件；由該儲存元件串列輸出該等回應信號。
  2. 如申請專利範圍第1項之方法，其中將該至少兩個回應信號並列輸入該測試中之元件包含：以一專用鎖存器鎖存各個回應信號。
  3. 如申請專利範圍第1項之方法，其中將該至少兩個回應信號並列輸入該測試中之元件包含：以一專用比較器測試各個回應信號；以一專用鎖存器鎖存各個回應信號。
  4. 如申請專利範圍第1項之方法，其中該儲存並列接收之該等回應信號包含：將該等回應信號並列讀取入一串列移位器。
  5. 如申請專利範圍第1項之方法，其中由該儲存元件串列輸出該等回應信號包含：串列輸出所儲存之回應信號至一邏輯測試器。
  6. 如申請專利範圍第1項之方法，其中由該儲存元件串列 輸出該等回應信號包含：串列輸出所儲存之回應信號至一錯誤捕捉隨機存取記憶體。
  7. 如申請專利範圍第1項之方法，其中由該測試中之元件輸出該第一測試信號用於並列輸入該至少兩個待測元件包含：產生該第一測試信號；提供具有相同電路組態之多個待測元件；將該第一測試信號並列輸入各個待測元件之相同位置。
  8. 一種用於由多個待測元件獲得測試資料之裝置，該裝置包含：經組配來由一測試中之元件輸出一第一測試信號用以並列輸入至少兩個待測元件之一測試信號產生器；經組配來將至少兩個回應信號並列輸入該測試中之元件之一回應信號接收器，各個回應信號回應於該第一測試信號由該至少兩個待測元件中之一者所產生；經組配來儲存並列接收之該等回應信號之一儲存元件；經組配來由該儲存元件串列輸出該等回應信號之一串列輸出電路。
  9. 如申請專利範圍第8項之裝置，其中用於將該等至少兩個回應信號並列輸入該測試元件之該回應信號接收器包含： 多個鎖存器，該等鎖存器各自係專用於鎖存該等回應信號中之一者。
  10. 如申請專利範圍第8項之裝置，其中經組配來並列輸入該等至少兩個回應信號之回應信號接收器包含：多個比較器，該等比較器各自係專用於測試該等回應信號中之一者；多個鎖存器，該等鎖存器各自係專用於該等回應信號中之一者。
  11. 如申請專利範圍第8項之裝置，其中該儲存元件包含一串列移位器。
  12. 如申請專利範圍第8項之裝置，其中該儲存元件係與組配來測試所儲存之該等回應信號之一邏輯測試器耦接。
  13. 如申請專利範圍第8項之裝置，其中該儲存元件係耦接一錯誤捕捉隨機存取記憶體。
  14. 如申請專利範圍第8項之裝置，其中該測試信號產生器經組配而：產生該第一測試信號；耦接具有相同電路組態之多個待測元件；並列輸入該第一測試信號至於各個待測元件之相同位置。
  15. 一種用於由多個待測元件獲得測試資料之裝置，該裝置包含：用以產生一第一測試信號用於並列輸入至少兩個待測元件之構件； 用以由至少兩個回應信號並列接收一輸入之構件，各個回應信號係由該等至少兩個待測元件中之一者回應於該第一測試信號所產生；用以儲存並列接收之該等回應信號之構件；用以由該儲存裝置串列輸出該等回應信號之構件。
  16. 如申請專利範圍第15項之裝置，其中該用於接收之構件包含：多個鎖存器，該等鎖存器各自係專用於鎖存該等回應信號中之一者。
  17. 如申請專利範圍第15項之裝置，其中該用於接收之構件包含：多個比較器，該等比較器各自係專用於測試該等回應信號中之一者；多個鎖存器，該等鎖存器各自係專用於該等回應信號中之一者。
  18. 如申請專利範圍第15項之裝置，其中該用以儲存之構件包含一串列移位器。
  19. 如申請專利範圍第15項之裝置，其中該用以儲存之構件係與組配來測試所儲存之該等回應信號的一邏輯測試器耦接。
  20. 如申請專利範圍第15項之裝置，其中該用以儲存之構件係耦接一錯誤捕捉隨機存取記憶體。
TW097132182A 2007-08-24 2008-08-22 使用扇出／扇入矩陣之錯誤捕捉隨機存取記憶體支援技術 TWI490874B (zh)

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