CN112669895A - 测试电路及采用该测试电路的存储芯片 - Google Patents

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Abstract

本发明提供一种测试电路及存储芯片，所述测试电路用于存储器的压缩数据读取，所述测试电路包括M个存储块，所述M为大于或等于2的偶数，其中N个存储块组成一个存储组，所述N为大于或等于2且小于或等于M的偶数，所述M是所述N的整数倍，其特征在于，所述测试电路还包括：压缩数据读取单元，一个所述压缩数据读取单元对应一个所述存储组，所述压缩数据读取单元与对应的所述存储组中的所述N个存储块连接，所述压缩数据读取单元接收压缩数据读取命令和地址信息，并根据所述压缩数据读取命令和所述地址信息读取所述N个存储块中的数据。本发明的优点在于，能够既不额外增加存储芯片的尺寸又能大幅度减少测试时间。

Description

测试电路及采用该测试电路的存储芯片
技术领域
本发明涉及集成电路领域，尤其涉及一种测试电路及采用该测试电路的存储芯片。
背景技术
对于DRAM芯片，芯片阵列(Array)可能会有制造缺陷，所以在测试阶段工程师要找到阵列里每一个缺陷，确保缺陷都被修复。
以LPDDR4为例，通常采用两种测试电路来找出阵列里的缺陷，一种测试电路是All-Bank Compression Read构架，它的优点是测试单个DRAM芯片所需时间短，缺点是需要增大芯片尺寸(Die Size)来存放压缩数据读取电路和128根Lbus信号线(专门用来传输压缩数据的信号线)，并且需要4个测试数据输出端口；另一种测试电路是One-BankCompression Read构架，它的优点是借用本身的Gbus信号线(用来传输DRAM存储阵列的正常数据的信号线，在压缩数据读取测试时，也可以用来传输压缩数据)来完成压缩数据读取(Compression Read)的功能，不需要增大芯片尺寸，并且只需要1个测试数据输出端口，缺点是测试单个DRAM芯片所需时间长。
因此，亟需一种新型的测试电路来克服上述缺点，满足测试需求。
发明内容
本发明所要解决的技术问题是，提供一种测试电路及采用该测试电路的存储芯片，其能够既不增加存储芯片的尺寸又能大幅度减少测试时间。
为了解决上述问题，本发明提供了一种测试电路，用于存储器的压缩数据读取，所述测试电路包括M个存储块，所述M为大于或等于2的偶数，其中 N个存储块组成一个存储组，所述N为大于或等于2且小于或等于M的偶数，所述M是所述N的整数倍，所述测试电路还包括：压缩数据读取单元，一个所述压缩数据读取单元对应一个所述存储组，所述压缩数据读取单元与对应的所述存储组中的所述N个存储块连接，所述压缩数据读取单元接收压缩数据读取命令和地址信息，并根据所述压缩数据读取命令和所述地址信息读取所述N 个存储块中的数据。
进一步，所述M个存储块分布成至少一奇数列及至少一偶数列，所述奇数列中的至少一存储块与所述偶数列中的至少一存储块组成所述存储组。
进一步，所述测试电路还包括测试数据输出端口，所述测试数据输出端口通过压缩数据总线连接所述压缩数据读取单元。
进一步，一个所述测试数据输出端口通过压缩数据总线至少连接两个所述压缩数据读取单元。
进一步，所述测试数据输出端口的个数为2，一个所述测试数据输出端口通过压缩数据总线连接四个所述压缩数据读取单元。
进一步，所述压缩数据总线为8位总线。
进一步，所述M为32，所述N为4。
进一步，所述32个存储块分布成8行4列，所述4列分别为奇数列一、偶数列一、奇数列二、偶数列二，一个所述存储组包括的四个存储块为2行2 列分布，所述2列为奇数列一和偶数列一的组合或奇数列二和偶数列二的组合，奇数列一和偶数列一之间共有四个所述压缩数据读取单元，奇数列二和偶数列二之间共有四个所述压缩数据读取单元。
进一步，所述奇数列一和偶数列一之间的四个压缩数据读取单元由八位的所述压缩数据总线连接到一个测试数据输出端口，所述奇数列二和偶数列二之间的四个压缩数据读取单元由八位的所述压缩数据总线连接到另一个测试数据输出端口。
本发明还提供一种存储芯片，包括数据读写总线，所述存储芯片还包括如上所述的测试电路，所述压缩数据读取单元在所述存储芯片上布置于所述数据读写总线下方。
进一步，所述数据读写总线在所述存储芯片中占据一预设芯片面积一，所述压缩数据读取单元在所述存储芯片中占据一预设芯片面积二，所述压缩数据读取单元在所述存储芯片上布置于所述数据读写总线下方，且所述预设面积二小于预设面积一。
进一步，所述压缩数据读取单元在芯片衬底上的投影被所述数据读写总线在芯片衬底上的投影所覆盖。
本发明测试电路将一个压缩数据读取单元对应多个存储块，其既不额外增加存储芯片的尺寸又能大幅度减少测试时间。
附图说明
图1是本发明测试电路的第一具体实施方式的框架示意图；
图2是本发明测试电路的第二具体实施方式的框架示意图；
图3是本发明存储芯片中数据读写总线与测试电路的示意图；
图4是在垂直存储芯片的方向上数据读写总线与所述压缩数据读取单元的相对位置示意图。
具体实施方式
下面结合附图对本发明提供的测试电路及采用该测试电路的存储芯片的具体实施方式做详细说明。
本发明测试电路用于存储器的压缩数据读取。图1是本发明测试电路的第一具体实施方式的框架示意图。请参阅图1，所述测试电路包括M个存储块10，所述M为大于或等于2的偶数。在本具体实施方式中，所述M为32，即所述测试电路包括32个存储块10。在本发明其他具体实施方式中，所述存储块10的数量也可为其他数值。其中，N个存储块10组成一个存储组101，所述N为大于或等于2且小于或等于M的偶数，所述M是所述N的整数倍。
进一步，所述M个存储块10可分布成至少一奇数列及至少一偶数列。请参阅图1，在本具体实施方式中，所述M个存储块10分布成两个奇数列及两个偶数列，具体地说，所述M个存储块10分布为奇数列一A1及奇数列二A3、偶数列一B2及偶数列二B4。所述奇数列与所述偶数列交替分布，即所述存储块10形成的数列的排布依次为奇数列一A1、偶数列一B2、奇数列二A3、偶数列二B4。可以理解的是，在本发明其他具体实施方式中，所述M个存储块 10也可以分别形成其他数量的奇数列与偶数列。
其中，所述奇数列中的至少一存储块10与所述偶数列中的至少一存储块10组成所述存储组101。在本具体实施方式中，所述N为2，即所述奇数列中的一个存储块10与所述偶数列中的一个存储块10组成所述存储组101。优选地，为了便于测试线路的布置，所述存储器组101中的两个存储块10相邻设置。如图1所示，在水平方向(X方向)相邻的两个存储块10组成所述存储组101。在本发明其他具体实施方式中，所述N也可为其他数值，只要所述M 是所述N的整数倍即可。
所述测试电路还包括压缩数据读取单元11。一个所述压缩数据读取单元 11对应一个所述存储组101，即所述压缩数据读取单元11的数量与所述存储器组101的数量相同。在本具体实施方式中，所述存储块被分为16个存储组，则所述压缩数据读取单元11为16个。
所述压缩数据读取单元11与对应的所述存储组101中的所述N个存储块10连接。在本具体实施方式中，所述压缩数据读取单元11分别与奇数列的一个存储块10及偶数列的一个存储块10连接。
所述压缩数据读取单元11接收压缩数据读取命令和地址信息，并根据所述压缩数据读取命令和所述地址信息读取所述N个存储块10中的数据。其中，所述压缩数据读取命令和所述地址信息可由存储器的控制模块发出。所述地址信息用于向所述压缩数据读取单元11提供读取的存储块10的地址，所述压缩数据读取单元11根据所述地址信息对对应的存储块进行读取操作。具体地说，若所述地址信息对应的是奇数列一A1的第一个存储块10的地址，则所述压缩数据读取单元11对奇数列一A1的第一个存储块10进行读取操作；若所述地址信息对应的是偶数列一B2的第一个存储块10的地址，则所述压缩数据读取单元11对偶数列一B2的第一个存储块10进行读取操作。
在本发明的测试电路中，一个压缩数据读取单元对应至少两个存储块，则相较于现有技术，本发明测试电路即不会额外增加存储器的芯片尺寸，又能够大幅度减少测试时间。
进一步，所述测试电路还包括测试数据输出端口12。所述测试数据输出端口12通过压缩数据总线13连接所述压缩数据读取单元11。所述压缩数据读取单元11读取的数据通过所述压缩数据总线13传输至所述测试数据输出端口 12，以进行数据的采集及分析。其中，所述压缩数据总线13为8位总线。
进一步，存储器具有多个数据输入输出端口20，则在本发明其他具体实施方式中，所述测试电路可复用所述存储器的数据输入输出端口20作为所述测试数据输出端口12，从而节省布线空间，提高集成度。
进一步，一个所述测试数据输出端口12通过压缩数据总线13至少连接两个所述压缩数据读取单元11。在本具体实施方式中，所述测试数据输出端口12的个数为2，一个所述测试数据输出端口12通过压缩数据总线13连接八个所述压缩数据读取单元11。具体地说，所述奇数列一A1与所述偶数列一B2 对应的八个所述压缩数据读取单元11共用同一个测试数据输出端口12，所述奇数列二A3与所述偶数列二B4对应的八个所述压缩数据读取单元11共用同一个测试数据输出端口12。
本发明还提供所述测试电路的第二具体实施方式，所述第二具体实施方式与所述第一具体实施方式的区别在于，所述存储组包含的存储块及所述压缩数据读取单元的数量不同。
图2是所述测试电路的第二具体实施方式的框架示意图，请参阅图2，在本第二具体实施方式中，所述M为32，即所述测试电路包括32个存储块10，所述N为4，即4个所述存储块10组成所述存储组101。
具体地说，在第二具体实施方式中，所述32个存储块分布成8行4列。所述4列分别为奇数列一A1、偶数列一B2、奇数列二A3、偶数列二B4。一个所述存储组101包括的4个存储块为2行2列分布，所述2列为奇数列一 A1和偶数列一B2的组合或奇数列二A3和偶数列二B4的组合。所述2行为相邻的两行，例如，四个存储块分布在第一行U1及第二行U2，或者第三行U3及第四行U4、或者第五行U5及第六行U6，或者第七行U7及第八行U 8。
其中，奇数列一A1和偶数列一B2之间共有四个所述压缩数据读取单元，分别为11a、11b、11c及11d，奇数列二A3和偶数列二B4之间共有四个所述压缩数据读取单元11，分别为11e、11f、11g及11h。所述压缩数据读取单元11a与奇数列一A1及偶数列一B2的第一行U1及第二行U2的存储块10 连接；所述压缩数据读取单元11b与奇数列一A1及偶数列一B2的第三行U3 及第四行U4的存储块10连接；所述压缩数据读取单元11c与奇数列一A1及偶数列一B2的第五行U5及第六行U6的存储块10连接；所述压缩数据读取单元11d与奇数列一A1及偶数列一B2的第七行U7及第八行U8的存储块10 连接。所述压缩数据读取单元11e与奇数列二A3及偶数列二B4的第一行U1 及第二行U2的存储块10连接；所述压缩数据读取单元11f与奇数列二A3及偶数列二B4的第三行U3及第四行U4的存储块10连接；所述压缩数据读取单元11g与奇数列二A3及偶数列二B4的第五行U5及第六行U6的存储块10 连接；所述压缩数据读取单元11h与奇数列二A3及偶数列二B4的第七行U7 及第八行U8的存储块10连接。
进一步，在本发明第二具体实施方式中，所述测试数据输出端口12的个数为2，一个所述测试数据输出端口12通过压缩数据总线13连接四个所述压缩数据读取单元。即位于所述奇数列一A1和偶数列一B2之间的压缩数据读取单元通过八位的所述压缩数据总线13连接至同一个所述测试数据输出端口 12；位于所述奇数列二A3和偶数列二B4之间的压缩数据读取单元通过八位的所述压缩数据总线13连接至同一个所述测试数据输出端口12。
下面以奇数列一A1及第一行U1对应的存储块A1-UI、奇数列一A1及第二行U2对应的存储块A1-U2、偶数列一B2及第一行U1对应的存储块B2-UI、偶数列一B2及第二行U2对应的存储块B2-U2所组成的存储组101为例说明本发明测试电路的一种工作方法。该存储组101对应的压缩数据读取单元11a 接收压缩数据读取命令及地址信息，其中所述地址信息为存储块A1-UI的地址，则所述压缩数据读取单元11a读取所述存储块A1-UI中的数据，并通过压缩数据总线13传输至测试数据输出端口12。由于所述存储块A1-UI、存储块 A1-U2、存储块B2-UI及存储块B2-U2属于同一个存储组101，则所述压缩数据读取单元11a在读取所述存储块A1-UI中的数据后，会继续依次读取所述存储块B2-UI、存储块A1-U2及存储块B2-U2中的数据，并依次通过压缩数据总线13传输至测试数据输出端口12。当该存储组101中的存储块的数据全部读取完成后，进行下一个存储组中的数据的读取及传输。
其中，在本具体实施方式中，由于所述奇数列一A1和偶数列一B2之间的压缩数据读取单元与所述奇数列二A3和偶数列二B4之间的压缩数据读取单元分别连接至不同的所述测试数据输出端口，则两者可同时进行数据的读取。
上述仅为测试电路的一种工作方法，在不违背本发明原理的前提下，也可采用其他的工作方法，例如，先读取存储组中奇数列的存储块的数据，再读取存储组中偶数列的存储块的数据。
在本发明第二具体实施方式中，所述测试电路在存储器增加尺寸、测试时间及测试数据输出端口12的数量之间取得更好的平衡，本发明测试电路既不额外增加存储器尺寸，又能够大幅度减小测试时间。
本发明还提供一种存储芯片。所述存储芯片包括数据读写总线及如上所述的测试电路。图3是所述存储芯片中数据读写总线与测试电路的示意图，其中，在图3中采用虚线示意性地绘示所述数据读写总线。请参阅图3，在所述存储芯片中所述压缩数据读取单元11布置于所述数据读写总线30下方。图4是在垂直所述存储芯片的方向上所述数据读写总线与所述压缩数据读取单元的相对位置示意图。请参阅图4，在垂直所述存储芯片的方向上，所述压缩数据读取单元11位于所述数据读写总线30下方。
在存储芯片的构造中，所述数据读写总线必然占据一定的芯片区域，而所述数据读写总线则被空置，没有被利用。本发明存储芯片利用所述数据读写总线30下方的区域放置所述压缩数据读取单元11，从而避免所述压缩数据读取单元11占据所述存储芯片的额外空间，避免由于设置所述压缩数据读取单元而增大所述存储芯片的面积的问题。
进一步，请继续参阅图4，所述数据读写总线30在所述存储芯片中占据一预设芯片面积一S1，所述压缩数据读取单元11在所述存储芯片中占据一预设芯片面积二S2，则所述预设面积二S2小于预设面积一S1，从而能够进一步避免所述压缩数据读取单元占据所述存储芯片的额外空间。
进一步，请继续参阅图4，所述压缩数据读取单元11在芯片衬底上的投影被所述数据读写总线30在芯片衬底上的投影所覆盖，即所述压缩数据读取单元11的所述预设面积二S2完全位于所述数据读写总线30的所述预设芯片面积一S1的范围内，所述压缩数据读取单元完全不占据所述数据读写总线垂直方向之外的区域，完全避免了由于设置所述压缩数据读取单元而增加存储芯片尺寸的问题。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种测试电路，用于存储器的压缩数据读取，所述测试电路包括M个存储块，所述M为大于或等于2的偶数，其中N个存储块组成一个存储组，所述N为大于或等于2且小于或等于M的偶数，所述M是所述N的整数倍，其特征在于，所述测试电路还包括：
压缩数据读取单元，一个所述压缩数据读取单元对应一个所述存储组，所述压缩数据读取单元与对应的所述存储组中的所述N个存储块连接，所述压缩数据读取单元接收压缩数据读取命令和地址信息，并根据所述压缩数据读取命令和所述地址信息读取所述N个存储块中的数据。
2.根据权利要求1所述的测试电路，其特征在于，所述M个存储块分布成至少一奇数列及至少一偶数列，所述奇数列中的至少一存储块与所述偶数列中的至少一存储块组成所述存储组。
3.根据权利要求1所述的测试电路，其特征在于，所述测试电路还包括：
测试数据输出端口，所述测试数据输出端口通过压缩数据总线连接所述压缩数据读取单元。
4.根据权利要求3所述的测试电路，其特征在于，一个所述测试数据输出端口通过压缩数据总线至少连接两个所述压缩数据读取单元。
5.根据权利要求4所述的测试电路，其特征在于，所述测试数据输出端口的个数为2，一个所述测试数据输出端口通过压缩数据总线连接四个所述压缩数据读取单元。
6.根据权利要求3所述的测试电路，其特征在于，所述压缩数据总线为8位总线。
7.根据权利要求3所述的测试电路，其特征在于，所述M为32，所述N为4。
8.根据权利要求7所述的测试电路，其特征在于，所述32个存储块分布成8行4列，所述4列分别为奇数列一、偶数列一、奇数列二、偶数列二，一个所述存储组包括的四个存储块为2行2列分布，所述2列为奇数列一和偶数列一的组合或奇数列二和偶数列二的组合，奇数列一和偶数列一之间共有四个所述压缩数据读取单元，奇数列二和偶数列二之间共有四个所述压缩数据读取单元。
9.根据权利要求8所述的测试电路，其特征在于，所述奇数列一和偶数列一之间的四个压缩数据读取单元由八位的所述压缩数据总线连接到一个测试数据输出端口，所述奇数列二和偶数列二之间的四个压缩数据读取单元由八位的所述压缩数据总线连接到另一个测试数据输出端口。
10.一种存储芯片，包括数据读写总线，其特征在于，还包括如权利要求1～9任一项所述的测试电路，所述压缩数据读取单元在所述存储芯片上布置于所述数据读写总线下方。
11.根据权利要求10所述的存储芯片，其特征在于，所述数据读写总线在所述存储芯片中占据一预设芯片面积一，所述压缩数据读取单元在所述存储芯片中占据一预设芯片面积二，所述预设面积二小于预设面积一。
12.根据权利要求10所述的存储芯片，其特征在于，所述压缩数据读取单元在芯片衬底上的投影被所述数据读写总线在芯片衬底上的投影所覆盖。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114999559B (zh) * 2022-08-03 2022-11-29 合肥康芯威存储技术有限公司 一种存储芯片的测试方法、系统及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6134178A (en) * 1998-07-29 2000-10-17 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device suitable for merging with logic
CN1509478A (zh) * 2001-05-21 2004-06-30 ӡ�����Ƽ��ɷ����޹�˾ 用于测试数据存储器的测试方法
US20120124436A1 (en) * 2010-11-11 2012-05-17 Elpida Memory, Inc. Semiconductor memory device performing parallel test operation
CN210271794U (zh) * 2019-10-16 2020-04-07 长鑫存储技术有限公司 测试电路及采用该测试电路的存储芯片

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10224255B4 (de) * 2002-05-31 2004-05-06 Infineon Technologies Ag Speicherbaustein mit einer Speicherzellenanordnung und einer Teststruktur
JP4646106B2 (ja) * 2004-05-25 2011-03-09 株式会社日立製作所 半導体集積回路装置
US7263638B2 (en) * 2004-12-16 2007-08-28 Infineon Technologies Ag Memory having test circuit
CN106445831A (zh) * 2015-08-11 2017-02-22 深圳市中兴微电子技术有限公司 一种存储单元和处理系统

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6134178A (en) * 1998-07-29 2000-10-17 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device suitable for merging with logic
CN1509478A (zh) * 2001-05-21 2004-06-30 ӡ�����Ƽ��ɷ����޹�˾ 用于测试数据存储器的测试方法
US20120124436A1 (en) * 2010-11-11 2012-05-17 Elpida Memory, Inc. Semiconductor memory device performing parallel test operation
CN210271794U (zh) * 2019-10-16 2020-04-07 长鑫存储技术有限公司 测试电路及采用该测试电路的存储芯片

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