JP4291596B2 - 半導体集積回路の試験装置およびそれを用いた半導体集積回路の製造方法 - Google Patents

半導体集積回路の試験装置およびそれを用いた半導体集積回路の製造方法 Download PDF

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Description

【０００１】
【産業上の利用分野】
この発明は、被試験半導体集積回路と信号のやり取りを行なうテスト回路基板の近傍にテスト補助装置を備えた半導体集積回路の試験装置とそれを用いた半導体集積回路の製造方法に関するものである。
【０００２】
【従来の技術】
一般に、アナログの大規模半導体集積回路（以下ＬＳＩという）の試験は、アナログ専用試験機を用いて行なわれる。このアナログ専用試験機は、被試験半導体集積回路（以下ＤＵＴという）と信号のやり取りを行なうテスト回路基板を介して、ＤＵＴにテスト入力信号を供給し、またＤＵＴからテスト出力信号を受け、その解析を行なうように構成される。しかし、最近の半導体集積回路では、アナログのＬＳＩに、ディジタル回路、具体的にはロジック回路およびメモリ回路を搭載した混載タイプのＬＳＩが増加している。この混載タイプのＬＳＩにおいて、搭載されるディジタル回路の規模が小さく、またそれらの動作速度が低速であれば、アナログ専用試験機に内蔵された低性能のファンクション試験機能により、ディジタル回路の試験にも対応できるが、最近ではシステムオンチップ化の急速な進展に伴い、アナログのＬＳＩに搭載されるディジタル回路が大規模化しており、従来の試験機能では試験が困難な状況になっている。
【０００３】
この試験が困難な状況を改善する対策として、アナログ専用試験機に内蔵されたディジタルファンクション試験機能を拡張することが考えられるが、このディジタルファンクション試験機能の拡張には、その拡張のための専用試験機の個別開発が必要となる。また、別の対策として、アナログ回路と、ディジタルロジック回路、ディジタルメモリのそれぞれについて専用の試験機を準備することも考えられるが、ロジック回路専用試験機、メモリ専用試験機に対する設備投資が必要になり、またテストに必要なテスト時間の増加も懸念される。さらに、混載タイプのＬＳＩに対するミックスドシグナル形試験機を準備することも考えられるが、特別な試験機に対する高額の投資が必要となる。
【０００４】
一方、ディジタルのＬＳＩに対する試験においても、内蔵されるロジック回路、メモリ回路の大規模化が進んでおり、ロジック回路と、メモリ回路に対応する専用の試験機でも、同様の問題が発生している。また、ディジタルのＬＳＩにアナログ回路を搭載した混載タイプのＬＳＩの試験においても、同様な問題がある。
【０００５】
特開平８―１７９０１３号公報および特開２００１−８３２１６号公報には、パターン発生器を内蔵し、ディジタルファンクションテスト機能を持った試験機が開示されている。しかしこれらはディジタルファンクション試験機能を持った試験機に関するものであり、いわゆる専用試験機自体にディジタルファンクション試験機能を持たすもので、このディジタルファンクション機能の拡張には、前述の通り、個別の開発を必要とする。また、このようなディジタルファンクション機能の拡張に対応できない試験機では、試験機の大幅な改造が必要となり、コスト面と、拡張の容易性の両面で問題が発生する。
【０００６】
この出願に先行して、この出願の発明者らが出願した特開２００２−２３６１４３号では、Ａ／Ｄ変換回路とＤ／Ａ変換回路を含んだ半導体集積回路の試験装置として、テスト回路基板の近傍に配置されるテスト補助装置に、Ａ／Ｄ変換回路とＤ／Ａ変換回路に対するテスト回路を設けるものが提案された。これは、ディジタルのＬＳＩにアナログ回路を混載した混載タイプのＬＳＩに対し、そのアナログ回路に含まれるＡ／Ｄ変換回路およびＤ／Ａ変換回路の試験を、テスト補助装置により行なうものである。試験用Ａ／Ｄ変換回路と試験用Ｄ／Ａ変換回路をテスト回路基板の近傍に配置されるテスト補助装置に設けることにより、試験機の大きな改造を必要とせず、また試験機とテスト回路基板との間のアナログ測定ラインを解消し、このアナログ測定ラインに対するノイズの影響を解消しながら、テスト回路基板の近傍に設けたテスト補助装置によって、効果的なテストを行なうことができる。しかし、この先行出願のものでも、テスト機能のさらなる拡張には、まだ不充分であった。
【０００７】
【特許文献１】
特開平８−１７９０１３号公報、とくにその図１とその説明。
【特許文献２】
特開２００１−８３２１６号公報。
【特許文献３】
特開２００２−２３６１４３号公報。
【０００８】
【発明が解決しようとする課題】
この発明は、半導体集積回路のディジタル回路に対する試験機能の拡張を余り大きな費用をかけずに、簡単に実現することができ、しかもディジタル回路の試験を迅速に実行できる改善された半導体集積回路の試験装置を提案するものである。
【０００９】
また、この発明は、半導体集積回路のディジタル回路に対する試験機能の拡張を余り大きな費用をかけずに、簡単に実現することができ、またディジタル回路の試験を迅速に実行でき、加えて試験に必要なテストパターンデータを容易に、充分に準備できる改善された半導体集積回路の試験装置を提案するものである。
【００１０】
また、この発明は、半導体集積回路のディジタル回路に対する試験機能の拡張を余り大きな費用をかけずに、簡単に実現することができ、またディジタル回路の試験を迅速に実行でき、加えて、テストパターンメモリからのテストパターンデータの転送を効率的に実行でき、ディジタル回路の試験を迅速に実行できる改善された半導体集積回路の試験装置を提案するものである。
【００１１】
また、この発明は、半導体集積回路のディジタル回路に対する試験機能の拡張を余り大きな費用をかけずに、簡単に実現することができ、またディジタル回路の試験を迅速に実行でき、加えて試験の結果得られるエラーデータを充分に蓄え、持ち運びしてその解析も容易に行なうことができる改善された半導体集積回路の試験装置を提案するものである。
【００１２】
また、この発明は、半導体集積回路のディジタル回路に対する試験機能の拡張を余り大きな費用をかけずに、簡単に実現することができ、また、ディジタル回路の試験を迅速に実行でき、加えて半導体集積回路のアナログ回路に対する試験も容易に実施できる半導体集積回路の試験装置を提案するものである。
【００１３】
また、この発明は、半導体集積回路の試験工程における、半導体集積回路のディジタル回路に対する試験機能の拡張を、余り大きな費用をかけずに、簡単に実現し、またその試験の迅速化を図ることができる改良された半導体集積回路の製造方法を提案するものである。
【００１４】
また、この発明は、半導体集積回路の試験工程における、半導体集積回路のディジタル回路に対する試験機能の拡張を、余り大きな費用をかけずに、簡単に実現し、またその試験の迅速化を図ることができ、加えて試験に必要なテストパターンデータを容易に、充分に準備できる改良された半導体集積回路の製造方法を提案するものである。
【００１５】
また、この発明は、半導体集積回路の試験工程における、半導体集積回路のディジタル回路に対する試験機能の拡張を余り大きな費用をかけずに、簡単に実現することができ、またディジタル回路の試験を迅速に実行でき、加えて、テストパターンデータの転送を効率的に実行でき、ディジタル回路の試験を迅速に実行できる改善された半導体集積回路の製造方法を提案するものである。
【００１６】
また、この発明は、半導体集積回路の試験工程における、半導体集積回路のディジタル回路に対する試験機能の拡張を、余り大きな費用をかけずに、簡単に実現し、またその試験の迅速化を図ることができ、加えて試験の結果得られるエラーデータを充分に蓄え、持ち運びできる改善された半導体集積回路の製造方法を提案するものである。
【００１７】
また、この発明は、半導体集積回路の試験工程において、半導体集積回路のディジタル回路に対する試験機能の拡張を、余り大きな費用をかけずに、簡単に実現し、またその試験の迅速化を図ることができ、加えて半導体集積回路のアナログ回路に対する試験も容易に実施できる改良された半導体集積回路の製造方法を提案するものである。
【００１８】
【課題を解決するための手段】
この発明による半導体集積回路の試験装置は、被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備え、このテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有する半導体集積回路の試験装置であって、前記テスト補助装置が、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作を制御する制御部とを有し、
前記テスト補助装置が、前記テストパターン信号発生器に書き込まれたテストパターンデータに基づいて、被試験半導体集積回路に対するテスト入力パターン信号を発生し、このテスト入力パターンに対応する被試験半導体集積回路からのテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行なうことを特徴とする。
【００１９】
この発明による半導体集積回路の試験装置の構成によれば、専用試験機を特別に開発することなく、テストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張することができる。併せて、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験をテスト補助装置で実施できる。
【００２０】
また、この発明による別の半導体集積回路の試験装置は、被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備え、このテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有する半導体集積回路の試験装置であって、前記テスト補助装置が、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作を制御する制御部とを有し、
前記テストパターン信号発生器は、テストベクタアドレス制御コードと、テストベクタアドレス制御データと、テストパターンデータとをテストベクタアドレスに沿って記憶しており、
前記制御部は、前記テストベクタアドレス制御コードとテストベクタアドレス制御データに基づいて、テストベクタアドレス信号を発生するプログラムカウンタを有し、
前記テストパターン信号発生器は、前記テストベクタアドレス信号によってテストベクタアドレスを進めながら、前記テストパターンデータに基づいてテストパターン信号を発生し、
前記テスト補助装置が、このテストパターン信号に基づいて被試験半導体集積回路へのテスト入力パターン信号を発生し、このテスト入力パターン信号に対応する被試験半導体集積回路からのテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行なうことを特徴とする。
【００２１】
この発明による半導体集積回路の試験装置の構成によれば、専用試験機を特別に開発することなく、テストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張することができる。併せて、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験をテスト補助装置で実施できる。併せて、テストベクタアドレス制御コードと、テストベクタアドレス制御データの設定に応じて、サブルーチンジャンプ、サブルーチンリターン、無条件ジャンプ、同一ベクタリピートを含む制御を行なうことができ、テストベクタ数を削減しながら、多様なテストパターン信号の生成が可能となり、ディジタル回路に対する試験機能の更なる拡張をも簡単に、実現できる。
【００２２】
また、この発明による別の半導体集積回路の試験装置は、被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備え、このテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有する半導体集積回路の試験装置であって、前記テスト補助装置が、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作を制御する制御部とを有し、
前記テストパターン信号発生器は、アルゴリズミックデータ発生レジスタ用制御コードと、アルゴリズミックデータ発生レジスタ用制御データと、テストベクタアドレス制御コードと、テストベクタアドレス制御データとをテストベクタアドレスに沿って記憶しており、
前記制御部は、前記テストベクタアドレス制御コードとテストベクタアドレス制御データに基づいて、テストベクタアドレス信号を発生するプログラムカウンタと、前記アルゴリズミックデータ発生レジスタ用制御コードとアルゴリズミックデータ発生レジスタ用制御データに基づいて、アルゴリズミックなテストパターン信号を発生する複数のレジスタグループを有し、
前記テスト補助装置が、このテストパターン信号に基づいて被試験半導体集積回路へのテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき被試験半導体集積回路から出力されるテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行なうことを特徴とする。
【００２３】
この発明による半導体集積回路の試験装置の構成によれば、専用試験機を特別に開発することなく、テストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張することができる。併せて、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験をテスト補助装置で実施できる。併せて、アルゴリズミックデータ発生レジスタ用制御コードとアルゴリズミックデータ発生レジスタ用制御データの設定に応じて、各種のアルゴリズミックなテストパターンデータの発生が可能になるので、テストベクタ数を削減しながら、多様なテストパターン信号の生成が可能となり、ディジタル回路に対する試験機能の更なる拡張をも簡単に、実現できる。
【００２４】
また、この発明による別の半導体集積回路の試験装置は、被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備え、このテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有する半導体集積回路の試験装置であって、前記テスト補助装置が、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作と、このテストパターン信号発生器からテストパターンデータを読み出す動作を制御する制御部とを有し、
前記テスト補助装置は、前記テストパターン信号発生器から読み出されたテストパターンデータに基づいて被試験半導体集積回路へのテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき被試験半導体集積回路から出力されるテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行なうものであって、
このテスト補助装置が、記憶媒体を着脱可能に取り付けた回路基板を含む複数の回路基板を用いて構成され、前記記憶媒体を用いて前記パターンデータメモリが構成されたことを特徴とする半導体集積回路の試験装置。
【００２５】
この発明による半導体集積回路の試験装置の構成によれば、専用試験機を特別に開発することなく、テストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張することができる。併せて、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験をテスト補助装置で実施できる。併せて、記憶媒体を着脱可能に取り付けた回路基板を使用し、この記憶媒体を用いてテストパターンデータが構成されるので、テストパターンメモリの記憶容量を容易に増大し、より多くの種類のテストパターンデータを蓄積でき、またこの記憶媒体は着脱可能で、持ち運びも可能であるので、より多くの種類のテストパターンデータを簡便に準備できる。
【００２６】
また、この発明による別の半導体集積回路の試験装置は、被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備え、このテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有する半導体集積回路の試験装置であって、前記テスト補助装置が、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれる第１、第２のメモリを有するテストパターン信号発生器と、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器の第１、第２のメモリに書き込む動作と、このテストパターン信号発生器の前記第１、第２のメモリからテストパターンデータを読み出す動作を制御する制御部とを有し、
前記テスト補助装置は、前記テストパターン信号発生器から読み出されたテストパターンデータに基づいて被試験半導体集積回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき被試験半導体集積回路から出力されるテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行なうものであって、
前記テストパターン信号発生器の前記第１のメモリに書き込まれた第１のテストパターンデータを読み出すときに、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択された第２のテストパターンデータが前記第２のメモリに書き込まれることを特徴とする半導体集積回路の試験装置。
【００２７】
この発明による半導体集積回路の試験装置の構成によれば、専用試験機を特別に開発することなく、テストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張することができる。併せて、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験をテスト補助装置で実施できる。併せて、テストパターン信号が第１、第２のメモリを有し、第１のメモリに書き込まれた第１のテストパターンデータを読み出すときに、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択された第２のテストパターンデータが前記第２のメモリに書き込まれるので、テストパターンメモリからのテストパターンデータの転送を効率的に実行でき、テスト時間を短縮できる。
【００２８】
また、この発明による別の半導体集積回路の試験装置は、被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備え、このテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有する半導体集積回路の試験装置であって、前記テスト補助装置が、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作と、このテストパターン信号発生器からテストパターンデータを読み出してテストパターン信号を発生させる動作とを制御する制御部と、
前記テストパターン信号に基づき被試験半導体集積回路へのテスト入力パターン信号を発生する波形整形部と、
被試験半導体集積回路から出力されるテスト出力パターン信号を判定しエラーを判定したときにエラーデータ信号を発生する出力判定部と、
前記エラーデータ信号と、このエラーデータ信号が発生したときの前記テストパターンデータの読み出しアドレスとを含むエラー情報を記憶するエラー情報メモリ部とを有し、
前記テスト補助装置が、記憶媒体を着脱可能に取り付けた回路基板を含む複数の回路基板を用いて構成され、前記記憶媒体を用いて前記エラー情報メモリ部が構成されたことを特徴とする。
【００２９】
この発明による半導体集積回路の試験装置の構成によれば、専用試験機を特別に開発することなく、テストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張することができる。併せて、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験をテスト補助装置で実施できる。また、記憶媒体を着脱可能に取り付けた回路基板を使用し、この記憶媒体を用いてエラー情報メモリ部が構成されるので、エラー情報を記憶するエラー情報メモリ部の記憶容量を容易に増大し、より多くのエラー情報を蓄積でき、またこの記憶媒体は着脱可能で、持ち運びも可能であるので、エラー情報の解析も簡便にできる。
【００３０】
また、この発明によるさらに別の半導体集積回路の試験装置は、被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、このテスト回路基板の近傍に配置され前記テスト回路基板に接続された第１のテスト補助装置、および前記テスト回路基板の近傍に配置され前記テスト回路基板に接続された第２のテスト補助装置を備え、前記第１のテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有し、また前記第２のテスト補助装置が被試験半導体集積回路に含まれるアナログ回路に対するテストを行なうアナログ回路試験機能を有する半導体集積回路の試験装置であって、前記第１のテスト補助装置が、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作と、このテストパターン信号発生器からテストパターンデータを読み出してテストパターン信号を発生させる動作を制御する制御部とを有し、
この第１のテスト補助装置が、前記テストパターン信号に基づいて、被試験半導体集積回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき被試験半導体集積回路から出力されるテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行ない、被試験半導体集積回路に含まれる前記アナログ回路が、アナログ信号をディジタル信号に変換するＡ／Ｄ変換回路と、ディジタル信号をアナログ信号に変換するＤ／Ａ変換回路を含んでいて、
前記第２のテスト補助装置が、
ディジタルテスト信号を発生してこのディジタルテスト信号を前記Ｄ／Ａ変換回路に供給するデータ回路と、
このデータ回路からのディジタルテスト信号をアナログテスト信号に変換して前記Ａ／Ｄ変換回路に供給する試験用Ｄ／Ａ変換回路と、
前記Ｄ／Ａ変換回路からのアナログテスト出力をディジタルテスト変換出力に変換する試験用Ａ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路のディジタルテスト出力と、前記試験用Ａ／Ｄ変換回路からのディジタルテスト変換出力とを記憶する測定データメモリと、
前記測定データメモリに記憶された前記ディジタルテスト出力と前記ディジタル変換出力を解析する解析部とを有し、
前記第２のテスト補助装置が被試験半導体集積回路のアナログ回路の試験を行なうことを特徴とする。
【００３１】
この発明による半導体集積回路の試験装置の構成によれば、専用試験機を特別に開発することなく、第１のテスト補助装置のテストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張することができる。併せて、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験をテスト補助装置で実施できる。加えて、第２のテスト補助装置により、簡単に、アナログ回路の試験も実行できる。
【００３２】
また、この発明による半導体集積回路の製造方法は、半導体集積回路を試験する試験工程を含む半導体集積回路の製造方法であって、前記試験工程では、前記半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備えた試験装置が使用され、前記テスト補助装置は前記半導体集積回路に含まれるディジタル回路を試験するディジタル回路試験機能を持ち、このテスト補助装置は、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作を制御する制御部とを有し、
前記試験工程において、前記テスト補助装置が、前記テストパターン信号発生器に書き込まれたテストパターンデータに基づいて、前記半導体集積回路のディジタル回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき前記半導体集積回路から出力されるテスト出力パターン信号を判定することにより、前記半導体集積回路のディジタル回路の試験が行なわれることを特徴とする。
【００３３】
この発明による半導体集積回路の製造方法によれば、専用試験機を特別に開発することなく、テスト補助装置のテストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張しながら、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験を実行でき、半導体集積回路の試験工程を効率化し、半導体集積回路をより効率良く製造できる。
【００３４】
また、この発明の別の半導体集積回路の製造方法は、半導体集積回路を試験する試験工程を含む半導体集積回路の製造方法であって、前記試験工程では、前記半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備えた試験装置が使用され、前記テスト補助装置は前記半導体集積回路に含まれたディジタル回路を試験するディジタル回路試験機能を持ち、このテスト補助装置は、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作を制御する制御部とを有し、
前記テストパターン信号発生器は、テストベクタアドレス制御コードと、テストベクタアドレス制御データと、テストパターンデータとをテストベクタアドレスに沿って記憶しており、
前記制御部は、前記テストベクタアドレス制御コードとテストベクタアドレス制御データに基づいて、テストベクタアドレス信号を発生し、
前記テストパターン信号発生器は、前記テストベクタアドレス信号によってテストベクタアドレスを進めながら、前記テストパターンデータに基づいてテストパターン信号を発生し、
前記試験工程において、前記テスト補助装置が、前記テストパターン信号に基づいて、前記半導体集積回路のディジタル回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき前記半導体集積回路から出力されるテスト出力パターン信号を判定することにより、前記半導体集積回路のディジタル回路の試験が行なわれることを特徴とする半導体集積回路の製造方法。
【００３５】
この発明による半導体集積回路の製造方法によれば、専用試験機を特別に開発することなく、第１のテスト補助装置のテストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張しながら、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験を実行でき、半導体集積回路の試験工程を効率化し、半導体集積回路をより効率良く製造できる。併せて、テストベクタアドレス制御コードと、テストベクタアドレス制御データの設定に応じて、サブルーチンジャンプ、サブルーチンリターン、無条件ジャンプ、同一ベクタリピートを含む制御を行なうことができ、テストベクタ数を削減しながら、多様なテストパターン信号の生成が可能となり、ディジタル回路に対する試験機能の更なる拡張をも簡単に、実現して、多様な試験を行なうことができる。
【００３６】
また、この発明による別の半導体集積回路の製造方法は、半導体集積回路を試験する試験工程を含む半導体集積回路の製造方法であって、前記試験工程では、前記半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備えた試験装置が使用され、前記テスト補助装置は前記半導体集積回路に含まれたディジタル回路を試験するディジタル回路試験機能を持ち、このテスト補助装置は、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作を制御する制御部とを有し、
前記テストパターン信号発生器は、アルゴリズミックデータ発生レジスタ用制御コードと、アルゴリズミックデータ発生レジスタ用制御データと、テストベクタアドレス制御コードと、テストベクタアドレス制御データとをテストベクタアドレスに沿って記憶しており、
前記制御部は、前記テストベクタアドレス制御コードとテストベクタアドレス制御データに基づいて、テストベクタアドレス信号を発生し、また前記アルゴリズミックデータ発生レジスタ用制御コードとアルゴリズミックデータ発生レジスタ用制御データに基づいて、アルゴリズミックなテストパターン信号を発生し、前記試験工程において、前記テスト補助装置が、前記テストパターン信号に基づいて、前記半導体集積回路のディジタル回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき前記半導体集積回路から出力されるテスト出力パターン信号を判定することにより、前記半導体集積回路のディジタル回路の試験が行なわれることを特徴とする。
【００３７】
この発明による半導体集積回路の製造方法によれば、専用試験機を特別に開発することなく、第１のテスト補助装置のテストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張しながら、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験を実行でき、半導体集積回路の試験工程を効率化し、半導体集積回路をより効率良く製造できる。併せて、アルゴリズミックデータ発生用レジスタ制御コードと、アルゴリズミックデータ発生用レジスタ制御データの設定に応じて、多くのアルゴリズミックなテストパターンデータを発生でき、テストベクタ数を削減しながら、多様なテストパターン信号の生成が可能となり、ディジタル回路に対する試験機能の更なる拡張をも簡単に、実現して、多様な試験を行なうことができる。
【００３８】
また、この発明による別の半導体集積回路の製造方法は、半導体集積回路を試験する試験工程を含む半導体集積回路の製造方法であって、前記試験工程では、前記半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備えた試験装置が使用され、前記テスト補助装置は前記半導体集積回路に含まれるディジタル回路を試験するディジタル回路試験機能を持ち、このテスト補助装置は、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作を制御する制御部とを有し、
このテスト補助装置は、記憶媒体を着脱可能に取り付けた回路基板を含む複数の回路基板を用いて構成され、前記記憶媒体を用いて前記パターンデータメモリが構成されており、
前記試験工程において、前記テスト補助装置が、前記テストパターン信号発生器に書き込まれたテストパターンデータに基づいて、前記半導体集積回路のディジタル回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき前記半導体集積回路から出力されるテスト出力パターン信号を判定することにより、前記半導体集積回路のディジタル回路の試験が行なわれることを特徴とする。
【００３９】
この発明による半導体集積回路の製造方法によれば、専用試験機を特別に開発することなく、第１のテスト補助装置のテストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張しながら、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験を実行でき、半導体集積回路の試験工程を効率化し、半導体集積回路をより効率良く製造できる。併せて、記憶媒体が着脱可能に取り付けられ、この記憶媒体で構成されたテストパターンメモリを使用するので、より多くのテストパターンデータを蓄積し、試験工程の効率化を図り、また記憶媒体は着脱可能であって、他の機械でテストパターンデータの蓄積を行なうことができ、試験工程の効率化を図り、半導体集積回路の製造の効率化を図ることができる。
【００４０】
また、この発明による別の半導体集積回路の製造方法は、半導体集積回路を試験する試験工程を含む半導体集積回路の製造方法であって、前記試験工程では、前記半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備えた試験装置が使用され、前記テスト補助装置は前記半導体集積回路に含まれたディジタル回路を試験するディジタル回路試験機能を持ち、このテスト補助装置は、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれる第１、第２のメモリを有するテストパターン信号発生器と、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器の第１、第２のメモリに書き込む動作を制御する制御部とを有し、
前記テストパターン信号発生器は、前記第１のメモリに書き込まれた第１のテストパターンデータを読み出すときに、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択された第２のテストパターンデータが前記第２のメモリに書き込まれる動作を行ない、
前記試験工程において、前記テスト補助装置が、前記テストパターン信号発生器から読み出されるテストパターンデータに基づいて、前記半導体集積回路のディジタル回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき前記半導体集積回路から出力されるテスト出力パターン信号を判定することにより、前記半導体集積回路のディジタル回路の試験が行なわれることを特徴とする。
【００４１】
この発明による半導体集積回路の製造方法によれば、専用試験機を特別に開発することなく、第１のテスト補助装置のテストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張しながら、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験を実行でき、半導体集積回路の試験工程を効率化し、半導体集積回路をより効率良く製造できる。併せて、テストパターン信号発生器の第１のメモリに書き込まれた第１のテストパターンデータを読み出すときに、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択された第２のテストパターンデータが前記第２のメモリに書き込まれる動作を行なうので、テストパターンメモリからのテストパターンデータの読み出しを効率的に行ない、半導体集積回路の試験を効率化し、半導体集積回路の試験工程を効率化できる。
【００４２】
また、この発明による別の半導体集積回路の製造方法は、半導体集積回路を試験する試験工程を含む半導体集積回路の製造方法であって、前記試験工程では、前記半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備えた試験装置が使用され、前記テスト補助装置は前記半導体集積回路に含まれるディジタル回路の試験機能を持ち、このテスト補助装置は、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作と、このテストパターン信号発生器からテストパターンデータを読み出してテストパターン信号を発生させる動作とを制御する制御部と、
前記テストパターン信号に基づき被試験半導体集積回路へのテスト入力パターン信号を発生する波形整形部と、
被試験半導体集積回路から出力されるテスト出力パターン信号を判定しエラーが判定されたときにエラーデータ信号を発生する出力判定部と、
前記エラーデータ信号と、このエラーデータ信号が発生したときの前記テストパターン信号の読み出しアドレスとを含むエラー情報を記憶するエラー情報メモリ部とを有し、
このテスト補助装置は、記憶媒体を着脱可能に取り付けた回路基板を含む複数の回路基板を用いて構成され、前記記憶媒体を用いて前記エラー情報メモリ部が構成されており、
前記試験工程において、前記テスト補助装置により、前記半導体集積回路のディジタル回路の試験が行なわれることを特徴とする。
【００４３】
この発明による半導体集積回路の製造方法によれば、専用試験機を特別に開発することなく、第１のテスト補助装置のテストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張しながら、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験を実行でき、半導体集積回路の試験工程を効率化し、半導体集積回路をより効率良く製造できる。併せて、記憶媒体が着脱可能に回路基板に取り付けられ、この記憶媒体を用いて構成されたエラー情報メモリ部を用いるので、より多くのエラー情報をエラー記憶媒体に蓄積し、またこの記憶媒体を持ち運び、容易に解析でき、半導体集積回路の試験を効率化し、半導体集積回路の試験工程を効率化できる。
【００４４】
さらに、この発明によるさらに別の半導体集積回路の製造方法は、半導体集積回路を試験する試験工程を含む半導体集積回路の製造方法であって、前記試験工程では、前記半導体集積回路と信号のやり取りを行なうテスト回路基板、このテスト回路基板の近傍に配置され前記テスト回路基板に接続された第１のテスト補助装置、および前記テスト回路基板の近傍に配置され前記テスト回路基板に接続された第２のテスト補助装置を備え、前記第１のテスト補助装置が前記半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有し、また前記第２のテスト補助装置が前記半導体集積回路に含まれるアナログ回路に対するテストを行なうアナログ回路試験機能を有する試験装置が使用され、前記第１のテスト補助装置が、
前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、
前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作を制御する制御部とを有し、
この第１のテスト補助装置は、前記テストパターン信号発生器に書き込まれたテストパターンデータに基づいて、前記半導体集積回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき前記半導体集積回路から出力されるテスト出力パターン信号を判定し、前記半導体集積回路のディジタル回路の試験を行なうものであり、
また、前記半導体集積回路に含まれる前記アナログ回路が、アナログ信号をディジタル信号に変換するＡ／Ｄ変換回路と、ディジタル信号をアナログ信号に変換するＤ／Ａ変換回路を含んでいて、
また、前記第２のテスト補助装置が、
ディジタルテスト信号を発生してこのディジタルテスト信号を前記Ｄ／Ａ変換回路に供給するデータ回路と、
このデータ回路からのディジタルテスト信号をアナログテスト信号に変換して前記Ａ／Ｄ変換回路に供給する試験用Ｄ／Ａ変換回路と、
前記Ｄ／Ａ変換回路からのアナログテスト出力をディジタルテスト変換出力に変換する試験用Ａ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路のディジタルテスト出力と、前記試験用Ａ／Ｄ変換回路からのディジタルテスト変換出力とを記憶する測定データメモリと、
前記測定データメモリに記憶された前記ディジタルテスト出力と前記ディジタル変換出力を解析する解析部とを有し、
前記試験工程において、前記第１のテスト補助装置により前記ディジタル回路に対する試験が実行され、前記第２のテスト補助装置により前記アナログ回路に対する試験が実行されることを特徴とする。
【００４５】
この発明による半導体集積回路の製造方法によれば、専用試験機を特別に開発することなく、第１のテスト補助装置のテストパターンメモリに記憶するテストパターンデータを拡張することにより、ディジタル回路に対する試験機能を簡単に拡張しながら、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験を実行でき、半導体集積回路の試験工程を効率化し、半導体集積回路をより効率良く製造できる。併せて、第２のテスト補助装置によりアナログ回路の試験も簡単に実行できるので、ディジタル回路とアナログ回路を含んだ半導体集積回路の試験を効率化し、半導体集積回路の試験工程を効率化できる。
【００４６】
【実施の形態】
実施の形態１．
図１はこの発明による半導体集積回路の試験装置の実施の形態１の回路構成を示すブロック図である。図２は実施の形態１におけるテスト補助装置の回路構成を示すブロック図である。図３は実施の形態１によるテスト動作を示すタイミングチャートである。この実施の形態１の試験装置は、この発明による半導体集積回路の製造方法の試験工程において用いられる。
【００４７】
まず図１を参照して実施の形態１の全体的な回路構成を説明する。この実施の形態１の半導体集積回路の試験装置は、被試験半導体集積回路１０に対する試験装置であり、テスト回路基板１１と、外部試験機１８と、テスト補助装置２０とを備えている。被試験半導体集積回路１０は、ＤＵＴ（ Device Under Test）とも呼ばれる。このＤＵＴ１０には、いろいろなタイプのＬＳＩが適用可能であるが、この実施の形態１では、アナログＬＳＩに、ディジタル回路、具体的には、ロジック回路およびメモリ回路を搭載した混載タイプのＬＳＩまたはディジタルＬＳＩを想定する。テスト回路基板１１はＤＵＴ基板とも呼ばれる。外部試験機１８はテスタとも呼ばれる。またテスト補助装置２０はＢＯＳＴ装置とも呼ばれる。
【００４８】
なお、図１において、ハッチングを施した中間太さの信号線はアドレス信号ラインを、黒い中間太さの信号線はデータ信号ラインを、細い信号線は制御信号ラインをそれぞれ示す。また、黒くて太い信号線はＢＯＳＴ装置２０からＤＵＴ１０へ向かうＤＵＴへの入力パターン信号ラインを、メッシュを施した太い信号線はＤＵＴ１０からＢＯＳＴ装置２０へ向かうＤＵＴ出力信号ラインを、ドッドを施した太い信号線は、ＤＵＴ１０に対する期待パターン信号ラインをそれぞれ示す。
【００４９】
ＤＵＴボード１１は、ＤＵＴ１０の近傍に配置された回路基板であり、ＤＵＴ１０とテスタ１８の間で信号のやり取りを行なうテスタ・ＤＵＴ Ｉ／Ｆボードである。
図１では、ＤＵＴボード１１の中にＤＵＴ１０が描かれているが、このＤＵＴボート１１とＤＵＴ１０は互いに別に構成され、互いの間で、直接信号のやり取りを行なう。
【００５０】
ＢＯＳＴ装置（ Built Off Self Test装置）２０は、テスタ１８に依存せず、ＤＵＴ１０の自己テスト（ Built In Self Test）を行なうテスト機能の補助およびテスタ１８によるテスト機能拡張を目的としたテスト補助装置である。
このＢＯＳＴ装置２０は、回路基板２０１を含む。この回路基板２０１は、ＢＯＳＴ（ Built Off Self Test）ボードとも呼ばれる。これは、ＢＯＳＴ装置２０を一枚の回路基板で構成する場合の回路基板である。
図１では、ＢＯＳＴボード２０１はＤＵＴボード１１の中に描かれているが、これはＢＯＳＴボード２０１がＤＵＴボード１１に近傍に配置されることを表したものである。
【００５１】
ＢＯＳＴ装置２０についてさらに詳細に説明する。このＢＯＳＴ装置２０は、図１に示すハードウエア構成を有し、具体的には、(1)ＢＯＳＴ通信インターフェイス部（ＢＯＳＴ通信Ｉ／Ｆ部）３０、(2)ＣＰＵ部３３、(3)基準クロック部３８、(4)ＢＯＳＴ制御部４０、(5)テストパターンメモリ部（Test Pattern Memory／ＴＰＭ部）５０、(6)テストパターン信号発生器（ Pattern Generator／ＰＧ部）６０、(7)タイミング信号発生器（ Timing Generator／ＴＧ部）７０、(8)波形整形部（ Wave Form／ＷＦ部）８０、(9)出力判定部８５、(10)エラー情報メモリ部９０、(11)ＤＵＴ・ＢＯＳＴインターフェイス部（ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部）９５、(12)電源部９９を含む。
【００５２】
ＢＯＳＴ通信Ｉ／Ｆ部３０は、テスタ１８とＢＯＳＴ装置２０との間で通信を行なうためのインターフェイスであり、ＢＯＳＴ装置２０の内部のＴＰＭ部５０とテスタ１８との間の通信、すなわち、テスタ１８からＴＰＭ部５０へのテストパターンデータＴＰＤの書き込みと、ＴＰＭ部５０からテスタ１８へのテストパターンデータＴＰＤの読み出しを行なう。テスタ１８からは、これらのテストパターンデータＴＰＤの書き込みと読み出しのためのアドレス信号ＡＴＰを受ける。併せて、ＢＯＳＴ通信Ｉ／Ｆ部３０は、ＢＯＳＴ装置２０のＣＰＵ部３３とテスタ１８との間の通信、具体的には、テスタ１８からＣＰＵ部３３へテストコード（テスト番号）ＴＣＤ、およびテストスタート信号ＴＳＴを与え、またＣＰＵ部３３からテスタ１８へエラーコード（Ｐａｓｓ／Ｆａｉｌ情報）ＥＣＤを与える。
なお、ＴＰＭ部５０へのテストパターンデータＴＰＤの書き込み、読み出しは、テスタ１８を使用せずに、テスタ１８とは別のテストデータ源から行なうことも可能である。
【００５３】
ＣＰＵ部３３は、ＢＯＳＴ装置２０のホストコンピュータであり、ディジタルシグナルプロセッサ（ＤＳＰ）またはマイクロプロセッサで構成される。このＣＰＵ部３３は、テスタ１８からＢＯＳＴ通信Ｉ／Ｆ部３０を経由して与えられるテストコード（テスト番号）ＴＣＤ、テストスタート信号ＴＳＴに応じて、ＢＯＳＴ装置２０の各部に初期設定を行ない、またＢＯＳＴ装置２０自体の診断を行ない、さらにテスト結果の解析を行なう。ＣＰＵ部３３は、テストコードＴＣＤに応じて、制御部４０に選択指示信号ＳＩＳを供給する。この選択指示信号ＳＩＳは、ＴＰＭ部５０に記憶された複数のテスト項目に対応する複数のテストパターンデータＴＰＤの中から、実行するテストパターンデータＴＰＤを選択するための指示信号である。
基準クロック部３８は、基準クロックＳＣＫを発生し、これをＣＰＵ部３３を含むＢＯＳＴ装置２０の各回路部分に供給する。
ＢＯＳＴ制御部４０は、ＣＰＵ部３３からの指示を受けてＢＯＳＴ装置２０の各回路部分を制御する。併せて、ＢＯＳＴ装置２０のＴＰＭ部５０およびＰＧ部６０に対するアドレスをも生成する。
【００５４】
ＴＰＭ部５０は、ディジタルのテストパターンデータＴＰＤを記憶するメモリである。このテストパターンデータＴＰＤは、ＤＵＴ１０に対するテスト入力パターン信号ＴＩＰ、ＤＵＴ１０からのテスト出力パターン信号ＴＯＰ、その他テストパターン信号を発生するための基本データとなる。このＴＰＭ部５０には、各種の半導体集積回路のディジタル回路試験に必要な各種のテスト項目のそれぞれに対応する複数のテストパターンデータＴＰＤが記憶される。
このＴＰＭ部５０は、比較的低速の、すなわち比較的小さな動作周波数を持ち、また大きな記憶容量を持った半導体メモリによって構成される。このＴＰＭ部５０を構成する半導体メモリの大きな記憶容量は、試験に必要な多くのテストパターンデータＴＰＤを記憶するのに有効であり、またその比較的低速の、比較的小さな動作周波数は、ＴＰＭ部５０を構成する半導体メモリを安価で、小型化するのに有効である。ＢＯＳＴ装置２０は、ＤＵＴ１０の近くのＤＵＴボード１１に配置されることから、その寸法に制限があるが、ＴＰＭ部５０の小型化は、ＢＯＳＴ装置２０の全体をより小型化するのに有効である。
具体的には、ＴＰＭ部５０は半導体メモリデバイスによって、１０ギガビットから２０ギガビットの大きな記憶容量を持つように構成される。また、ＴＰＭ部５０を構成する半導体メモリは、１０メガヘルツから２０メガヘルツの比較的小さな動作周波数を持った半導体メモリで構成される。半導体メモリとしては、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリなどを用い、これらを複数個組み合わせて構成される。
【００５５】
次にＰＧ部６０は、ＴＰＭ部５０に記憶された複数のテスト項目のそれぞれに対応した複数のテストパターンデータＴＰＤの中から、実行するテストに対応したテストパターンデータＴＰＤをダウンロードし、このダウンロードしたテストパターンデータＴＰＤに基づき、高速でテストパターン信号ＴＰＳを発生する。またこのＰＧ部６０は、このＰＧ部６０にダウンロードされたテストパターンデータＴＰＤに基づき、テスト入力・判定パターン信号ＪＰＳを発生する。これらのテストパターン信号ＴＰＳおよびテスト入力・判定パターン信号ＪＰＳは、テストパターンデータＴＰＤに含まれた信号であり、ＰＧ部６０が、ＴＰＭ部５０からダウンロードされたテストパターンデータＴＰＤを読み出すことによって、取り出される。
このＰＧ部６０は、ＴＰＭ部５０を構成する半導体メモリよりも高速の半導体メモリで構成される。このＰＧ部６０を構成する半導体メモリは、ＴＰＭ部５０を構成する半導体メモリに比べて、より大きな動作周波数を持ち、高速でテストパターンデータＥＴＰＤを読み出す。この動作周波数は、例えば１００メガヘルツから２５０メガヘルツとされる。この高速でのテストパターンの発生は、テストパターンデータＥＴＰＤの読み出し時間を短縮し、テストに必要な時間を短縮するのに有効である。このＰＧ部６０の記憶容量は、ＴＰＭ部５０の記憶容量に比べて小さく、例えば２５６メガビットから１ギガビットの記憶容量を持つ。
【００５６】
ＴＧ部７０は、テスタ１８からの測定スタート信号ＭＳＴ、外部クロック信号ＯＣＫを受け、また基準クロック部３８からの基準クロック信号ＳＣＫを受けて、テストに必要な各種のタイミング信号を発生する。このタイミング信号には、測定スタート信号ＭＳＴに同期してテスト周期を決めるテスト周期信号ＴＣＹ、ＤＵＴ１０へのテスト入力パターン信号ＴＩＰの立上がり、立下りのタイミングを設定するクロック信号ＣＬＫ、およびＤＵＴ１０からのテスト出力パターン信号ＴＯＰに対する判定タイミングを設定するストローブ信号（ストローブ周期信号）ＳＴＢが含まれる。これらのタイミング信号の中、テスト周期信号ＴＣＹは、ＢＯＳＴ制御部４０と、ＷＦ部８０の前段のフリップフロップ８０３（図２）にも供給され、またクロック信号ＣＬＫはＷＦ部８０に供給され、またストローブ信号ＳＴＢは出力判定部８５に供給される。
【００５７】
このＷＦ部８０は、ＰＧ部６０からテストパターン信号ＴＰＳとテスト入力・判定パターン信号ＪＰＳを受け、またＴＧ部７０からテスト周期信号ＴＣＹとクロック信号ＣＬＫを受け、ＤＵＴ１０へのテスト入力パターン信号ＴＩＰを生成する。このテスト入力パターン信号ＴＩＰは、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５を経由して、ＤＵＴ１０に供給される。
【００５８】
出力判定部８５は、ＤＵＴ１０からＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５を経由して供給されるテスト出力パターン信号ＴＯＰを判定する。具体的には、このテスト出力パターン信号ＴＯＰと、ＰＧ部６０からのテスト入力パターン信号ＴＰＳとを、ＴＧ部７０からのストローブ信号ＳＴＢのタイミングで判定する。ＰＧ部６０から出力判定部８５へ供給されるテストパターン信号ＴＰＳは、ＤＵＴ１０からのテスト出力パターン信号ＴＯＰに対する期待パターン信号であり、ＤＵＴ１０からのテスト出力パターン信号ＴＯＰが、このテストパターン信号ＴＰＳと同じであればエラーなしと判定され、ＤＵＴ１０からのテスト出力パターン信号ＴＯＰが、期待パターン信号であるテストパターン信号ＴＰＳと異なる値であれば、エラーデータ信号が出力される。
【００５９】
エラー情報メモリ部９０は、出力判定部８５からのエラーデータ信号を記憶し、またそのエラー発生時のテストパターンベクタのアドレスを記憶する。このテストパターンベクタのアドレスは、ＰＧ部６０のベクタアドレスであり、出力判定部８５がエラーを判定したときのＰＧ部６０のベクタアドレス値である。なお、テストパターンベクタのベクタアドレスは、テストパターンデータＴＰＤの一連のアドレスのグループ単位を意味する。
【００６０】
ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５は、ＤＵＴ１０へテスト入力パターン信号ＴＩＰを供給し、またＤＵＴ１０からのテスト出力パターン信号ＴＯＰを受けて、出力判定部８５に供給する。併せて、これらのテスト入力パターン信号ＴＩＰと、テスト出力信号ＴＯＰの入出力電圧レベルの整合、調整と、ＤＵＴ１０に対する入出力信号ラインの接続切り替えを行なう。この入出力信号ラインの接続切り替えは、テスタ１８とＤＵＴ１０との接続と、ＢＯＳＴ装置２０とＤＵＴ１０との接続とを切り替える。
電源部９９は、外部電源からの給電を受けて、ＢＯＳＴ装置２０に対する各種電源電圧を生成する。この電源部９９は、ＡＣからＤＣへの変換、ＤＣ−ＤＣ間の電圧変換を含む。
【００６１】
図２は図１に示すＢＯＳＴ装置２０の中のとくに、ＢＯＳＴ制御部４０と、ＴＧ部７０と、ＷＦ部８０と、出力判定部８５と、エラー情報メモリ部９０と、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５の詳細を示すブロック図である。なお、図２において、黒丸を付した細い信号線はデータバスを示し、黒丸を付した中間太さの信号線は初期設定ラインを示す。
【００６２】
ＢＯＳＴ制御部４０は、メモリアドレスカウンタ４０１、４０２を有する。メモリアドレスカウンタ４０１は、ＴＧ部７０からのテスト周期信号ＴＣＹ（図３（ｄ）に示す）を受ける度毎に、ＰＧ部６０に対するメモリアドレス信号ＭＡＤ（図３（ａ）に示す）を進める。このメモリアドレス信号ＭＡＤは、テストベクタアドレスに対応するアドレス信号である。このメモリアドレス信号ＭＡＤは、ＰＧ部６０へ供給されるとともに、エラー情報メモリ部９０のＤＡＴＡ端子にも供給される。メモリアドレスカウンタ４０２は、出力判定部８５の出力段に接続された反転回路８５５からメモリライト信号ＭＷＲ（図３（ｋ）に示す）を受けたときに、エラー情報メモリ部９０に対し、エラーデータ信号ＥＤＴを書き込むためのアドレスを指定するアドレス指定信号ＭＩＳ（図３（ｍ）に示す）を供給する。
【００６３】
ＴＧ部７０は、テスト周期信号ＴＣＹ（図３（ｄ）に示す）を発生するテスト周期信号発生回路７００と、クロック信号ＣＬＫ（図３（ｅ）に示す）を発生するクロック信号発生回路７１０と、ストローブ信号ＳＴＢ（図３（ｆ）に示す）を発生するストローブ信号発生回路７１５とを有する。
テスト周期信号発生回路７００は、選択回路７０１と、選択回路７０２と、ＰＬＬ回路７０３と、ＡＮＤ回路７０４と、フリップフロップ７０５とを有する。選択回路７０１は、基準クロック部３８からの基準クロック信号ＳＣＫを受ける入力Ａと、テスタ１８からの外部クロック信号ＯＣＫ（図３（ｂ）に示す）を受ける入力Ｂと、ＢＯＳＴ制御部４０からの選択信号Ｓを受ける選択入力Ｓと、出力Ｆとを有する。この選択回路７０１の出力Ｆは、選択入力Ｓが低レベルＬであれば、基準クロック信号ＳＣＫに等しく、また選択入力Ｓが高レベルＨであれば、外部クロック信号ＯＣＫに等しくなる。この選択回路７０１の出力Ｆは、ＰＬＬ回路７０３を介して選択回路７０２の入力Ａに供給される。ＰＬＬ回路７０３は、基準クロック信号ＣＬＫまたは外部クロック信号ＯＣＫの位相ロックを行なうもので、ＢＯＳＴ制御部４０から初期設定される。
【００６４】
選択回路７０２は、入力Ａと、基準クロック信号ＳＣＫを受ける入力Ｂと、外部クロック信号ＯＣＫ（図３（ｂ）に示す）を受ける入力Ｃと、選択信号Ｓ０／Ｓ１を受ける選択入力と、出力Ｆとを有する。この選択回路７０２の出力Ｆは、選択入力Ｓ０が低レベルＬで、しかも選択入力Ｓ１も低レベルＬであるときに、入力Ａに等しく、また選択入力Ｓ０が高レベルＨで、選択入力Ｓ１が低レベルＬのときに、基準クロック入力Ｂに等しく、また選択入力Ｓ０が低レベルＬで、選択入力Ｓ１が高レベルＨのときに、外部クロック入力Ｃに等しくなる。この選択回路７０２の出力Ｆは、ＡＮＤ回路７０４の一方の入力となる。
フリップフロップ７０５は、テスタ１８からの測定スタート信号ＭＳＴ（図３（ｃ）に示す）を受けるクロック入力と、電源電圧に接続された入力Ｄと、出力Ｑとを有し、このフリップフロップ７０５の出力ＱがＡＮＤ回路７０４の他方の入力となる。ＡＮＤ回路７０４は、選択回路７０２の出力Ｆと、フリップフロップ７０５の出力ＱとのＡＮＤ出力を出力する。このＡＮＤ回路７０４の出力が、テスト周期信号ＴＣＹである。このテスト周期信号ＴＣＹは、図３（ｄ）に示され、これはメモリアドレスカウンタ４０１に供給されてそのメモリアドレスカウント値を進めるとともに、クロック信号発生回路７１０、ストローブ信号発生回路７１５にも供給される。
【００６５】
クロック信号発生回路７１０は遅延回路７１１を有する。この遅延回路７１１は、テスト周期信号発生回路７００から供給されたテスト周期信号ＴＣＹを、初期設定された遅延時間ｔｃｌｋだけ遅延して、図３（ｅ）に示すクロック信号ＣＬＫを発生する。遅延時間ｔｃｌｋは、ＢＯＳＴ制御部４０から初期設定される。
ストローブ信号発生回路７１５は遅延回路７１６を有する。この遅延回路７１６は、テスト周期信号発生回路７００から供給されたテスト周期信号ＴＣＹを、初期設定された遅延時間ｔｓｔｂだけ遅延して、図３（ｆ）に示すストローブ信号ＳＴＢを発生する。遅延時間ｔｓｔｂは、ＢＯＳＴ制御部４０から初期設定される。
【００６６】
ＷＦ部８０は、図２に示すようにフリップフロップ８０１と、ＡＮＤ回路８０２を有し、またその前段にはフリップフロップ８０３が接続されている。フリップフロップ８０３は、入力Ｄ１にＰＧ部６０からのテストパターン信号ＴＰＳを、入力Ｄ２にテスト入力判定パターン信号ＪＰＳとを受け、またそのクロック入力Ｃにはテスト周期信号発生回路７００からのテスト周期信号ＴＣＹを受ける。このフリップフロップ８０３は、図３（ｈ）に示すテストパターン信号ＴＰＳと、図３（ｇ）に示すテスト入力・判定パターン信号ＪＰＳとを、テスト周期信号ＴＣＹに同期させて、出力Ｑ１、Ｑ２から出力する。フリップフロップ８０３からのテストパターン信号ＴＰＳはＷＦ部８０のフリップフロップ８０１の入力Ｄに供給され、またテスト入力判定パターン信号ＪＰＳはＡＮＤ回路８０２の一方の入力（反転入力）に供給される。
【００６７】
ＡＮＤ回路８０２は、このテスト入力・判定パターン信号ＪＰＳとともに、他方の入力にクロック信号発生回路７１０からのクロック信号ＣＬＫを受け、それらのＡＮＤ出力をフリップフロップ８０１のクロック入力に供給する。フリップフロップ８０１の出力Ｑは、図３（ｇ）に示すテスト入力・判定パターン信号ＪＰＳが低レベルＬのとき、すなわちテスト入力・判定パターン信号ＪＰＳが入力状態を示すときには、クロック信号ＣＬＫの立ち上がりのタイミングにおけるテストパターン信号ＴＰＳを出力する。図３（ｇ）に示すテスト入力・判定パターン信号ＪＰＳが高レベルＨのとき、すなわちテスト入力・判定パターン信号ＪＰＳが判定状態を示すときには、フリップフロップ８０１の出力Ｑは変化することなく、前の状態を保つ。このフリップフロップ８０１の出力Ｑは、結果として、テスト入力パターン信号ＴＩＰとなり、これはＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５の３状態バッファ９５１を経由してＤＵＴ１０に供給される。
【００６８】
出力判定部８５は、エクスクルーシブＯＲ回路８５１と、ＡＮＤ回路８５２と、フリップフロップ８５３と、パルス生成回路８５４とを有する。エクスクルーシブＯＲ回路８５１は、その一方の入力に、フリップフリップ８０３からのテストパターン信号ＴＰＳ（図３（ｈ）に示す）を受け、またその他方の入力に、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５の入力バッファ回路９５２からのテスト出力パターン信号ＴＯＰ（図３（ｉ）に示す）を受ける。このエクスクルーシブＯＲ回路８５１は、テスト出力パターン信号ＴＯＰとテストパターン信号ＴＰＳとを比較し、それらの値が一致すれば、低レベルＬの出力を発生し、またそれらが不一致であれば、高レベルＨの出力を発生し、エラー状態を示す。
【００６９】
このエクスクルーシブＯＲ回路８５１の出力は、フリップフロップ８５３の入力Ｄとなる。ＡＮＤ回路８５２は、その一方の入力に、フリップフロップ８０３からのテスト入力・判定パターン信号ＪＰＳを受け、またその他方の入力に、ストローブ信号発生回路７１５からのストローブ信号ＳＴＢを受ける。このＡＮＤ回路８５２の出力は、フリップフロップ８５３のクロック入力Ｃとなる。なお、出力判定部８５では、テスト入力・判定パターン信号ＪＰＳが入力状態を示しているときには、クロック信号ＣＬＫが有効、ストローブ信号ＳＴＢが無効とされ、テスト入力・判定パターン信号ＪＰＳが判定状態を示しているときには、クロック信号ＣＬＫが無効、ストローブ信号ＳＴＢが有効とされ、このストローブ信号ＳＴＢのタイミングで、テストパターン信号ＴＰＳと、テスト出力パターン信号ＴＯＰとが比較される。
【００７０】
フリップフロップ８５３の出力Ｑは、図３（ｇ）に示すテスト入力・判定パターン信号ＪＰＳが高レベルＨのとき、すなわちテスト入力・判定パターン信号ＪＰＳが判定状態を示すときには、ストローブ信号ＳＴＢのタイミングにおける入力Ｄ、すなわちＡＮＤ回路８５２の出力の値を出力する。テスト入力・判定パターン信号ＪＰＳが低レベルＬのとき、すなわちテスト入力・判定パターン信号ＪＰＳが入力状態を示すときには、フリップフロップ８５３の出力Ｑは、変化することなく、前の値を保つ。結果として、フリップフロップ８５３の出力は、図３（ｊ）に示すエラーデータ信号ＥＤＴとなる。
【００７１】
図３の動作タイミングチャートにおいて、図（ａ）に示すメモリアドレス信号ＭＡＤがアドレス１、２、３、５、６のときには、図（ｇ）に示すテスト入力・判定パターン信号ＪＰＳは、いずれも入力状態を示し、クロック信号ＣＬＫが有効、ストローブ信号ＳＴＢが無効とされ、テスト入力パターン信号ＴＩＰがＤＵＴ１０に入力される。メモリアドレスＭＡＤがアドレス４のときに、テスト入力・判定パターン信号ＪＰＳが判定状態を示す。このとき、クロック信号ＣＬＫは無効とされ、ストローブ信号ＳＴＢが有効となって、このストローブ信号ＳＴＢのタイミングで判定が行なわれる。図３では、メモリアドレス信号ＭＡＤがアドレス４のときに、テストパターン信号ＴＰＳは０であり、テスト出力パターン信号ＴＯＰに対する期待値は０である。これに対し、図（ｉ）に示すテスト出力パターン信号ＴＯＰは、このとき１を示しているので、出力判定部８５のフリップフロップ８５３の出力Ｑは高レベルＨとなり、図（ｊ）に示すエラーデータ信号ＥＤＳが立ち上がる。
【００７２】
このエラーデータ信号ＥＤＴは、エラー情報メモリ部９０のＤＡＴＡ入力に供給され、併せてパルス生成回路８５４に供給される。パルス生成回路８５４は、反転回路８５５にパルス入力を与え、反転回路８５５は図３（ｋ）に示すメモリライト信号ＭＷＲを発生して、これをメモリアドレスカウンタ４０２のクロック入力に供給し、またエラー情報メモリ部９０のＷＲ入力に供給する。エラー情報メモリ部９０は、エラーデータ信号ＥＤＴと、メモリアドレスカウンタ４０１からのメモリアドレス信号ＭＡＤ（図３（ａ）に示す）を、メモリライト信号ＭＷＲのタイミングにおいて記憶する。メモリアドレスカウンタ４０２からのアドレス指定信号ＭＩＳは、その記憶アドレスを指定する。
【００７３】
ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５は、入出力切替回路９５０と、Ｉ／Ｆ電圧レベル変換回路９５５と、テスタ／ＢＯＳＴ切替回路９６０とを有する。入出力切替回路９５０は、３状態バッファ９５１と、バッファ９５２とを有する。３状態バッファ９５１は、フリップフロップ８０３からのテスト入力・判定パターン信号ＪＰＳを受ける制御入力と、フリップフロップ８０１の出力Ｑ、すなわちテスト入力パターン信号ＴＩＰを受ける入力と、出力とを有する。この３状態バッファ９５１は、テスト入力・判定パターン信号ＪＰＳが低レベルＬのとき、すなわちテスト入力・判定パターン信号ＪＰＳが入力状態を示すときには、テスト入力パターン信号ＴＩＰを出力する。テスト入力・判定パターン信号ＪＰＳが高レベルＨのとき、すなわちテスト入力・判定パターン信号が判定状態を示すときには、３状態バッファ９５１の出力はない。
【００７４】
バッファ９５２は入力信号を整形するためのバッファであり、その出力は、出力判定部８５のエクスクルーシブＯＲ回路８５１の他方の入力に供給される。Ｉ／Ｆ電圧レベル変換回路９５５は、ＭＯＳトランジスタ９５６を有する。このＭＯＳトランジスタ９５６のゲートは、ディジタルアナログ変換回路９５７のアナログ出力から基準電圧ＶＳを受ける。またＭＯＳトランジスタ９５６のドレインは、３状態バッファ９５１の出力と、バッファ９５２の入力とに接続され、そのソースはテスタ／ＢＯＳＴ切替回路９６０に接続されている。このＭＯＳトランジスタ９５６はそのソース、ドレインの電圧を、ゲート電圧に与えられる基準電圧ＶＳに応じて変換する。例えば、ＤＵＴ１０の電源電圧が３Ｖ系などの低電圧であり、ＢＯＳＴ装置２０の電圧が５Ｖである場合、ＤＵＴ１０へのテスト入力パターン信号ＴＩＰのレベルを３Ｖに変換し、またＤＵＴ１０からのテスト出力パターン信号ＴＯＰを３Ｖから５Ｖに変換する。ディジタルアナログ変換回路９５７には、電源部９９からの電圧が与えられ、またこのディジタルアナログ変換回路９５７はＢＯＳＴ制御部４０から初期設定される。
【００７５】
テスタ／ＢＯＳＴ切替回路９６０は、切替スイッチ９６１を有する。この切替スイッチ９６１は、ＤＵＴ１０に接続された共通の端子Ｃと、テスタ１８に接続された端子Ａと、ＭＯＳトランジスタ９５６のソースに接続された端子Ｂとを有する。端子Ｂ、Ｃが接続された状態では、ＭＯＳトランジスタ９５６のソースがＤＵＴ１０に接続され、ＢＯＳＴ装置２０によるテストが実行される。端子Ａ、Ｃが接続された状態では、テスタ１８とＤＵＴ１０とが直接接続され、テスタ１８によるテストが実行される。
【００７６】
図１、２、３に示した実施の形態１について、その動作をまとめて説明する。
まず初期設定動作は次の（１）（２）（３）（４）の通りである。
（１）テストパターンデータＴＰＤの書き込み
（２）テストコード番号ＴＣＤの送信
（３）ＢＯＳＴ装置２０における初期設定
（４）ＢＯＳＴ装置２０における初期条件設定
これらの初期設定動作について以下順次説明する。
【００７７】
（１）テストパターンデータＴＰＤの書き込み
テスタ１８または別のデータ源から、ＢＯＳＴ通信 Ｉ／Ｆ部３０を経由して、各種半導体集積回路のディジタル回路のテストに必要な複数のテスト項目に対応するテストパターンデータＴＰＤをＴＭＰ部５０に書き込む。このテストパターンデータＴＰＤの書き込みに代わり、予めテストパターンデータＴＰＤを書き込んだＴＭＰ部５０を、ＢＯＳＴ装置２０に取り付けることもできる。
【００７８】
（２）テストコード番号ＴＣＤの送信
テスタ１８から、実施するテスト項目に相当するテストコードＴＣＤを、ＢＯＳＴ通信 Ｉ／Ｆ部３０を経由して、ＣＰＵ部３３に送信する。
【００７９】
（３）ＢＯＳＴ装置２０における初期設定
テストコードＴＣＤを受信したＣＰＵ部３３は、ＴＭＰ部５０、ＰＧ部６０、ＴＧ部７０に対する初期設定を行なう。ＴＭＰ部５０に対する初期設定は、ＴＭＰ部５０のメモリに対し、テストコードＴＣＤに対応して実行するテストパターンデータＴＰＤのスタートアドレスとストップアドレスを設定する。
ＰＧ部６０に対する初期設定は、ＰＧ部６０のメモリに対し、実行するテストパターンデータＴＰＤを書き込むためのスタートアドレスと、ストップアドレスを設定する。ＴＧ部７０に対する初期設定は、使用する基準信号を基準クロック信号ＳＬＫとした上で、テスト周期信号ＴＣＹのタイミング設定を行なう。これらのＴＭＰ部５０、ＰＧ部６０、ＴＧ部７０に対する初期設定の完了後に、ＴＭＰ部５０からＰＧ部６０へ、複数のテストパターンデータＴＰＤの中から選択された、実行するテストパターンデータＴＰＤをダウンロードする。
【００８０】
（４）ＢＯＳＴ装置２０における初期条件設定
（３）の初期設定の完了後に、さらに次の初期条件設定を、エラー情報メモリ部９０、ＴＧ部７０、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５に対して行なう。
エラー情報メモリ部９０に対する初期条件設定は、エラー情報メモリ部９０に対するスタートアドレスとストップアドレスの設定である。ＴＧ部７０に対する初期条件設定は、テストに使用する基準クロック信号ＣＬＫ、外部クロック信号ＯＣＫの選択と、テスト周期信号ＴＣＹ、クロック信号ＣＬＫ、およびストローブ信号ＳＴＢの生成のためのタイミングデータの設定である。
ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５に対する初期条件設定は、ＭＯＳトランジスタ９５６のゲートに対する基準電圧ＶＳの設定である。
【００８１】
以上の初期設定、初期条件設定の後、次の（１）（２）（３）（４）の動作により、テスト動作が実行される。このテスト動作（１）（２）（３）（４）について順次説明する。
（１）ＰＧ部６０にダウンロードされたテストパターンデータをＰＧ部６０から読み出し、それに含まれたテストパターン信号ＴＰＳと、テスト入力・判定パターン信号ＪＰＳを、テスト周期信号ＴＣＹに同期して出力する。
（２）ＷＦ部８０において、ＤＵＴ１０へ向けたテスト入力パターン信号ＴＩＰが出力される。このテスト入力パターン信号ＴＩＰは、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５を経由して、ＤＵＴ１０に供給される。
（３）ＤＵＴ１０からのテスト出力パターン信号ＴＯＰが、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５を経由して、出力判定部８５に送られる。出力判定部８５において、このテスト出力パターン信号ＴＯＰは、ＤＵＴ１０からの出力信号の期待パターン信号であるテストパターン信号ＴＰＳと比較され、エラー発生の有無の確認が行なわれる。エラーの発生が確認されると、そのエラーデータ信号ＥＤＳとともに、エラー発生時のテストパターンベクタアドレスＭＡＤを、エラー情報メモリ部９０に記憶する。
（４）ＰＧ部６０から、実行するテストパターンデータＴＰＤの読み出しが完了するまで、（１）から（３）のテスト動作が繰り返される。
【００８２】
テスト結果の判定動作は、ＣＰＵ部３３がエラー情報メモリ部９０に記憶されたエラーデータ信号ＥＤＳと、エラー発生時のアドレスＭＡＤを読み出し、良／不良の判定を行なった上で、その結果をＢＯＳＴ通信 Ｉ／Ｆ部３０を経由してテスタ１８へ送信する。エラー情報メモリ部９０のデータに基づき、各種エラー解析を行なうこともできる。
【００８３】
実施の形態１では、ＴＰＭ部５０が、ＤＵＴ１０のディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータＴＰＤを記憶し、この複数のテストパターンデータＴＰＤの中から選択されたテストパターンデータがＰＧ部６０に書き込まれる。この構成によれば、専用試験機を特別に開発することなく、ＴＰＭ部５０に記憶するテストパターンデータを拡張することにより、ＤＵＴ１０のディジタル回路に対する試験機能を簡単に拡張することができる。併せて、ＴＰＭ部５０に予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験をテスト補助装置２０で実施できる。
【００８４】
また実施の形態１では、ＴＰＭ部５０を構成する半導体メモリが、ＰＧ部６０を構成する半導体メモリよりも大きな記憶容量を持って構成されており、ＴＰＭ部５０には、より多くのテストパターンデータを蓄積することができ、これによって、ＢＯＳＴ装置２０が対応できるファンクションテストの種類が多くなり、ＢＯＳＴ装置２０により、効率的な試験を、より多くのファンクションテストにおいて実行できる。
また、実施の形態１では、ＰＧ部６０を構成する半導体メモリが、ＴＰＭ部５０を構成する半導体メモリよりも高速とされている。すなわち、ＰＧ部６０を構成する半導体メモリは、ＴＰＭ部５０を構成する半導体メモリよりも大きな動作周波数を持ち、高速動作する。これは、ＰＧ部６０からのテストパターンデータの読み出し速度を高くするのに有効であり、その結果、ＢＯＳＴ装置２０によるＤＵＴ１０のディジタル回路の試験をより高速に行なうことができ、試験時間を短縮できる。また、ＴＰＭ部５０の半導体メモリは、動作速度が遅いが、これは、ＴＰＭ部５０を構成する半導体メモリを安価、小型化するのに有効である。
【００８５】
また、実施の形態１では、ＴＰＭ部５０に記憶された複数のテストパターンデータを選択するのに、ＣＰＵ部３３がＢＯＳＴ制御部４０に選択指示信号ＳＩＳを供給する。この構成によって、選択指示信号ＳＩＳに対応したテストパターンデータが的確に、ＰＧ部６０へ転送される。
【００８６】
次に、実施の形態１のハードウエア構成を拡張、変更したこの発明による半導体集積回路の試験装置に関する実施の態様１−１から１−１７について説明する。これらの実施の形態１−１から１−１７の試験装置も、この発明による半導体集積回路の製造方法に含まれる試験工程において使用される。
実施の形態１−１．
この実施の形態１−１は、実施の形態１のＢＯＳＴ装置２０を複数のチャンネルとして構成するものである。具体的には、ＢＯＳＴ装置２０を、共通構成部分２０Ａと、多チャンネル構成部分２０Ｂとに分けて構成する。
【００８７】
この実施の形態１−１には次の２つの実施態様がある。第１の実施態様は、図４に示すように、共通構成部分２０Ａに、(1)ＢＯＳＴ通信Ｉ／Ｆ部３０と、(2)ＣＰＵ部３３と、(3)基準クロック部３８と、(12)電源部９９とを配置し、多チャンネル構成部分２０Ｂには、複数のチャンネル２０Ｂ１、２０Ｂ２、・・・、２０ＢＮを設け、これらの各チャンネルのそれぞれに、(4)ＢＯＳＴ制御部４０と、(5)ＴＭＰ部５０と、(6)ＰＧ部６０と、(7)ＴＧ部７０と、(8)ＷＦ部８０と、(9)出力判定部８５と、(10)エラー情報メモリ部９０と、(11)ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５とを配置したものである。外部クロック信号ＯＣＫは、各チャンネル２０Ｂ１、２０Ｂ２、・・・、２０ＢＮに共通に供給される。
【００８８】
実施の形態１−１の第２の実施態様は、図５に示すように、共通構成部分２０Ａに、(1)ＢＯＳＴ通信Ｉ／Ｆ部３０と、(3)基準クロック部３８と、(12)電源部９９とを配置し、また、各チャンネル２０Ｂ１、２０Ｂ２、・・・、２０ＢＮのそれぞれに、(2)ＣＰＵ部３３と、(4)ＢＯＳＴ制御部４０と、(5)ＴＭＰ部５０と、(6)ＰＧ部６０と、(7)ＴＧ部７０と、(8)ＷＦ部８０と、(9)出力判定部８５０と、(10)エラー情報メモリ部９０と、(11)ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５とを配置したものである。この実施態様でも、外部クロック信号ＯＣＫは、各チャンネル２０Ｂ１、２０Ｂ２、・・・、２０ＢＮに共通に供給される。
【００８９】
実施の形態１−１では、多チャンネル構成部分２０Ｂのそれぞれにおいて、ＴＭＰ部５０に互いに同じテストパターンデータを記憶させることもでき、また互いに異なるテストパターンデータを記憶させることもできる。またＰＧ部６０についても、互いに同じテストパターンデータをダウンロードし、または異なるテストパターンデータをダウンロードすることもできる。各チャンネル２０Ｂ１、２０Ｂ２、・・・、２０ＢＮを、ＤＵＴ１０の複数のラインに対応させる場合、例えばＤＵＴ１０がメモリであって、複数のＸ方向ラインとこのＸ方向ラインと直交する複数のＹ方向ラインを持つようなときに、各チャンネルをそのＸ方向ラインに対応させる場合には、同じテストパターンデータをダウンロードして、各チャンネルに対応したテスト入力パターン信号ＴＩＰを与える。各チャンネルのＴＰＭ部５０およびＰＧ部６０ＴＰＤに互いに異なるテストパターンデータを取り込む場合には、より多くの種類のテストに対応することが可能となる。
【００９０】
実施の形態１−１では、多チャンネル構成によって、ＢＯＳＴ装置２０によるテスト能力を高くすることができる。図４の実施態様のように、ＣＰＵ部３３を共通構成部分２０Ａに配置するものでは、１つのＣＰＵ部３３を共用でき、装置の小型化ができるとともに、各チャンネルを共通に制御できる。
【００９１】
実施の形態１−２．
この実施の形態１−２は、ＤＵＴをモールド型半導体集積回路とする場合における半導体集積回路の試験装置の実施の形態である。図６（ａ）はこの実施の形態１−２による試験装置におけるテストヘッド装置１２Ａに含まれたＤＵＴボード１１０の上面図、図６（ｂ）はその側面図、図６（ｃ）はテストヘッド装置１２Ａに接続されるテスタ１８の構成図である。
このテストヘッド装置１２Ａは、テストヘッド１２０と、ＤＵＴボード１１０と、ＢＯＳＴボード２０１を有し、ＤＵＴ１０はモールド型半導体集積回路とされ、ＤＵＴボード１１０上に搭載される。
【００９２】
このモールド型半導体集積回路は、半導体集積回路（ＩＣ）チップをモールド樹脂で覆い、モールド樹脂から複数の端子を導出したものである。このＩＣチップは、例えばアナログのＬＳＩに、ディジタル回路を混載したものとして構成される。ＤＵＴボード１１０は、ＤＵＴ１０の端子を挿入するＤＵＴソケット１１１を有し、その周りに多数の接続端子１１２と、テスト用のリレー、コンデンサ群１１３を配置したものである。
ＤＵＴボード１１０の下には、テスタ１８に接続されるテストヘッド１２０が配置されている。このテストヘッド１２０は、ＤＵＴボード１１０に接続される多数の接続ピン１２１を有し、これらの接続ピン１２１を介してＤＵＴ１０とテストに必要な信号のやり取りを行なう。
【００９３】
ＢＯＳＴ装置２０を構成するＢＯＳＴボード２０１は、ＤＵＴボード１１０の近傍に配置される。このＢＯＳＴボード２０１は１枚の回路基板上に、ＢＯＳＴ装置２０を搭載するもので、その回路構成は図１、図２と同じである。この実施の形態１−２では、ＢＯＳＴボード２０１はＤＵＴボード１１０の上に搭載される。ＤＵＴボード１１０には、ＢＯＳＴボード２０１を接続するためのソケット１１４が固定されている。ＢＯＳＴボード２０１は、このソケット１１４に挿入されるコネクタ２０２を下面に有し、このコネクタ２０２をソケット１１４に挿入することにより、ＤＵＴボード１１０上に支持され、このソケット１１４を経由して、テストヘッド１２０と信号のやり取りを行なう。
【００９４】
テスタ１８は、テストパターン発生器（ＴＰＧ）１８１、電源部１８２、ピンエレクトロニクス部１８３を有し、ＢＯＳＴボード２０１に対して、電源電圧Ｖｄを供給し、ＢＯＳＴボード２０１との間でＢＯＳＴ制御信号１８５をやり取りする。このＢＯＳＴ制御信号１８５には、テスタ１８からＢＯＳＴボード２０１、ＤＵＴボード１１０への指令信号だけでなく、ＢＯＳＴボード２０１からテスタ１８へのテスト解析結果信号も含まれる。テスタ１８からＢＯＳＴボード２０１へ入力されるテストパターンデータＴＰＤ、テストコードＴＣＤなどもＢＯＳＴ制御信号１８５に含まれる。このＢＯＳＴ制御信号１８５は、テストプログラムに記述されたテスト信号条件に基づき、テスタ１８に内蔵されたテストパターン発生器１８１により発生され、ピンエレクトロニクス部１８３を経由して、ＢＯＳＴボード２０１、ＤＵＴボード１１０に供給される。ＢＯＳＴボード２０１からのエラーコードＥＣＤは、ピンエレクトロニクス部１８３に送られ、このピンエレクトロニクス部１８３の判定部にて、テストパターン信号との比較、判定に基づき、その結果情報が取り込まれる。
【００９５】
この実施の形態１−２によれば、モールド型半導体集積回路がＤＵＴ１０とされる場合において、ＤＵＴ１０がＤＵＴボード１１０に搭載され、またＢＯＳＴボード２０１もＤＵＴボード１１０に搭載したので、ＢＯＳＴ装置２０をＤＵＴ１０の近傍に配置して、ＤＵＴ１０のテストを実施することができる。とくに、ＢＯＳＴ装置２０に、ＴＭＰ部５０と、ＰＧ部６０とを配置することにより、ＴＭＰ部５０により多くのテストパターンデータＴＰＤを蓄積し、このテストパターンデータＴＰＤの中から選択されたテストパターンデータをＰＧ部６０にダウンロードすることにより、効率的にテストを実施できる。
【００９６】
実施の形態１−３．
この実施の形態１−３も、モールド型半導体集積回路がＤＵＴ１０とされる場合における半導体集積回路の試験装置の実施の形態であり、図７はこの実施の形態１−３におけるテストヘッド装置１２Ｂを示す。このテストヘッド装置１２Ｂは、実施の形態１−２のＢＯＳＴボード２０１が省略され、図１、図２に示すＢＯＳＴ装置２０の各回路部品がＤＵＴボード１１０に直接搭載される。この構成を除くその他の構成は、実施の形態１−２と同じであり、同じ部分を同じ符号で示し、説明を省略する。
この実施の形態１−３でも、実施の形態１−２と同様に、ＤＵＴ１０がモールド型半導体集積回路として構成され、ＤＵＴボード１１０のソケット１１１に挿入され、テストされる。
ＤＵＴボード１１０の右上面には、ＢＯＳＴ装置２０を構成する各回路部品(1)―(12)が直接搭載され、この搭載部分において、ＢＯＳＴ装置２０とＤＵＴボード１１０との接続が行なわれ、テストヘッド１２０との間で信号にやり取りが行なわれる。
【００９７】
この実施の形態１−３によれば、モールド型半導体集積回路がＤＵＴ１０とされる場合において、ＢＯＳＴ装置２０をＤＵＴボード１１０上に直接搭載しているので、ＤＵＴボード１１０の構成の簡略化を図りながら、ＢＯＳＴ装置２０をＤＵＴ１０の近傍に配置して、ＤＵＴ１０のテストを実施することができる。
【００９８】
実施の形態１−４．
実施の形態１−４は、半導体ウエハ１０ＡがＤＵＴ１０とされる場合における半導体集積回路の試験装置の実施の形態であり、この実施の形態１−４は図８に示すテストヘッド装置１２Ｃを有する。このテストヘッド装置１２Ｃは、図８（ａ）に示すＢＯＳＴボード２０１と、図８（ｂ）に示すＢＯＳＴ Ｉ／Ｆボード２０３と、図８（ｃ）に示すＤＵＴボード１１０を有する。図８（ｄ）はテストヘッド装置１２Ｃの側面図である。
【００９９】
この実施の形態１−４では、半導体ウエハがＤＵＴ１０とされ、半導体集積回路を構成するために製造された半導体ウエハがテストされる。この半導体ウエハは、多数のチップ区域を有し、それらの各チップ区域のそれぞれに、半導体集積回路が作り込まれる。半導体ウエハは、後の工程で、各チップ区域毎に分離されて、ＩＣチップとなり、モールド樹脂内に封じされる。この実施の形態１−４では、ＤＵＴボード１１０はプローブカードであり、円形に構成されていて、その下面の中心部には、半導体ウエハ１０に対する多数のプローブ針１１５が取り付けられている。
ＢＯＳＴ Ｉ／Ｆボード２０３は円形に構成され、ＤＵＴボード１１０の上部に接続構体１１６を介して配置されている。ＢＯＳＴ Ｉ／Ｆボード２０３とＤＵＴボード１１０との電気的接続は、接続構体１１６によって行なわれる。ＢＯＳＴ Ｉ／Ｆボード２０３の上面の中央には、ソケット１１７が取り付けられており、ＢＯＳＴボード２０１はこのソケット１１７にコネクタ１１８を挿入して支持される。ＢＯＳＴボード２０１にはＢＯＳＴ装置２０が実装される。このＢＯＳＴ装置２０の回路構成は、図１、図２と同じである。
【０１００】
この実施の形態１−４では、ＢＯＳＴボード２０１がＢＯＳＴ Ｉ／Ｆボード２０３上に搭載され、このＢＯＳＴ Ｉ／Ｆボード２０３がプローブ針１１５を有するＤＵＴボード１１０に搭載されるので、ＢＯＳＴ装置２０をＤＵＴ１０の半導体ウエハの近傍に配置し、半導体ウエハの各チップ領域に含まれるディジタル回路の各種テストを実施できる。
【０１０１】
実施の形態１−５．
実施の形態１−５も、半導体ウエハがＤＵＴ１０とされる場合における半導体集積回路の試験装置の実施の形態であり、この実施の形態１−５は図９に示すテストヘッド装置１２Ｄを有する。図９（ａ）はテストヘッド装置１２Ｄの上面図、図９（ｂ）はその側面図である。このテストヘッド装置１２Ｄは、ＤＵＴボード１１０の上面に、ＢＯＳＴ装置２０を構成する各回路部分(1)―(12)を直接搭載したものであり、ＢＯＳＴ装置２０とＤＵＴボード１１０との接続は、そのＢＯＳＴ装置２０の搭載部分において行なわれる。
【０１０２】
この実施の形態１−５では、ＢＯＳＴ装置２０の各回路部分をＤＵＴボード１１０に直接搭載しているので、テストヘッド１２Ｄの構成の簡略化を図り、併せてＢＯＳＴ装置２０をＤＵＴ１０である半導体ウエハの近傍に配置し、半導体ウエハの各チップ領域に含まれるディジタル回路の各種テストを実施できる。
【０１０３】
実施の形態１−６．
この実施の形態１−６は、この発明による半導体集積回路の試験装置の実施の形態であり、この実施の形態１−６はＢＯＳＴ装置２０を構成するＢＯＳＴ組立２１０Ａを備えている。このＢＯＳＴ組立２１０Ａは、５枚の回路基板２１１から２１５を組み合わせて構成される。
図１０（ａ）はＢＯＳＴ組立２１０Ａの基板構成の概念図であり、図１０（ｂ）はその外観斜視図である。
【０１０４】
実施の形態１−６のＢＯＳＴ組立２１０Ａは、ＤＵＴボード１１０の上に配置され、５枚の回路基板２１１、２１２、２１３、２１４、２１５を組み合わせて構成される。２つの回路基板２１１、２１２は、ＤＵＴボード１１０に対して平行に配置され、３つの回路基板２１３、２１４、２１５はＤＵＴボード１１０に対して、垂直に配置される。回路基板２１１がＤＵＴボード１１０の直ぐ上に配置され、その上部に回路基板２１２が配置される。回路基板２１３、２１４、２１５は回路基板２１２の上に配置される。回路基板２１１はＤＵＴボード１１０に接続され、回路基板２１２は回路基板２１１に接続される。回路基板２１３、２１４、２１５は、それぞれ回路基板２１２に接続される。
【０１０５】
回路基板２１１、２１２、２１３、２１４、２１５には、図１に示すＢＯＳＴ装置２０の各回路部分(1)−(12)が配置される。回路基板２１１は、第１のＢＯＳＴ Ｉ／Ｆ部を構成し、ＤＵＴボード１１０とＢＯＳＴ装置２０との間の信号接続を行なう。この回路基板２１１には、併せてＢＯＳＴ装置２０の電源部９９が搭載される。回路基板２１２は、第２のＢＯＳＴ Ｉ／Ｆ部を構成し、回路基板２１１、２１３、２１４、２１５の間の接続を行う。併せて回路基板２１２には、ＤＵＴ１０のテストに必要な周辺回路（ライン切替リレー回路など）を搭載する。この回路基板２１２は、ＤＵＴ１０の品種毎に用意される。回路基板２１３には、ＣＰＵ部３３が配置される。回路基板２１４には、ＢＯＳＴ通信Ｉ／Ｆ部３０が配置される。回路基板２１５には、ＢＯＳＴ制御部４０、ＴＭＰ部５０、ＰＧ部６０、出力判定部８５、エラー情報メモリ部９０、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５が配置される。
【０１０６】
この実施の形態１−６では、ＤＵＴ１０に必要なＢＯＳＴ機能に応じて、回路基板２１１、２１２、２１３、２１４、２１５を選択し、組み合わせることができ、機能拡張が容易になり、またＢＯＳＴ装置２０の変更におけるフレキシビリティが向上する。また不要なハードウエアを組み合わせる必要がなく、ＢＯＳＴ装置２０のスリム化、低価格化を図ることが可能となる。
例えば、回路基板２１１、２１３、２１４を標準基板（常時必要な基板）とし、回路基板２１２、２１５をＤＵＴ１０の種類に応じて交換、変更するなど、標準基板のリサイクル性を向上させ、低価格化を図る。またこの実施の形態１−６では、必要な基板のみを組み合わせることができることから、低価格化、スリム化が可能となる。
【０１０７】
実施の形態１−７．
実施の形態１−７は、この発明による半導体集積回路の試験装置に関する実施の形態であり、この実施の形態１−７は、実施の形態１−６によるＢＯＳＴ組立２１０Ａをより具体化したＢＯＳＴ組立２１０Ｂを有する。図１１は、この実施の形態１−７によるＢＯＳＴ組立２１０Ｂの展開図を示し、図１１（ａ）は、このＢＯＳＴ組立２１０Ｂの基板構成の正面図であり、図１１（ｂ）はその回路基板２１３、２１４、２１５の側面図、図１１（ｃ）はアングルコネクタの構成図である。図１２は、ＢＯＳＴ組立２１０Ｂの具体的な構成を示す側面図である。
【０１０８】
まず、回路基板２１３、２１４、２１５は、図１１（ａ）に示すように、少し縦長の長方形の基板であり、それぞれの上端部には回路基板２１３、２１４、２１５をその厚さの方向に互いに接続するためのストレートタイプのコネクタＣＮ２、ＣＮ３が表裏に配置される。また回路基板２１３、２１４、２１５のそれぞれの下端部には、各回路基板２１３、２１４、２１５を、回路基板２１２の上主面の接続するためのアングルタイプのコネクタＣＮ１が配置されている。このアングルタイプのコネクタＣＮ１は、図１１（ｃ）に示すように、信号ピン２１６が途中で直角に折曲がり、各回路基板２１３、２１４、２１５の主面と平行になったプラグインコネクタである。ストレートタイプのコネクタＣＮ２、ＣＮ３は信号ピンが回路基板２１３、２１４、２１５の主面と垂直に延びるコネクタである。
【０１０９】
回路基板２１２の上主面には、各回路基板２１３、２１４、２１５の下端部に配置されたアングルタイプのコネクタＣＮ１が、垂直に挿入されるストレートタイプのコネクタＣＮ４、ＣＮ５、ＣＮ６が配置される。回路基板２１２の下主面には、回路基板２１１との接続のためのストレートタイプのコネクタＣＮ７、ＣＮ８、ＣＮ９が配置されている。回路基板２１１の上主面には、回路基板２１２と接続するためのストレートタイプのコネクタＣＮ１０、ＣＮ１１、ＣＮ１２が配置される。回路基板２１１とＤＵＴ基板１１０との接続には、（ａ）ケーブルによる固定配線接続、（ｂ）コネクタによる相互接続、および（ｃ）コネクタを介したケーブル接続の中の何れかが用いられる。（ａ）は着脱不能であるが、（ｂ）（ｃ）は着脱可能である。
【０１１０】
図１２の具体的なＢＯＳＴ組立２１０Ｂは、回路基板２１１、２１２、２１３、２１４、２１５を組み合わせたものである。回路基板２１３、２１４、２１５は、それぞれの上端部のコネクタＣＮ２、ＣＮ３を互いに嵌め合った状態で組み合わされ、それぞれの下端部のコネクタＣＮ１を、回路基板２１２のコネクタＣＮ４、ＣＮ５、ＣＮ６に嵌め込んで組立てられる。回路基板２１３、２１４、２１５の間には、スペーサ２１７が配置される。回路基板２１２は、その下主面のコネクタＣＮ７、ＣＮ８、ＣＮ９を、回路基板２１１のコネクタＣＮ１０、ＣＮ１１、ＣＮ１２に嵌め込んで組立てられる。回路基板２１１、２１２の間には、支柱またはスペーサ２１８が配置される。回路基板２１１は、ＤＵＴボード１１０の上に、スペーサ２１９を介して設置され、図１２の例では、固定配線接続２２０によって、ＤＵＴボード１１０に機械的に固定され、また電気的にも接続される。
【０１１１】
このようにＢＯＳＴ装置２０を、必要なＢＯＳＴ機能に応じて、モジュール化し、５枚の回路基板２１１、２１２、２１３、２１４、２１５に分割構成とすることにより、ＢＯＳＴ組立２１０Ｂの小型化が図られる。併せて、ＢＯＳＴ装置２０のモジュール化により、ＢＯＳＴ装置２０の機能拡張、および構成変更に対するフレキシビリティが向上する。例えば、回路基板２１１、２１３、２１４を標準基盤とし、回路基板２１２、２１５をＤＵＴ１０の種類に応じて交換、変更するなどして、標準基板のリサイクル性を向上させ、低価格化を図ることができる。
【０１１２】
実施の形態１−８．
実施の形態１−８は、この発明による半導体集積回路の試験装置の実施の形態であり、実施の形態１−７によるＢＯＳＴ組立２１０Ｂをさらに簡略化した別のＢＯＳＴ組立２１０Ｃを備えている。図１３はこの実施の形態１−８におけるＢＯＳＴ組立２１０Ｃを示す展開図であり、図１３（ａ）はこのＢＯＳＴ組立２１０Ｃの回路基板２１２、２１３、２１４、２１５の正面図、図１３（ｂ）は回路基板２１３、２１４、２１５の側面図、図１３（ｃ）はアングルタイプのコネクタの構成図である。図１４は、このＢＯＳＴ組立２１０Ｃの具体的な構成図である。
【０１１３】
このＢＯＳＴ組立２１０Ｃは、実施の形態１−７によるＢＯＳＴ組立２１０Ｂに比較して、回路基板２１１を省略し、４枚の回路基板２１２、２１３、２１４、２１５で構成される。その他の構成は、実施の形態１−７のＢＯＳＴ組立２１０Ｂと同じであり、同じ部分を同じ符号で示し、説明を省略する。この実施の形態１−８のＢＯＳＴ組立２１０Ｃでは、回路基板２１２が、回路基板２１３、２１３、２１５の間の相互接続機能を持ち、併せてＢＯＳＴ装置２０とＤＵＴボード１１０とテスタ１８との相互接続機能をも持つ。実施の形態１−６、１−７において、回路基板２１１に搭載されていた電源部９９は、ＤＵＴボード１１０または回路基板２１３に搭載される。回路基板２１２の下主面のコネクタＣＮ７、ＣＮ８、ＣＮ９は、ＤＵＴボード１１０の上主面に設けられたコネクタＣＮ１０、ＣＮ１１、ＣＮ１２にプラグイン形態で嵌め込まれる。
【０１１４】
実施の形態１−８によるＢＯＳＴ組立２１０Ｃでは、回路基板数が４枚となり、実施の形態１−６、１−７に比べて、より少ない回路基板数で、より小型のＢＯＳＴ組立２１０Ｃが得られる。
【０１１５】
実施の形態１−９．
実施の形態１−９は、この発明による半導体集積回路の試験装置の実施の形態であり、実施の形態１−８のＢＯＳＴ組立２１０Ｃに比べて、さらに簡略化したＢＯＳＴ組立２１０Ｄを有する。このＢＯＳＴ組立２１０Ｄは３枚の回路基板２１３、２１４、２１５で構成される。図１５はこの実施の形態１−９によるＢＯＳＴ組立２１０Ｄを示す展開図であり、図１５（ａ）はこのＢＯＳＴ組立２１０Ｄの回路基板２１３、２１４、２１５の正面図、図１５（ｂ）は回路基板２１３、２１４、２１５の側面図、図１５（ｃ）はアングルタイプのコネクタの構成図である。図１６は、このＢＯＳＴ組立２１０Ｄの具体的な構成図である。
【０１１６】
このＢＯＳＴ組立２１０Ｄは、実施の形態１−８によるＢＯＳＴ組立２１０Ｃの回路基板２１２を省略した３枚の回路基板２１３、２１４、２１５で構成される。その他の構成は図１３、図１４に示すＢＯＳＴ組立２１０Ｃと同じであり、このＢＯＳＴ組立２１０Ｃと同じ部分は同じ符号で示し、説明を省略する。この実施の形態１−９によるＢＯＳＴ組立２１０Ｄは、ＤＵＴボード１１０が、回路基板２１３、２１４、２１５の相互接続機能を持ち、併せてＢＯＳＴ装置２０とテスタ１８との相互接続機能をも持つ。なお、ＢＯＳＴ装置２０の電源部９９は、ＤＵＴボード１１０または回路基板２１３に搭載される。またリレー回路もＤＵＴボード１１０または回路基板２１３に搭載される。３枚の回路基板２１３、２１４、２１５の下端部のコネクタＣＮ１は、ＤＵＴボード１００の上主面に設けられたコネクタＣＮ１０、ＣＮ１１、ＣＮ１２にプラグイン形態で、回路基板２１３、２１４、２１５の主面と平行な方向に、嵌め込まれる。
【０１１７】
この実施の形態１−９によるＢＯＳＴ組立２１０Ｄでは、回路基板数がさらに１枚減少して３枚となり、実施の形態１−８のＢＯＳＴ組立２１０Ｃに比べて、より小型のＢＯＳＴ組立２１０Ｄが得られる。
【０１１８】
実施の形態１−１０．
この実施の形態１−１０は、この発明による半導体集積回路の試験装置の実施の形態であり、また別のＢＯＳＴ組立２１０Ｅを有する。実施の形態１−７、１−８、１−９によるＢＯＳＴ組立２１０Ｂ、２１０Ｃ、２１０Ｄでは、回路基板２１３、２１４、２１５がＤＵＴボード１１０に対して垂直に配置されたが、この実施の形態１−１０は、これらの回路基板２１３、２１４、２１５がＤＵＴボードと平行に配置されたＢＯＳＴ組立２１０Ｅを有する。図１７（ａ）はこのＢＯＳＴ組立２１０Ｅの側面図、図１７（ｂ）はＢＯＳＴ組立２１０Ｅの正面図、図１７（ｃ）はストレートタイプのコネクタの構成図である。
【０１１９】
この実施の形態１−１０では、長方形の回路基板２１１、２１２が用いられ、これらの回路基板２１１、２１２はＤＵＴボード１１０と平行に配置される。回路基板２１１はＤＵＴボード１１０の直ぐ上に配置され、固定配線接続２２０によってＤＵＴボード１１０に機械的に固定され、また電気的にも接続される。回路基板２１２は、回路基板２１１の上に、支柱またはスペーサ２１８を介して配置される。３枚の長方形の回路基板２１３、２１４、２１５は、回路基板２１２と平行な共通の平面上に、互いに並べて配置される。回路基板２１１、２１２、２１３、２１４、２１５に搭載されるＢＯＳＴ装置２０の各回路部分(1)−(12)の割り振りは、実施の形態１−６で説明したのと同じとされる。
【０１２０】
各回路基板２１３、２１４、２１５のそれぞれの右端部の下面には、コネクタＣＮ１が配置される。回路基板２１３、２１４、２１５のそれぞれの左端部の下面には、コネクタＣＮ２が配置され、またそれぞれの左端部の上面にはコネクタＣＮ３が配置される。回路基板２１２の上面には３つのコネクタＣＮ４と、３つのコネクタＣＮ５とが配置され、この各コネクタＣＮ４、ＣＮ５には、回路基板２１３、２１４、２１５のコネクタＣＮ１とコネクタＣＮ２が嵌め込まれる。回路基板２１２の下主面には、コネクタＣＮ６、ＣＮ７が配置され、これらのコネクタＣＮ６、ＣＮ７は、回路基板２１１の上主面の設けられたコネクタＣＮ８、ＣＮ９に嵌め込まれる。この実施の形態１−１０で使用されるすべてのコネクタは、図１７（ｃ）に示すストレートタイプのコネクタであり、回路基板の主表面と垂直な信号ピン２２１を有する。
【０１２１】
実施の形態１−１０によるＢＯＳＴ組立２１０Ｅは、回路基板２１３、２１４、２１５を、ＤＵＴボード１１０と平行な共通の平面上に並べて配置したもので、ＢＯＳＴ組立２１０Ｅの垂直方向の寸法を縮小できる。
【０１２２】
実施の形態１−１１．
実施の形態１−１１はこの発明による半導体集積回路の試験装置の実施の形態であり、実施の形態１０によるＢＯＳＴ組立２１０Ｅをさらに簡略化したＢＯＳＴ組立２１０Ｆを有する。図１８は、このＢＯＳＴ組立２１０Ｆの側面図である。このＢＯＳＴ組立２１０Ｆは、実施の形態１−１０によるＢＯＳＴ組立２１０Ｅにおける回路基板２１１を省略したもので、その他の構成は実施の形態１−１０によるＢＯＳＴ組立２１０Ｅと同じであり、同じ部分を同じ符号で示して、説明を省略する。回路基板２１１を省略した点は、実施の形態１−８によるＢＯＳＴ組立２１０Ｃと同じであり、搭載される回路部品(1)-(12)の割り振りも実施の形態１−８と同じにされる。回路基板２１２のコネクタＣＮ６、ＣＮ７は、ＤＵＴボード１１０に設けられたコネクタＣＮ８、ＣＮ９に嵌め込まれる。
この実施の形態１−１１によれば、実施の形態１−１０によるＢＯＳＴ組立２１０Ｅに比べて回路基板数を減少することができ、より簡略化したＢＯＳＴ組立２１０Ｆを得ることができる。
【０１２３】
実施の形態１−１２．
実施の形態１−１２は、この発明による半導体集積回路の試験装置の実施の形態であり、実施の形態１−１１によるＢＯＳＴ組立２１０Ｆをさらに簡略化したＢＯＳＴ組立２１０Ｇを有する。図１９は、このＢＯＳＴ組立２１０Ｇの側面図である。このＢＯＳＴ組立２１０Ｇは、実施の形態１−１１によるＢＯＳＴ組立２１０Ｆにおける回路基板２１２を省略したもので、その他の構成は実施の形態１−１１によるＢＯＳＴ組立２１０Ｆと同じであり、同じ部分を同じ符号で示して、説明を省略する。回路基板２１１、２１２を省略した点は、実施の形態１−９のＢＯＳＴ組立２１０Ｄと同じであり、搭載される回路部品(1)−(12)の振り分けも実施の形態１−９と同じにされる。回路基板２１３、２１４、２１５のコネクタＣＮ１、ＣＮ２は、ＤＵＴボード１１０に設けられたコネクタＣＮ８、ＣＮ９に嵌め込まれる。
この実施の形態１−１２によれば、実施の形態１−１１によるＢＯＳＴ組立２１０Ｇに比べて回路基板数を減少することができ、より簡略化したＢＯＳＴ組立２１０Ｇを得ることができる。
【０１２４】
実施の形態１−１３．
この実施の形態１−１３は、この発明による半導体集積回路の試験装置の実施の形態であり、さらに別のＢＯＳＴ組立２１０Ｈを有する。このＢＯＳＴ組立２１０Ｈは、回路基板２１３、２１４、２１５をＤＵＴボード１１０と平行に、しかも回路基板２１３、２１４、２１５を互いに間隔をおいて積層したものである。図２０（ａ）は、このＢＯＳＴ組立２１０Ｈの側面図、図２０（ｂ）はその正面図であり、図２０（ｃ）はストレートタイプのコネクタの構成図であり、回路基板の主表面と垂直な信号ピン２２１を有する。
【０１２５】
このＢＯＳＴ組立２１０Ｈでは、長方形の回路基板２１１、２１２が使用され、これらの回路基板２１１、２１２はＤＵＴボード１１０の上部に、互いに間隔をおいて配置される。回路基板２１１はＤＵＴボード１１０のすぐ上に配置され、固定配線接続２２０によってＤＵＴボード１１０に機械的に支持され、併せて電気的にも接続される。回路基板２１２は、回路基板２１１の上に支柱またはスペーサ２１８を介して配置される。回路基板２１３、２１４、２１５は、回路基板２１２の上部に、互いに平行に、間隔をおいて積層される。回路基板２１２のすぐ上には、回路基板２１３が配置され、この回路基板２１３の上には回路基板２１４が、また回路基板２１４の上には、回路基板２１５が配置される。これらの回路基板２１１、２１２、２１３、２１４、２１５に搭載されるＢＯＳＴ装置２０の各回路部分(1)−(12)の割り振りは、実施の形態１−６について説明したのと同じとされる。ただ、回路基板２１３、２１４、２１５の間の相互接続機能は、それらの間に配置されるコネクタに持たされるので、回路基板２１２からはこれらの回路基板２１３、２１４、２１５の相互接続機能は省略される。
【０１２６】
回路基板２１３、２１４、２１５の右端部の下面には、それぞれコネクタＣＮ１が配置され、その上面にはそれぞれコネクタＣＮ４が配置される。これらの回路基板２１３、２１４、２１５の左端部の下面には、コネクタＣＮ２がそれぞれ配置され、その上面にはコネクタＣＮ３がそれぞれ配置される。回路基板２１５のコネクタＣＮ１、ＣＮ２は、回路基板２１４のコネクタＣＮ４、ＣＮ３にそれぞれ嵌め込まれ、回路基板２１４のコネクタＣＮ１、ＣＮ２は、回路基板２１３のコネクタＣＮ４、ＣＮ３にそれぞれ嵌め込まれる。回路基板２１３のコネクタＣＮ１、ＣＮ２は、回路基板２１２のコネクタＣＮ１、ＣＮ２にそれぞれ嵌め込まれ、回路基板２１２のコネクタＣＮ３、ＣＮ４は、回路基板２１１のコネクタＣＮ１、ＣＮ２に嵌め込まれる。これらのコネクタはすべて図２０（ｃ）に示すストレートタイプのコネクタである。
【０１２７】
この実施の形態１−１３によるＢＯＳＴ組立２１０Ｈは、回路基板２１３、２１４、２１５がＤＵＴボード１１０と平行に、間隔をおいて積層されるので、ＢＯＳＴ組立２１０Ｈの縦方向寸法を縮小することができる。
【０１２８】
実施の形態１−１４．
この実施の形態１−１４は、この発明による半導体集積回路の試験装置の実施の形態であり、実施の形態１−１３によるＢＯＳＴ組立２１０Ｈを簡略化したＢＯＳＴ組立２１０Ｉを有する。図２１はこの実施の形態１−１４によるＢＯＳＴ組立２１０Ｉの側面図である。
このＢＯＳＴ組立２１０Ｉは、実施の形態１−１３によるＢＯＳＴ組立２１０Ｈにおける回路基板２１１を省略して、簡略化したものであり、その他の構成は実施の形態１−１３によるＢＯＳＴ組立２１０Ｈと同じであり、同じ部分を同じ符号で示して、説明を省略する。回路基板２１１を省略した点は、図１３、図１４に示す実施の形態１−８のＢＯＳＴ組立２１０Ｃと同じであり、搭載される回路部品(1)−(12)の割り振りも実施の形態１−８と同じにされる。
この実施の形態１−１４によれば、実施の形態１−１３によるＢＯＳＴ組立２１０Ｈに比べて回路基板数を減少することができ、より簡略化したＢＯＳＴ組立２１０Ｉを得ることができる。
【０１２９】
実施の形態１−１５．
この実施の形態１−１５は、この発明による半導体集積回路の試験装置の実施の形態であり、実施の形態１−１４によるＢＯＳＴ組立２１０Ｉをさらに簡略化したＢＯＳＴ組立２１０Ｊを有する。図２２は、このＢＯＳＴ組立２１０Ｊの側面図である。このＢＯＳＴ組立２１０Ｊは、実施の形態１−１４によるＢＯＳＴ組立２１０Ｉにおける回路基板２１２を省略したもので、その他の構成は実施の形態１−１４によるＢＯＳＴ組立２１０Ｉと同じであり、同じ部分を同じ符号で示して、説明を省略する。回路基板２１１、２１２を省略した点は、図１５、図１６に示す実施の形態１−９のＢＯＳＴ組立２１０Ｄと同じであり、搭載される回路部品(1)−(12)の割り振りも実施の形態１−９と同じにされる。
この実施の形態１−１５によれば、実施の形態１−１４によるＢＯＳＴ組立２１０Ｉに比べて回路基板数を減少することができ、より簡略化したＢＯＳＴ組立２１０Ｊを得ることができる。
【０１３０】
実施の形態１−１６．
この実施の形態１−１６は、この発明による半導体集積回路の試験装置の実施の形態であり、ＢＯＳＴ組立２１０に、プロービング装置（プローバ）１２５と、テストヘッド１２０Ａを組み合わせたテストヘッド装置１２Ｅを有する。このテストヘッド装置１２Ｅは、ＤＵＴ１０がＬＳＩチップまたは半導体ウエハに含まれている場合に用いられる。このテストヘッド装置１２Ｅは、半導体集積回路の製造工程の中の前工程、すなわち半導体ウエハを取り扱う工程において、半導体集積回路を試験するのに用いられる。
【０１３１】
図２３は、テストヘッド装置１２Ｅの１つの実例を示す側面図であり、図２４はテスタ１８をも含むその正面図である。
プロービング装置（プローバ）１２５は、上面にＤＵＴボード１１０を有する。このＤＵＴボード１１０は、プローブカードを構成しており、その中央部の下面には、多数のプローブ針１１５が設置されている。このプローブ針１１５は、ＤＵＴ１０を含むＬＳＩチップまたは半導体ウエハに接触し、ＤＵＴ１０の所定部分にテスト入力パターン信号ＴＩＰを供給し、またＤＵＴ１０からのテスト出力パターン信号ＴＯＰを取り出す。
テストヘッド１２０Ａはテスタ１８にケーブル１２６を介して接続されており、テスタ１８が直接ＤＵＴ１０を試験する場合にはテスタ１８からの電源電圧、クロック信号、制御信号、および試験信号をＤＵＴボード１１０を経由して、ＤＵＴ１０に供給し、またＢＯＳＴ装置２０によってＤＵＴ１０の試験を行なう場合には、テスタ１８からの電源電圧、テストコードＴＣＤ、テストスタート信号ＴＳＴ、テストパターンデータＴＰＤなどをＤＵＴボード１１０を経由してＢＯＳＴ装置２０に供給する。またＢＯＳＴ装置２０からのエラーコードＷＣＤは、ＢＯＳＴ装置２０からＤＵＴボード１１０、テストヘッド１２０Ａを経由してテスタ１８に供給される。
【０１３２】
プロービング装置１２５の上部外周には、環状のポゴリング１２７が配置され、このポゴリング１２７の上には、環状のアタッチメントボード１２８が配置され、このアタッチメントボード１２８の上に、テストヘッド１２０Ａが配置される。テストヘッド１２０Ａからの電圧、信号は、アタッチメントボード１２８、ポゴリング１２７を経由してＤＵＴボード１１０に供給され、このＤＵＴボード１１０からＤＵＴ１０またはＢＯＳＴ装置２０に供給される。
テストヘッド装置１２Ｅでは、四角柱型のテストヘッド１２０Ａが使用される。このテストヘッド１２０Ａの中心部には、テストヘッド１２０Ａを上下方向に貫通する円形のスコープ穴１３０が形成されている。このスコープ穴１３０は、試験部分を観察するための穴であり、例えば１２０ｍｍから１３０ｍｍの内径を有する。
【０１３３】
この実施の形態１−１６によるテストヘッド装置１２Ｅでは、ＢＯＳＴ組立２１０として、実施の形態１−６から実施の形態１−１５に示したすべてのＢＯＳＴ組立２１０ＡからＢＯＳＴ組立２１０Ｊを用いることができる。この図２３、２４に示すテストヘッド装置１２Ｅの例では、実施の形態１−７に示したＢＯＳＴ組立２１０Ｂが使用されている。
ＢＯＳＴ装置２０のＢＯＳＴ組立２１０Ｂは、ＤＵＴボード１１０の上に配置される。ＢＯＳＴ組立２１０Ｂの回路基板２１１、２１２は、環状のポゴリング１２７の内周に形成される空間に配置され、回路基板２１３、２１４、２１５は回路基板２１２から垂直に延び、アタッチメントボード１２８の内周の内部空間を経て、テストヘッド１２０Ａのスコープ穴１３０内に延びている。このように、実施の形態１−１６によるテストヘッド装置１２Ｅでは、ＢＯＳＴ装置２０を構成するＢＯＳＴ組立２１０Ｂは、テストヘッド装置１２Ｅに残された空間、具体的には、ポゴリング１２７、アタッチメントボード１２８、およびテストヘッド１２０Ａのスコープ穴１３０の内部空間を利用して配置されている。
【０１３４】
この実施の形態１−１６によるテストヘッド装置１２Ｅでは、ＢＯＳＴ装置２０が、テストヘッド１２０Ａのスコープ穴１３０を利用して、このスコープ穴１３０に配置されるので、テストヘッド装置１２Ｅを小型に構成できる。
【０１３５】
実施の形態１−１７．
この実施の形態１−１７は、この発明による半導体集積回路の試験装置の実施の形態であり、モールド型半導体集積回路がＤＵＴ１０とされる場合に用いられるテストヘッド装置１２Ｆを有する。このモールド型半導体集積回路は、半導体集積回路チップをモールド樹脂で被覆したもので、このモールド型半導体集積回路に対するテストは、半導体集積回路の製造工程では、半導体集積回路チップのアセンブリを行なう後工程において、実施される。図２５はこのテストヘッド装置１２Ｆを示す側面図である。
【０１３６】
この実施の形態１−１７によるテストヘッド装置１２Ｆでは、実施の形態１−１６によるテストヘッド装置１２Ｅにおけるテストヘッド１２０Ａが、上下を逆にして配置される。このテストヘッド１２０Ａは、ＬＳＩ搬送装置（ハンドラ）１３３の下部に配置される。
ハンドラ１３３の下面には、ＤＵＴボード１１０が配置され、このＤＵＴボード１１０の上面の中央部には、ＤＵＴソケット１１１が配置される。ハンドラ１３３によって搬送されたモールド型半導体集積回路がＤＵＴ１０として、ＤＵＴソケット１１１に挿入される。テストヘッド１２０Ａは、このＤＵＴボード１１０の下部の外周部に配置される。
【０１３７】
この実施の形態１−１７によるテストヘッド装置１２Ｆでも、ＢＯＳＴ組立２０として、実施の形態１−６から実施の形態１−１５に示したすべてのＢＯＳＴ組立２１０ＡからＢＯＳＴ組立２１０Ｊを用いることができる。図２５に示すテストヘッド装置１２Ｆの例では、実施の形態１−７に示したＢＯＳＴ組立２１０Ｂが使用されている。
この実施の形態１−１７では、ＢＯＳＴ組立２１０Ｂも、図２３の場合と上下を逆にして、組み合わされる。このＢＯＳＴ組立２１０Ｂは、ＤＵＴボード１１０の下部の中央部に、ＤＵＴボード１１０から垂下する形態で、ＤＵＴボード１１０に取り付けられる。ＢＯＳＴ組立２１０Ｂでは、回路基板２１１がＤＵＴボード１１０のすぐ下に、ＤＵＴボード１１０と平行に配置され、固定接続構体２２０によってＤＵＴボード１１０に取り付けられる。回路基板２１２は回路基板２１１の下に、回路基板２１０と平行に配置され、回路基板２１３、２１４、２１５は、回路基板２１２の下面に、回路基板２１２から垂下する形態で配置される。これらの回路基板２１３、２１４、２１５は互いに平行に配置され、テストヘッド１２０Ａのスコープ穴１３０内の空間に延長される。
【０１３８】
この実施の形態１−１７によるテストヘッド装置１２Ｆでも、ＢＯＳＴ装置２０が、テストヘッド１２０Ａのスコープ穴１３０を利用して、このスコープ穴１３０に配置されるので、テストヘッド装置１２Ｆを小型に構成できる。
【０１３９】
さて、続いて実施の形態１のテスト機能の拡張に関するこの発明による半導体集積回路の試験装置の実施の形態２−１から実施の形態２−８について説明する。これらの実施の形態２−１から２−８は、基本的に、実施の形態１の機能を持った上に、さらにこれから説明する機能と構成を付加したものである。これらの実施の形態２−１から２−８も、この発明による半導体集積回路の製造方法に含まれる試験工程において使用される。
実施の形態２−１．
この実施の形態２−１は、テストパターン信号ＴＰＳについてそのテストベクタのインストラクション制御を可能にしたこの発明による半導体集積回路の試験装置の実施の形態である。この実施の形態２−１のハードウエア構成を図２６に示し、それによるテスト動作を図２７から図３０のタイミングチャートで示す。
【０１４０】
まずこの実施の形態２−１のハードウエア構成について、図２６を参照して説明する。図２６（ａ）は、この実施の形態２−１によるＢＯＳＴ制御部４０の構成を示し、図２６（ｂ）はこの実施の形態２−１に対応したＰＧ部６０のメモリ構成を示し、図２６（ｃ）は図２６（ａ）に示されたパルス生成回路４１７の詳細を示す。
この実施の形態２−１では、図１に示すＢＯＳＴ装置２０のＰＧ部６０が図２６（ｂ）に示すメモリ構成を有する。このＰＧ部６０は、テストベクタアドレス制御コードＴＢＡＣを記憶する記憶区域６１４と、テストベクタアドレス制御データＴＢＡＤを記憶する記憶区域６１３を有し、このテストベクタアドレス制御コードＴＢＡＣとテストベクタアドレス制御データＴＢＡＤに対応して、テスト入力・判定パターン信号ＪＰＳが記憶区域６１２に、またテストパターン信号ＴＰＳが記憶区域６１１に記憶される。なお、ここでテストベクタは、テストパターン信号ＴＰＳについて連続する所定数のビットを含むグループを意味する。これらの制御コードＴＢＡＣ、制御データＴＢＡＤ、テスト入力パターン信号ＪＰＳ、テストパターン信号ＴＰＳは、ＰＧ部６０にダウンロードされたテストパターンデータＴＰＤに含まれ、テストベクタアドレスＮ、Ｎ＋１、Ｎ＋２、Ｎ＋３、・・・、Ｎ＋Ｍに沿って記憶されている。
【０１４１】
この実施の形態２−１において、テストベクタアドレス制御コードＴＢＡＣは、通常モードＮＯＰのコードＮＯＰ、サブルーチンジャンプＳＪＰのコードＳＪＰ、サブルーチンリターンＲＥＴのコードＲＥＴ、無条件ジャンプＪＭＰのコードＪＭＰ、リピートＲＥＰのコードＲＥＰの５つのコードを含む。
コードＮＯＰは、通常モードを指定するコードであり、この通常モードＮＯＰでは、図３（ａ）のメモリアドレス信号ＭＡＤに示すように、テストベクタアドレスの前回アドレス値に順次＋１を加算する。コードＳＪＰはサブルーチンジャンプを指定するコードであり、このコードＳＪＰに対応してテストベクタアドレス制御データＴＢＡＤに記憶された記述アドレスへのジャンプを指示する。コードＲＥＴはサブルーチンリターンを指定するコードであり、このコードＲＥＴに対応してテストベクタアドレス制御データＴＢＡＤに記述された記述アドレスに＋１を加算したアドレスへのリターンを指示する。コードＪＭＰは無条件ジャンプを指定するコードであり、このコードＪＭＰに対応してテストベクタアドレス制御データＴＢＡＤに記述された記述アドレスへのジャンプを指示する。コードＲＥＰは、同一ベクタリピートを指定するコードであり、このコードＲＥＰに対応してテストベクタアドレス制御データＴＢＡＤに記述された記述回数に＋１を加算した回数だけ、同一テストベクタアドレスへのリピートを実行する指示を行なう。
テストベクタアドレス制御データＴＢＡＤは、テストベクタアドレス制御コードＴＢＡＣのそれぞれに対応して、前記記述アドレス、記述回数を記憶する。
【０１４２】
実施の形態２−１では、図１に示す実施の形態１のＢＯＳＴ制御部４０が、図２６（ａ）に示すように、プログラムカウンタ４１０を有する。このプログラムカウンタ４１０は、インストラクション制御セレクタ４１１と、フリップフロップ４１２と、初期値レジスタ回路４１３と、加算器４１４と、サブルーチンリターンアドレスラッチ回路４１５と、リピート回数ダウンカウンタ４１６と、パルス生成回路４１７、４１８と、ＡＮＤ回路４１９、４２０、４２１を有する。
【０１４３】
インストラクション制御セレクタ４１１は、入力端子Ａ０からＡ６と、出力端子Ｆと、制御入力Ｓ０−Ｓ２を受ける制御端子を有する。このインストラクション制御セレクタ４１１は、その出力端子Ｆに接続されたフリップフロップ４１２の出力端子Ｑに、ＰＧ部６０へのテストベクタアドレスＴＢＡを発生させる。このテストベクタアドレスＴＢＡは、図２７から図３０の各図の図（ｉ）に示される。初期値レジスタ４１３はＢＯＳＴ制御部４０の内部バス４０Ｂに接続された入力Ｄとクロック入力Ｃと、インストラクション制御セレクタ４１１の入力端子Ａ０に接続された出力Ｑを有し、インストラクション制御セレクタ４１１の入力端子Ａ０に、初期値レジスタ出力ＩＮＲを与える。この初期値レジスタ出力ＩＮＲは、図２７―３０の図（ａ）に示される。
【０１４４】
加算器４１４はフリップフロップ４１２の出力Ｑに接続された入力端子ＩＮと、インストラクション制御セレクタ４１１の入力端子Ａ１に接続された出力端子ＯＵＴを有し、この出力端子ＯＵＴには、加算器出力ＡＤＯ＝ＩＮ＋１を発生する。この加算器出力ＡＤＯは、図２７から図３０の各図の図（ｂ）に示される。インストラクション制御セレクタ４１１の入力端子Ａ２、Ａ４には、ＰＧ部６０からテストベクタアドレス制御データＴＢＡＤからジャンプ先アドレスデータＪＡＤが与えられる。このジャンプ先アドレスデータＪＡＤは、図２８、２９の図（ｃ）に示される。サブルーチンアドレスラッチ回路４１５は、加算器４１４の出力端子ＯＵＴに接続された入力Ｄと、クロック入力Ｃと、インストラクション制御セレクタ４１１の入力端子Ａ３に接続された出力Ｑを有し、この出力Ｑに戻り先アドレス信号ＲＡＳを発生する。この戻り先アドレス信号ＲＡＳは図２８（ｄ）に示される。インストラクション制御セレクタ４１１の入力端子Ａ５、Ａ６は接地される。
【０１４５】
リピート回数ダウンカウンタ４１６は、ＰＧ部６０の記憶区域６１３に記憶されたテストベクタアドレス制御データＴＢＡＤに含まれるリピート回数設定値＋１のリピートデータＲＰＤを受ける入力Ｄと、ＬＯＡＤ入力と、クロック入力Ｃと、出力Ｂ０とを有する。リピートデータＲＰＤは図３０（ｃ）に示される。リピート回数ダウンカウンタ４１６のＬＯＡＤ入力は、パルス生成回路４１７の端子４に接続され、リピート回数設定トリガ信号ＲＣＴを受ける。このリピート回数設定トリガ信号ＲＣＴは、図３０（ｅ）に示される。リピート回数ダウンカウンタ４１６のクロック入力Ｃには、ＢＯＳＴ装置２０のＴＧ部７０から、テスト周期信号ＴＣＹが与えられる。このテスト周期信号ＴＣＹは図２７から図３０の図（ｈ）に示される。リピート回数ダウンカウンタ４１６の出力Ｂ０には、ダウンカウンタボロー信号ＤＣＢが発生する。このダウンカウンタボロー信号ＤＣＢは図３０（ｋ）に示される。このダウンカウンタボロー信号ＤＣＢは、リセット時に高レベルＨ、ＬＯＡＤ時に低レベルＬとなる。
【０１４６】
パルス生成回路４１７は４つの端子１、２、３、４を有する。端子１、２、３は入力端子であり、端子１にはＰＧ部６０のテストベクタアドレス制御コードＴＢＡＣが与えられる。このテストベクタアドレス制御コードＴＢＡＣは図２７から図３０の図（ｊ）に示される。端子２には、リピート回数ダウンカウンタ４１６の出力Ｂ０からダウンカウンタボロー信号ＤＣＢが与えられる。端子３には、ＴＧ部７０からのテスト周期信号ＴＣＹが与えられる。パルス生成回路４１７は、端子１に与えられる制御入力Ｓ０−Ｓ２と、端子２に与えられるダウンカウンタボロー信号ＤＣＢと、端子３に与えられるテスト周期信号ＴＣＹとに基づいて、制御入力Ｓ０−Ｓ２＝５のときに、リピート回数設定トリガ信号ＲＣＴを発生し、リピート回数ダウンカウンタ４１６のＬＯＡＤ端子に供給する。
【０１４７】
パルス生成回路４１７は、図２６（ｃ）に示すように、デコーダ４２３と、フリップフロップ４２４と、ＡＮＤ回路４２５を有する。デコーダ４２３は端子１への制御入力Ｓ０−Ｓ２をデコードして、フリップフロップ４２４のクロック入力Ｃへ供給する。ＡＮＤ回路４２５は、端子２へのダウンカウンタボロー信号ＤＣＢと、端子３へのテスト周期信号ＴＣＹとのＡＮＤ出力をフリップフロップ４２４のリセット入力Ｒへ供給する。フリップフロップ４２４は、出力Ｑが端子４に接続されており、端子４へリピート回数設定トリガ信号ＲＣＴを供給する。
【０１４８】
パルス生成回路４１８は、制御入力Ｓ０−Ｓ２を受ける端子１と、ＴＧ部７０へのＴＧ部信号発生ストップ信号ＴＧＳを発生する出力端子２を有し、制御入力Ｓ０−Ｓ２をデコードして、Ｓ０−Ｓ２＝６のときに、ＴＧ部信号発生ストップ信号ＴＧＳを発生し、ＴＧ部７０によるテスト周期信号ＴＣＹの発生を停止させる。ＴＧ部７０には、測定スタート信号ＭＳＴ（図２７から図３０の図（ｇ）に示す）が供給され、この測定スタート信号ＭＳＴに基づいて、テスト周期信号ＴＣＹを発生する。
【０１４９】
ＡＮＤ回路４１９は、一方の入力に、制御入力Ｓ０−Ｓ２を受け、また他方の入力（反転入力）に、初期設定時に高レベルＨ、初期設定以外の通常時に低レベルとなるモード信号ＭＤＳを受ける。このＡＮＤ回路４１９は制御入力Ｓ０、Ｓ１、Ｓ２のそれぞれに対応して合計３個が設けられ、それらの出力が、インストラクション制御セレクタ４１１の制御入力Ｓ０−Ｓ２となる。ＡＮＤ回路４２０は、一方の入力に、リピート回数ダウンカウンタ４１６の出力Ｂ０に発生するダウンカウンタボロー信号ＤＣＢを受け、他方の入力に、テスト周期信号ＴＣＹを受ける。このＡＮＤ回路４２０の出力は、ＯＲ回路４２１の一方の入力へ供給される。ＯＲ回路４２１の他方の入力には、図２７から図３０の図（ｆ）に示されるテストベクタアドレス初期設定トリガ信号ＴＢＡＩＴが供給される。ＯＲ回路４２１の出力には、図３０（ｍ）に示すテストベクタアドレス最終ラッチトリガ信号ＴＢＡＦＲが生成され、これはフリップフロップ４１２のクロック入力Ｃに供給される。
【０１５０】
インストラクション制御セレクタ４１１の選択動作をまとめて説明する。制御入力Ｓ０−Ｓ２＝０のときには、入力端子Ａ０への入力が選択される。この制御入力Ｓ０−Ｓ２＝０のときには、出力Ｆは初期値レジスタ出力ＩＮＲ（図２７から図３０の図（ａ）に示す）となる。制御入力Ｓ０−Ｓ２＝１のときには、入力端子Ａ１への入力が選択される。このときには、出力Ｆは加算器出力ＡＤＯ（図２７から図３０の図（ｂ）に示す）となり、ＢＯＳＴ装置２０はコードＮＯＰで指示された通常モードで動作を行ない、アドレス値を＋１しながら、通常モードＮＯＰで動作する。制御入力Ｓ０−Ｓ２＝２のときには、入力端子Ａ２が選択され、出力Ｆはジャンプ先アドレスＪＡＤとなる。このときＢＯＳＴ装置２０はサブルーチンジャンプＳＲＪの動作を行ない、テストベクタアドレス制御データＴＢＡＤに含まれる記述アドレス、すなわちジャンプ先アドレスデータＪＡＤに対応したテストベクタアドレスにジャンプする動作を行なう。
【０１５１】
制御入力Ｓ０−Ｓ２＝３にときには、入力端子Ａ３への入力、すなわち戻り先アドレス信号ＲＡＳが選択され、出力Ｆから出力される。このとき、ＢＯＳＴ装置２０はサブルーチンリターンＳＲＲの動作を行ない、戻り先アドレス信号ＲＡＳに対応するテストベクタアドレスへリターンする動作を行なう。制御入力Ｓ０−Ｓ２＝４のときには、出力Ｆは、入力端子Ａ４への入力信号、すなわちジャンプ先アドレスデータＪＡＤとなり、ＢＯＳＴ装置２０は無条件ジャンプＮＣＪ動作を行ない、ジャンプ先アドレスデータＪＡＤに対応したテストベクタアドレスＴＢＡにジャンプする。制御入力Ｓ０−Ｓ２＝５のときには、出力Ｆは入力端子Ａ５、すなわち接地信号となり、ＢＯＳＴ装置２０は同一ベクタリピート動作ＳＢＲ動作を行ない、リピート回数ダウンカウンタ４１６の出力に基づいて、そのカウント値が０となるまで、前のテストベクタアドレスへ戻る動作を繰り返す。
【０１５２】
図２７は、実施の形態２−１によって、テストベクタアドレスＴＢＡを通常モードで進めるコードＮＯＰでＢＯＳＴ装置２０を動作させる場合における各信号、データのタイミングチャートである。図（ｊ）に示すテストベクタアドレス制御コードＴＢＡＣは、テストベクタアドレスＮ、Ｎ＋１、Ｎ＋２、Ｎ＋３、Ｎ＋４、Ｎ＋５に対応して、次の通り設定されているものとする。
Ｎ：ＮＯＰ（通常モード）対応コード０ｘ１
Ｎ＋１：ＮＯＰ対応コード０ｘ１
Ｎ＋２：ＮＯＰ対応コード０ｘ１
Ｎ＋３：ＮＯＰ対応コード０ｘ１
Ｎ＋４：ＮＯＰ対応コード０ｘ１
Ｎ＋５：ＳＴＯＰ（停止）対応コード０ｘ６
図２７は、通常モードＮＯＰに対応して、図（ａ）に初期値レジスタ出力ＩＮＲ、図（ｂ）に加算器出力ＡＤＯ、図（ｆ）にテストベクタアドレス初期設定トリガ信号ＴＢＡＩＴ、図（ｇ）に測定スタート信号ＭＳＴ、図（ｈ）にテスト周期信号、図（ｉ）にテストベクタアドレスＴＢＡ、図（ｊ）にテストベクタアドレス制御コードＴＢＡＣをそれぞれ示す。
【０１５３】
図２７の例では、図（ｂ）に示す加算器出力ＡＤＯが選択され、図（ｉ）に示すテストベクタアドレスＴＢＡに順次＋１を加算する行なう通常モードＮＯＰとなる。図（ｉ）のテストベクタアドレスＴＢＡはテスト周期信号ＴＣＹが発生する度に、ＮからＮ＋１、Ｎ＋２、Ｎ＋３、Ｎ＋４、Ｎ＋５と進む。テストベクタアドレス制御コードＴＢＡＣが、０ｘ１である期間、すなわち、テストベクタアドレスＴＢＡがＮからＮ＋４までの期間には、通常モードＮＯＰで動作を行ない、テストベクタアドレスＴＢＡがＮ＋５になったときに、停止する。
【０１５４】
図２８は、実施の形態２−１によって、テストベクタアドレスＴＢＡを通常モードＮＯＰで進める動作と、サブルーチンジャンプＳＲＪでジャンプさせ、サブルーチンリターンＲＥＴで戻り動作を行なう場合におけるタイミングチャートを示す。テストベクタアドレス制御コードＴＢＡＣは、テストベクタアドレスＴＢＡのＮ、Ｎ＋１、Ｎ＋２、Ｎ＋３、Ｎ＋１００、Ｎ＋１０１のそれぞれに対応して、次の通り設定されているものとする。
Ｎ：ＮＯＰ対応コード０ｘ１
Ｎ＋１：［ＳＪＰ Ｎ＋１００］対応コード０ｘ２
Ｎ＋１００：ＮＯＰ対応コード０ｘ１
Ｎ＋１０１：ＲＥＴ対応コード０ｘ３
Ｎ＋２：ＮＯＰ対応コード０ｘ１
Ｎ＋３：ＳＴＯＰ対応コード０ｘ６
Ｎ＋１における［ＳＪＰ Ｎ＋１００］対応コード０ｘ２は、テストベクタアドレスＮ＋１において、テストベクタアドレスＮ＋１００へジャンプさせることを意味し、またＮ＋１０１におけるＲＥＴ対応コード０ｘ３は、テストベクタアドレスＮ＋１０１において、テストベクタアドレスＮ＋３に戻すことを意味する。図２８は、この動作に対応して、図（ａ）に初期値レジスタ出力ＩＮＲを、図（ｂ）に加算器出力ＡＤＯを、図（ｃ）にジャンプ先アドレスＪＡＤを、図（ｄ）に戻り先アドレスＲＡＳを、図（ｆ）にテストベクタアドレス初期設定トリガ信号ＴＢＡＩＴを、図（ｇ）に測定スタート信号ＭＳＴを、図（ｈ）にテスト周期信号ＴＣＹを、図（ｉ）にテストベクタアドレスＴＢＡを、また図（ｊ）にテストベクタアドレス制御コードＴＢＡＣをそれぞれ示す。
【０１５５】
図２８の例では、図（ｉ）に示すテストベクタアドレスＴＢＡがＮ＋１となったときに、サブルーチンジャンプＳＪＰが行なわれ、テストベクタアドレスＮ＋１００へのジャンプ動作が行なわれる。またテストベクタアドレスＴＢＡがＮ＋１０１となったときに、テストベクタアドレスＮ＋３へのサブルーチンリターンＲＥＴの動作が行なわれる。
この図２８に示す動作により、異なるテストベクタアドレスにおいて、互いに同じジャンプ先アドレスの指定が可能であり、テストベクタ数の削減が可能となる。
【０１５６】
図２９は、実施の形態２−１によって、テストベクタアドレスＴＢＡを通常モードＮＯＰで進める動作と、無条件ジャンプＪＭＰでジャンプさせる動作とを行なう場合におけるタイミングチャートを示す。テストベクタアドレス制御コードＴＢＡＣは、テストベクタアドレスＮ、Ｎ＋１、Ｎ＋２、Ｎ＋１００、Ｎ＋１０１、Ｎ＋１０２、Ｎ＋１０３、Ｎ＋１０４に対応して次の通り設定される。
Ｎ：ＮＯＰ（通常モード）対応コード０ｘ１
Ｎ＋１：ＮＯＰ対応コード０ｘ１
Ｎ＋２：［ＪＭＰ Ｎ＋１００］対応コード０ｘ４
Ｎ＋１００：ＮＯＰ対応コード０ｘ１
Ｎ＋１０１：ＮＯＰ対応コード０ｘ１
Ｎ＋１０２：ＮＯＰ対応コード０ｘ１
Ｎ＋１０３：ＳＴＯＰ（停止）対応コード０ｘ６
アドレスＮ＋２における［ＪＭＰ Ｎ＋１００］対応コード０ｘ４は、テストベクタアドレスＮ＋２において、テストベクタアドレスＮ＋１００へジャンプさせることを意味し、またアドレスＮ＋１０３におけるＳＴＯＰ対応コード０ｘ６は、テストベクタアドレスＮ＋１０３において、停止（ＳＴＯＰ）させることを意味する。図２９は、この動作に対応して、図（ａ）に初期値レジスタ出力ＩＮＲ、図（ｂ）に加算器出力ＡＤＯ、図（ｃ）にジャンプ先アドレスＪＡＤ、図（ｆ）にテストベクタアドレス初期設定トリガ信号ＴＢＡＩＴ、図（ｇ）に測定スタート信号ＭＳＴ、図（ｈ）にテスト周期信号、図（ｉ）にテストベクタアドレスＴＢＡ、図（ｊ）にテストベクタアドレス制御コードＴＢＡＣをそれぞれ示す。
【０１５７】
図２９の例では、図（ｉ）に示すテストベクタアドレスＴＢＡがＮ＋２となったときに、テストベクタアドレスＮ＋１００への無条件ジャンプＪＭＰが行なわれる。
この図２９の動作により、異なるテストベクタアドレスのおいて、互いに同じジャンプ先アドレスの指定が可能であり、テストベクタ数の削減が可能となる。
【０１５８】
図３０は、実施の形態２−１によって、テストベクタアドレスＴＢＡを通常モードＮＯＰで進める動作と、リピートＲＥＰさせる動作とを行なう場合におけるタイミングチャートを示す。テストベクタアドレス制御コードＴＢＡＣは、テストベクタアドレスＴＢＡのＮ、Ｎ＋１、Ｎ＋２、Ｎ＋３に対応して次の通り設定される。
Ｎ：ＮＯＰ（通常モード）対応コード０ｘ１
Ｎ＋１：［ＲＥＰ ２］対応コード０ｘ５
Ｎ＋２：ＮＯＰ対応コード０ｘ１
Ｎ＋３：ＳＴＯＰ（停止）対応コード０ｘ６
アドレスＮ＋１における［ＲＥＰ ２］対応コード０ｘ５は、テストベクタアドレスＮ＋１において、テストベクタアドレスＮ＋１をリピート回数２、すなわち２回リピートさせることを意味する。図３０は、この動作に対応して、図（ａ）に初期値レジスタ出力ＩＮＲ、図（ｂ）に加算器出力ＡＤＯ、図（ｃ）にリピート回数設定値＋１のリピート信号ＲＰＤ、図（ｅ）にリピート回数設定トリガ信号ＲＣＴ、図（ｋ）にダウンカウンタボロー信号ＤＣＢ、図（ｍ）にテストベクタアドレス最終ラッチトリガ信号ＴＢＡＦＲ、図（ｆ）にテストベクタアドレス初期設定トリガ信号ＴＢＡＩＴ、図（ｇ）に測定スタート信号ＭＳＴ、図（ｈ）にテスト周期信号、図（ｉ）にテストベクタアドレスＴＢＡ、図（ｊ）にテストベクタアドレス制御コードＴＢＡＣをそれぞれ示す。
【０１５９】
図３０の例では、図（ｉ）に示すテストベクタアドレスＴＢＡがＮ＋１となったときに、テストベクタアドレスＮ＋１の２回のリピートＲＥＰが行なわれ，結果としてテストベクタアドレスＮ＋１が３回実行される。
この図３０のような動作により、同一テストパターンをリピートＲＥＰにより繰り返し発生することが可能となり、テストベクタ数の削減が可能となる。
【０１６０】
この実施の形態２−１では、実施の形態１と同じ効果が得られ、加えてテストベクタアドレス制御コードＴＢＡＣと、テストベクタアドレス制御データＴＢＡＤに基づいて、サブルーチンジャンプＳＪＰ、サブルーチンリターンＲＥＴ、無条件ジャンプＪＭＰ、および同一ベクタリピートＲＥＰを含む多様な制御を行ない、テストパターンデータＴＰＤのモジュール化を図り、テストベクタ数を削減でき、多様なテストパターンデータを発生して、多様なファンクションテストを実行することができる。
【０１６１】
実施の形態２−２．
この実施の形態２−２は、半導体メモリなどの、マトリクス配置を持ったディジタル回路の試験を行なうのに好適なこの発明による半導体集積回路の試験装置であり、とくにこの実施の形態２−２はＰＧ部６０が、インストラクション制御によってアルゴリズミックなテストパターンを発生する機能を有する。この実施の形態２−２におけるＢＯＳＴ制御部４０とＰＧ部６０の構成を図３１、３２、３３に示し、この実施の形態２−２の動作タイミングチャートを図３４、図３６、図３８、図４０に示す。
【０１６２】
ＤＵＴ１０とされる半導体メモリは、複数のＸ方向ラインと、複数のＹ方向ラインとが互いに直交するようにマトリクス配置され、それらの各交点にそれぞれメモリセルを持っている。複数のＸ方向ラインはＸデコーダによって選択され、複数のＹ方向ラインはＹでデコーダによって選択される。この半導体メモリは、選択されたＸ方向ラインとＹ方向ラインの交点のメモリセルに、テストパターンデータに従ったテスト入力パターン信号を入力し、その結果、ＤＵＴ１０から得られるテスト出力パターン信号を判定するようにして試験される。
【０１６３】
図３１（ａ）は実施の形態２−２におけるＰＧ部６０の構成と、ＢＯＳＴ制御部４０に含まれるレジスタグループＡ４３０、Ｂ４６０、Ｃ４６５の構成を示す。図３１（ｂ）はレジスタグループＡ４３０、Ｂ４６０に含まれる比較レジスタＡ４５１、Ｂ４５１と、有効ビットレジスタＡ４５２、Ｂ４５２の構成を示す。図３２（ａ）は図３１（ａ）に示すＢＯＳＴ制御部４０に含まれるデータスクランブラ４７１、４７２の構成を示し、図３２（ｂ）はレジスタグループＣ４６５の構成を示し、また図３２（ｃ）はデータスクランブラ４６６のメモリアドレス構成を示す。図３３は実施の形態２−２で使用されるプログラムカウンタ４１０Ａの構成を示す。
【０１６４】
実施の形態２−２において、ＰＧ部６０は図３１（ａ）に示すように、６つの記憶区域６１１から６１６を有する。記憶区域６１６にはアルゴリズミックデータ発生レジスタ用制御コードＡＤＲＣが、記憶区域６１５にはアルゴリズミックデータ発生レジスタ用制御データＡＤＲＤが、記憶区域６１４にはテストベクタアドレス制御コードＴＢＡＣが、記憶区域６１３にはテストベクタアドレス制御データＴＢＡＤが、記憶区域６１２にはＡ／Ｂ／Ｃレジスタ切替データＲＳＤが、また記憶区域６１１にはテスト入力・判定パターン信号ＪＰＳがそれぞれ記憶されている。これらのコード、データ、信号は、ＴＰＭ部５０からダウンロードされたテストパターンデータＴＰＤに含まれ、それぞれＰＧ部６０のアドレスＮ、Ｎ＋１、・・・、Ｎ＋Ｍに沿って記憶されている。
【０１６５】
ＰＧ部６０のアドレスは、プログラムカウンタ４１０ＡからのテストベクタアドレスＴＢＡ（図３４、図３６、図３８、図４０の図（ｉ）に示す）によって進められる。記憶区域６１６に記憶されたアルゴリズミックデータ発生レジスタ用制御コードＡＤＲＣ（図３４、図３６、図３８、図４０の図（ｎ）に示す）は、レジスタグループＡ４３０、Ｂ４５０、Ｃ４６０に供給され、記憶区域６１５に記憶されたアルゴリズミックデータ発生レジスタ用制御データＡＤＲＤ（図３４、図３６、図３８、図４０の図（ｏ）に示す）はレジスタグループＡ、Ｂに供給される。記憶区域６１４に記憶されたテストベクタアドレス制御コードＴＢＡＣ（図３４、図３６、図３８、図４０の図（ｊ）に示す）と、記憶区域６１３に記憶されたテストベクタアドレス制御データＴＢＡＤは、プログラムカウンタ４１０Ａに供給される。記憶区域６１２に記憶されたＡ／Ｂ／Ｃレジスタ切替データＲＳＤはセレクタ４７３に供給され、記憶区域６１１に記憶されたテスト入力・判定パターン信号ＪＰＳはＷＦ部８０に供給される。
【０１６６】
実施の形態２−２におけるＢＯＳＴ制御部４０は、０−Ｎチャンネルの複数チャンネル構成とされ、この各チャンネルは、ＤＵＴ１０となる半導体メモリの、例えば複数のＸ方向ラインのそれぞれに対応する。この各チャンネルのそれぞれに、図３１（ａ）に示すレジスタグループＡ４３０、Ｂ４６０、Ｃ４６５と、データスクランブラ４７１、４７２と、セレクタ４７３とを有する。またこの多チャンネル構成では、各チャンネル毎に、ＢＯＳＴ制御部４０、ＰＧ部６０が設けられ、さらに図４、図５に示す実施の形態１−１で述べたように、ＴＭＰ部５０、ＴＧ部７０、ＷＦ部８０、出力判定部８５、エラー情報メモリ部９０、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５が追加される。
【０１６７】
レジスタグループＡ４３０は、制御回路４３１と、メインレジスタＡ４４０と、比較レジスタＡ４５１と、有効ビットレジスタＡ４５２と、ビット比較部４５６とを有する。制御回路４３１は、ＡＮＤ回路４３２、ＯＲ回路４３３、ＡＮＤ回路４３４を有する。ＡＮＤ回路４３２の一方の入力には、アルゴリズミックデータ発生レジスタ用制御コードＡＤＲＣに含まれる制御コードＳＡ０が供給される。ＯＲ回路４３３の一方の入力には、アルゴリズミックデータ発生レジスタ用制御コードＡＤＲＣに含まれる制御コードＳＡ１が供給される。ＡＮＤ回路４３４の一方の入力には、アルゴリズミックデータ発生レジスタ用制御コードＡＤＲＣに含まれる制御コードＳＡ２が供給される。ＡＮＤ回路４３４の他方の入力には、レジスタグループＢのキャリア端子Ｃ０から加算器キャリア出力ＢＡＣが与えられ、ＡＮＤ回路４３４の出力は、ＡＮＤ回路４３１の他方の入力（反転入力）と、ＯＲ回路４３３の他方の入力に供給される。ＡＮＤ回路４３２は制御信号Ｓ０を発生し、またＯＲ回路４３３は制御信号Ｓ１を発生する。
【０１６８】
メインレジスタＡ４４０は、ビット毎論理和回路４４１、Ａ＋Ｂ加算回路４４２、セレクタ４４３、ビット毎論理積回路４４４、フリップフロップ４４５、デコーダ４４６、ＯＲ回路４４７、ＡＮＤ回路４４８、インバータ４４９を有する。ビット毎論理和回路４４１は入力Ａ、Ｂの論理和出力をＡ＋Ｂ加算回路４４２の入力Ａに供給する。ビット論理和回路４４１の入力Ａはフリップフロップ４４５の出力Ｑに接続され、その入力Ｂには、有効ビットレジスタＡ４５２の出力端子４に出力される有効ビットレジスタＡ４５２の出力ＥＢＡ（図３４、図３６、図３８、図４０の図（ｐ）に示す）を反転させるインバータ４４９の出力が与えられる。Ａ＋Ｂ加算回路４４２に入力Ｂには、アルゴリズミックデータ発生レジスタ制御データＡＤＲＤが供給され、このＡ＋Ｂ加算回路４４２は、入力Ａ、Ｂの加算出力Ｆをセレクタ４４３の入力Ｃに供給する。セレクタ４４３の入力Ａには、アルゴリズミックデータ発生レジスタ制御データＡＤＲＤが供給され、入力ＢにはレジスタグループＢ４６０のメインレジスタＢ４４０出力ＭＲＢが供給されている。このメインレジスタＢ４４０の出力ＭＲＢは、図３４の図（ｒ２）、図３６の図（ｒ）、図３８の図（ｒ２）、図４０の図（ｒ）に示される。
メインレジスタＡ４４０のＡ＋Ｂ加算器４４２は、そのキャリア端子Ｃ０にレジスタグループＡの加算器キャリア信号ＡＡＣ（図３８の図（ｔ）に示す）を発生する。このレジスタグループＡの加算器キャリア信号ＡＡＣは、レジスタグループＢ４６０に供給される。
【０１６９】
セレクタ４４３は、制御信号Ｓ０−Ｓ１に応じて、入力Ａ、Ｂ、Ｃを選択し、出力Ｆに出力する。このセレクタ４４３の出力Ｆはビット毎論理積回路４４４の入力Ａに供給される。ビット毎論理積回路４４４の入力Ｂには、有効ビットレジスタＡ４５２の出力端子４の出力ＥＢＡが与えられ、このビット毎論理積回路４４４の出力はフリップフロップ４４５の入力Ｄに与えられる。
デコーダ４４６は制御信号Ｓ０−Ｓ１をデコードし、その出力はＯＲ回路４４７の入力に与えられる。ＯＲ回路４４７の出力はＡＮＤ回路４４８の一方の入力に与えられる。このＡＮＤ回路４４８の他方の入力には、テスト周期信号ＴＣＹが与えられ、ＡＮＤ回路４４８の出力はフリップフロップ４４５のクロック入力Ｃへ供給される。このフリップフロップ４４５の出力Ｑには、メインレジスタＡの出力ＭＲＡが出力される。このメインレジスタＡ４４０の出力ＭＲＡは、図３４の図（ｒ１）、図３６の図（ｒ）、図３８の図（ｒ１）、図４０の図（ｒ）に示される。
【０１７０】
セレクタ４４３の出力Ｆは次の通りとなる。アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣに含まれる制御コードＳＡ０、ＳＡ１、ＳＡ２が、ＳＡ０＝０、ＳＡ１＝０、ＳＡ２＝０であるときには、入力Ａが選択され、アルゴリズミックデータ発生レジスタ用制御データＡＤＲＤが即値データとして出力される。制御コードＳＡ０＝１、制御コードＳＡ１＝０、制御コードＳＡ２＝０のときには、入力Ｂが選択され、レジスタグループＢのメインレジスタＢの出力ＭＲＢがセレクタ４４３の出力Ｆにデータ転送される。制御コードＳＡ０＝０、制御コードＳＡ１＝１、制御コードＳＡ２＝０のときには、入力Ｃが選択され、入力Ｃへの演算データがセレクタ４４３の出力Ｆに出力される。制御コードＳＡ０＝Ｘ、制御コードＳＡ１＝Ｘ、制御コードＳＡ２＝１のときには、入力Ｃが選択され、入力Ｃからの演算データ（リンク演算）がセレクタ４４３の出力Ｆに出力される。このセレクタ４４３の出力Ｆは、ビット毎論理積回路、フリップフロップを経て、メインレジスタＡの出力ＭＲＡとして出力される。
【０１７１】
比較レジスタＡ４５１と、有効ビットレジスタＡ４５２は、それぞれ図３１（ｂ）に示されるように構成される。これらのレジスタ４５１、４５２は、デコーダ４５３、ＡＮＤ回路４５４、フリップフロップ４５５を有し、また３つの入力端子１、２、３と１つの出力端子４を有する。デコーダ４５３の入力は入力端子２に接続され、このデコーダ４５３の出力はＡＮＤ回路４５４の一方の入力に接続される。ＡＮＤ回路４５４の他方の入力は、入力端子３に接続され、このＡＮＤ回路４５４の出力は、フリップフロップ４５５のクロック入力Ｃに接続される。フリップフロップ４５５の入力Ｄは入力端子１に接続され、その出力Ｑは出力端子４に接続される。
【０１７２】
比較レジスタＡ４５１と有効ビットレジスタＡ４５２のそれぞれの端子１には、アルゴリズミックデータ発生レジスタ用制御データＡＤＲＤが供給され、またそれらの端子２にはそれぞれ制御信号Ｓ０−Ｓ１が供給される。比較レジスタＡ４５１と有効ビットレジスタＡ４５２の端子３にはそれぞれテスト周期信号ＴＣＹが供給される。比較レジスタＡ４５１の端子４には、比較レジスタＡの出力ＣＲＡ（図３６、図３８、図４０の図（ｑ）に示す）が発生する。この比較レジスタＡ４５１の出力ＣＲＡはビット比較器４５６の入力Ｂに供給され、このビット比較器４５６の入力ＡにはメインレジスタＡ４４０の出力ＭＲＡが供給される。ビット比較器４５６は、これらの入力Ａ、Ｂをビット毎に比較し、レジスタグループＡの比較一致信号ＣＣＡ（図３６、図３８、図４０の図（ｓ）に示す）を発生する。この比較一致信号ＣＣＡは、入力Ａ＝入力Ｂのときに高レベルＨとなる。
有効ビットレジスタＡ４５２は、出力ＥＢＡを発生する。この出力ＥＢＡは、図３４、図３６、図３８、図４０の図（ｐ）に示される。この出力ＥＢＡは、有効ビットで高レベルＨとなる出力であり、これはビット論理積回路４４４の入力Ｂに供給される。
【０１７３】
メインレジスタＡ４４０のデコーダ４４６と、比較レジスタ４５１のデコーダ４５３と、有効ビットレジスタ４５２のデコーダ４５３は、ともに、制御信号Ｓ０−Ｓ１をデコードする。これらのデコーダは、制御信号Ｓ０−Ｓ１の互いに異なる信号によって、高レベル出力を出力するように構成され、結果として、メインレジスタＡ４４０と、比較レジスタＡ４５１、有効ビットレジスタＡ４５２は、制御信号Ｓ０−Ｓ１が互いに異なる場合に、それらの何れかが選択的に動作する。
【０１７４】
レジスタグループＢ４６０は、レジスタグループＡ４３０と同様に構成される。レジスタグループＡのメインレジスタＡ４４０、比較レジスタＡ４５１、有効ビットレジスタＡ４５２は、レジスタグループＢ４６０では、それぞれメインレジスタＢ、比較レジスタＢ、有効ビットレジスタＢと呼ばれるが、構成はメインレジスタＡ４４０、比較レジスタＡ４５１、有効ビットレジスタＡ４５２と同じである。これらのレジスタ以外の制御回路４３１、ビット比較器４５６も同じ構成でレジスタグループＢ４６０に含まれる。レジスタグループＢのＡ＋Ｂ加算器４４２はキャリア端子Ｃ０にキャリア出力ＢＡＣを発生し、これがレジスタグループＡ４３０のＡＮＤ回路４３４に供給される。レジスタグループＢ４６０の有効ビットレジスタＢ４５２は、出力ＥＢＢを発生する。この出力ＥＢＢは、出力ＥＢＡとともに、図３４、図３６、図３８、図４０の図（ｐ）に示される。レジスタグループＢの比較レジスタＢ４５１は、出力ＣＲＢを発生する。この出力ＣＲＢは出力ＣＲＡとともに、図３６、図３８、図４０の図（ｑ）に示される。レジスタグループＢ４６０のビット比較器４５６は、レジスタグループＡのビット比較器４５６の出力と同様な比較一致信号ＣＣＢを発生する。この比較一致信号ＣＣＢは図３６、図３８、図４０の図（ｓ）に示される。
【０１７５】
レジスタグループＡ４３０のメインレジスタＡ４４０の出力ＭＲＡはデータスクランブラ４７１に供給され、またレジスタグループＢ４６０のメインレジスタＢの出力ＭＲＢはデータスクランブラ４７２に供給される。データスクランブラ４７１、４７２は図３２（ａ）に取り出して示すが、半導体メモリで構成され、入力ＩＮがその半導体メモリのメモリアドレスに供給され、そのメモリアドレスに対応するメモリデータが出力ＯＵＴから出力される。データスクランブラ４７１、４７２を構成する半導体メモリに予め変換データを書き込んでおくことにより、入力ＩＮを変換データに応じて変換した出力ＯＵＴを出力する。入力ＩＮを周期的に変化させることにより、出力ＯＵＴを変換データに基づき、アルゴリズミックに変化させることができる。
【０１７６】
レジスタグループＣ４６５は、データスクランブラ４６６と、フリップフロップ４６７、４７８と、ＡＮＤ回路４６９を有する。このレジスタグループＣ４６５は図３２（ｂ）にも示される。データスクランブラ４６６は、メインレジスタＣを構成し、３つの入力１、２、３と出力４を有する。入力１にはレジスタグループＡ４３０からのメインレジスタＡの出力ＭＲＡが、入力２にはレジスタグループＢ４６０からのメインレジスタＢの出力ＭＲＢが入力される。フリップフロップ４６７の入力Ｄには、アルゴリズミックデータ発生レジスタ用制御コードＡＤＲＣに含まれるスクランブル番号ＳＣＮが供給される。ＡＮＤ回路４６９の一方の入力には、アルゴリズミックデータ発生レジスタ用制御コードＡＤＲＣに含まれるスクランブル番号設定イネーブルコードＳＣＮＥが供給され、その他方の入力には、テスト周期信号ＴＣＹが与えられる。このＡＮＤ回路４６９の出力は、フリップフロップ４６７のクロック入力Ｃに接続され、このフリップフロップ４６７の出力Ｑはデータスクランブラ４６６の入力３に接続される。
【０１７７】
データスクランブラ４６６は、入力１、２、３への入力をアドレスとする半導体メモリで構成される。入力３へのスクランブル番号ＳＣＮと、入力２へのメインレジスタＢの出力ＭＲＢと、入力１へのメインレジスタＡの出力ＭＲＡが、図３２（ｃ）に示すように、データスクランブラ４６６へのアドレス番号とされる。データスクランブラ４６６には、変換データが予め書き込まれ、メインレジスタＡ、Ｂの出力ＭＲＡ、ＭＲＢの組合せに基づいて、アルゴリズミックに変化するデータ出力が出力される。スクランブル番号ＳＣＮは、出力されるデータアルゴリズムのインデックス番号に相当する。このスクランブル番号ＳＣＮは、スクランブル番号設定イネーブルコードＳＣＮＥが高レベルＨのとき、テスト周期信号ＴＣＹにより、フリップフロップ４６７でラッチされる。このスクランブル番号ＳＣＮのラッチにより、テストベクタアドレス毎にスクランブル番号ＳＣＮを設定する必要がなくなる。
なお、フリップフロップ４６８の入力Ｄには、データスクランブラ４６６の出力１が接続され、そのクロック入力Ｃにはテスト周期信号ＴＣＹが与えられる。このフリップフロップ４６８の出力Ｑから、レジスタグループＣ４６５の出力ＭＲＣ（図４０（ｖ）に示す）が出力される。
【０１７８】
セレクタ４７３は、入力Ａ、Ｂ、Ｃと、出力Ｆと制御入力Ｓ＊を有する。入力Ａには、データスクランブラ４７１の出力が、入力Ｂにはデータスクランブラ４７２の出力が、また入力Ｃには、レジスタグループＣ４６５からのレジスタ出力ＭＲＣがそれぞれ入力される。セレクタ４７３の制御入力Ｓ＊には、ＰＧ部６０の記憶区域６１５に記憶されたＡ／Ｂ／Ｃレジスタ切替データＲＳＤが入力され、これに基づいて、セレクタ４７３は、入力Ａ、Ｂ、Ｃの何れかを選択しながら、出力Ｆへテストパターン信号ＴＰＳを出力する。
【０１７９】
前にも述べたように、図３１（ａ）のＢＯＳＴ制御部４０の回路は、０−Ｎチャンネルの多チャンネル構成とされ、図３１（ａ）はその１つのチャンネルを示す。このチャンネル０−Ｎは、ＤＵＴ１０のメモリの多数のＸ方向ラインのそれぞれに対応する。すなわち、ＤＵＴ１０とされた半導体メモリの各Ｘ方向ラインの対応する各チャンネルから、同時に並列に、複数のテストパターン信号ＴＰＳが出力される。この各テストパターン信号ＴＰＳは、各チャンネルのＷＦ部８０で、テスト入力パターン信号ＴＩＰに変換され、それぞれのＸ方向ラインのテスト入力パターン信号ＴＩＰがＤＵＴ１０に並列的に供給される。テスト入力・判定パターン信号ＪＰＳも、各チャンネルのＰＧ部６０の記憶区域６１６から、各チャンネルの出力判定部８５に供給され、各チャンネル毎にＤＵＴ１０から出力されたテスト出力パターン信号ＴＯＰと比較され、各チャンネル毎に設けられたエラー情報メモリ部９０にエラー発生時のテストアドレス信号ＭＡＤを記憶する。
【０１８０】
実施の形態２−２のプログラムカウンタ４１０Ａに詳細を図３３を参照して説明する。このプログラムカウンタ４１０Ａは、図２６（ａ）のプログラムカウンタ４１０と類似しているが、このプログラムカウンタ４１０に、さらに、セレクタ４２６、制御回路４２７を加えたものである。その他の構成は、図２６に示すプログラムカウンタ４１０と同じである。
セレクタ４２６は加算器４１４とセレクタ４１１の入力Ａ１との間に設けられている。このセレクタ４２６は、加算器４１４のＯＵＴ端子に接続された入力Ａと、ＰＧ部６０の記憶区域６１３からのテストベクタアドレス制御データＴＢＡＤを受ける入力Ｂとを有し、これらの入力Ａ、Ｂを制御端子ＳへのレジスタグループＡ、Ｂ比較一致信号ＣＣＡ、ＣＣＢ（図３６、図３８、図４０の図（ｓ）に示す）に基づいて選択する。
【０１８１】
制御回路４２７は、ＯＲ回路４２８と、ＡＮＤ回路４２９ａ、４２９ｂ、４２９ｃと、デコーダ４２９ｄを有する。デコーダ４２９ｄは、テストベクタアドレス制御コードＴＢＡＣに含まれる制御信号Ｓ３−Ｓ４をデコードし、その端子１から４に出力する。ＡＮＤ回路４２９ａの一方の入力には、デコーダ４２９ｄの端子１が接続され、その他方の入力には、レジスタグループＡ４３０のビット比較器Ａ４５６のビット比較出力ＣＣＡが与えられる。ＡＮＤ回路４２９ｂの一方の入力には、デコーダ４２９ｄの端子２が接続され、その他方の入力には、レジスタグループＢのビット比較器Ｂ４５６のビット比較出力ＣＣＢが与えられる。ＡＮＤ回路４２９ｃは３入力のＡＮＤ回路であり、その１つの入力にはビット比較出力ＣＣＡが、他の１つの入力にはビット比較出力ＣＣＢがそれぞれ与えられ、もう１つの入力にはデコーダ４２９ｄの端子３が接続されている。ＯＲ回路４２８には、ＡＮＤ回路４２９ａ、４２９ｂ、４２９ｃの出力が供給され、またデコーダ４２９ｄの端子０の出力が与えられる。ＯＲ回路４２８の出力（反転出力）は、レジスタグループＡ、Ｂ比較一致信号ＣＣＳとなる。セレクタ４２６は、制御端子Ｓに与えられるレジスタグループＡ、Ｂ比較一致信号ＣＣＳが低レベルＬとなったときに、入力Ｂに与えられるテストベクタアドレス制御データＴＢＡＤをセレクタ４１４の入力Ａ１に供給する。
【０１８２】
図３４は実施の形態２−２について、テストベクタアドレスＴＢＡを通常モードＮＯＰで発生し、メインレジスタＡ４４０とメインレジスタＢ４４０の出力を、即値入力とレジスタ間転送の組合せで発生する場合の動作タイミングチャートを示す。
【０１８３】
この図３４は、図（ａ）に初期値レジスタ４１３の出力ＩＮＲを、図（ｂ）に加算器４１４の加算器出力ＡＤＯを、図（ｃ）にジャンプ先アドレスＪＡＤを、図（ｆ）にテストベクタアドレス初期設定トリガＴＢＡＩＴを、図（ｇ）に測定スタート信号ＭＳＴを、図（ｈ）にテスト周期信号ＴＣＹを、図（ｉ）にテストベクタアドレスＴＢＡを、図（ｊ）にテストベクタアドレス制御コードＴＢＡＣを、図（ｎ）にアルゴリズミックデータ発生レジスタ制御コードＡＤＲＣを、図（ｏ）にアルゴリズミックデータ発生レジスタ制御データＡＤＲＤを、図（ｐ）に有効ビットレジスタＡ４５２とＢ４５２の出力ＥＢＡとＥＢＢを、図（ｒ１）にメインレジスタＡ４４０の出力ＭＲＡを、また図（ｒ２）にメインレジスタＢ４４０の出力ＭＲＢをそれぞれ示す。
【０１８４】
この図３４では、テストベクタアドレスＴＢＡのアドレス値Ｎ、Ｎ＋１、Ｎ＋２、Ｎ＋３に対して、テストベクタアドレス制御コードＴＢＡＣと、アルゴリズミックデータ発生制御コードＡＤＲＣは、図３５の通り設定される。
図３５において、ＮＯＰは通常モードを意味し、コードは０ｘ１とされる。またＳＴＯＰは停止モードを意味し、コードは０ｘ６とされる。
【０１８５】
テストベクタアドレスＴＢＡがＮのときには、テストベクタアドレス制御コードＴＢＡＣが通常モードＮＯＰを意味する０ｘ１となり、初期値レジスタ４１３による初期値の設定とともに、アルゴリズミックデータ発生制御コードＡＤＲＣが、ＥＡ＝０ｘＦＦ、ＥＢ＝０ｘＦＦとなる。ＥＡ＝０ｘＦＦは、有効ビットレジスタＡ４５２を、その上下の各４ビットにそれぞれ１１１１を設定する意味である。テストベクタアドレスＴＢＡがＮのときには、アルゴリズミックデータ発生レジスタ制御データＡＤＲＤは０ｘＦＦであり、このデータＡＤＲＤがレジスタグループＡ４３０の有効ビットレジスタＡ４５２にセットされ、有効ビットレジスタＡ４５２は０ｘＦＦに設定される。同様に、ＥＢ＝０ｘＦＦは有効ビットレジスタＢ４５２を０ｘＦＦに設定する意味であり、レジスタグループＢ４６０の有効ビットレジスタＢ４５２も、０ｘＦＦに設定される。この結果、メインレジスタＡ４４０、Ｂ４４０のビット０〜７が有効ビットとされる。
【０１８６】
テストベクタアドレスＴＢＡがＮ＋１のときには、テストベクタアドレス制御コードＴＢＡＣは、通常モードＮＯＰを指示する０ｘ１であり、またアルゴリズミックデータ発生レジスタ制御コードＡＤＲＣは、ＭＡ＝０ｘ００、ＭＢ＝０ｘＦＦとなり、アルゴリズミックデータ発生レジスタ制御データＡＤＲＤはメインレジスタＡ４４０に対して０ｘ００、メインレジスタＢ４６０に対して０ｘＦＦとなる。この結果、メインレジスタＡ４４０の出力ＭＲＡは０ｘ００となり、メインレジスタＡ４４０の上下の各４ビットがともに００００となる。メインレジスタＢ４４０の出力ＭＲＢは０ｘＦＦとなり、メインレジスタＢ４４０の上下の各４ビットがともに１１１１となる。
【０１８７】
テストベクタアドレスＴＢＡがＮ＋２のときには、テストベクタアドレス制御コードＴＢＡＣは、通常モードＮＯＰを意味する０ｘ１であり、またアルゴリズミックデータ発生レジスタ制御コードＡＤＲＣは、ＭＡ＝ＭＢ（ＭＢ→ＭＡ転送）、ＭＢ＝ＭＡ（ＭＡ→ＭＢ転送）となり、メインレジスタＡ４４０の出力ＭＲＡは０ｘＦＦ、メインレジスタＢ４４０の出力ＭＲＢは０ｘ００となる。
テストベクタアドレスＴＢＡがＮ＋２のときには、テストベクタアドレス制御コードＴＢＡＣは、停止ＳＴＯＰを意味する０ｘ６になり、停止する。
【０１８８】
図３６は、テストベクタアドレスＴＢＡを通常モード、レジスタ比較の組合せで発生し、メインレジスタＡ４４０、Ｂ４４０の出力をレジスタ即値入力、レジスタ演算の組合せで発生する場合の動作タイミングチャートを示す。この図３６の動作では、テストベクタアドレスＴＢＡのアドレス値Ｎ、Ｎ＋１、Ｎ＋２、Ｎ＋３、Ｎ＋４、Ｎ＋５に対し、テストベクタアドレス制御コードＴＢＡＣと、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣは図３７に示すように設定される。図３７に示すテストベクタアドレス制御コードＴＢＡＣの［ＭＡＢ／ＣＡＢ Ｎ＋３］は、メインレジスタＡ４４０、Ｂ４４０の出力値が、それぞれ比較レジスタＡ４５１、Ｂ４５１の出力値に一致するまで、指定飛び先アドレスＮ＋３へジャンプすることを意味し、一致すれば次のテストベクタアドレスへ進む。
【０１８９】
この図３６では、図（ａ）に初期値レジスタ４１３の出力ＩＮＲを、図（ｂ）に加算器４１４の加算出力ＡＤＯを、図（ｃ）にジャンプ先アドレスＪＡＤを、図（ｆ）にテストベクタアドレス初期設定トリガＴＢＡＩＴを、図（ｇ）に測定スタート信号ＭＳＴを、図（ｈ）にテスト周期信号ＴＣＹを、図（ｉ）にテストベクタアドレスＴＢＡを、図（ｊ）にテストベクタアドレス制御コードＴＢＡＣを、図（ｎ）にアルゴリズミックデータ発生レジスタ制御コードＡＤＲＣを、図（ｏ）にアルゴリズミックデータ発生レジスタ制御データＡＤＲＤを、図（ｐ）に有効ビットレジスタＡ４５２、Ｂ４５２の出力ＥＢＡ、ＥＢＢを、図（ｑ）に比較レジスタＡ４５１、Ｂ４５１の出力ＣＲＡ、ＣＲＢを、図（ｒ）にメインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢを、また図（ｓ）にレジスタグループＡ、Ｂの比較一致信号ＣＣＡ、ＣＣＢを示す。
【０１９０】
テストベクタアドレスＴＢＡがＮのときには、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣは、ＥＡ＝０ｘＦＦ、、ＥＢ＝０ｘＦＦとなり、有効ビットレジスタＡ４５２、Ｂ４５２に、図３４の場合と同様な初期設定が行なわれる。
【０１９１】
テストベクタアドレスＴＢＡがＮ＋１のときには、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣは、ＣＡ＝０ｘＦＦ、ＣＢ＝０ｘＦＦとなる。これは、比較レジスタＡ４５１、Ｂ４５１に０ｘＦＦを設定することを意味し、アルゴリズミックデータ発生レジスタ制御データＡＤＲＤの即値が比較レジスタＡ４５１、Ｂ４５１に入力され、比較レジスタＡ４５１、Ｂ４５１に０ｘＦＦが入力される。
【０１９２】
テストベクタアドレスＴＢＡがＮ＋２になれば、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣは、ＭＡ＝０ｘ００、ＭＢ＝０ｘ００となる。これはメインレジスタＡ４４０、Ｂ４４０に０ｘ００を設定することを意味し、アルゴリズミックデータ発生レジスタ制御データＡＤＲＤの即値がメインレジスタＡ４４０、Ｂ４４０に入力され、メインレジスタＡ４４０、Ｂ４４０に０ｘ００が設定される。
【０１９３】
テストベクタアドレスＴＢＡがＮ＋３になれば、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣは、ＭＡ＝ＭＡ＋１、ＭＢ＝ＭＢ＋１となる。これは前の周期のメインレジスタＡ４４０、Ｂ４４０の出力値に１を加算して、その結果をメインレジスタＡ４４０、Ｂ４４０に設定することを意味し、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢは０ｘ０１となる。
【０１９４】
テストベクタアドレスＴＢＡがＮ＋４になれば、ＭＡＢ／ＣＡＢ Ｎ＋３の動作となり、メインレジスタＡ４４０、Ｂ４４０の出力値が、比較レジスタＡ４５１、Ｂ４５１の出力値に一致するまで、テストベクタアドレスＴＢＡが指定飛び先アドレスＮ＋３へジャンプすることを意味し、テストベクタアドレスＴＢＡは再びＮ＋３にジャンプする。また、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣは、ＭＡ＝ＭＡ＋１、ＭＢ＝ＭＢ＋１となる。これは前の周期のメインレジスタＡ４４０、Ｂ４４０の出力値に１を加算して、その結果をメインレジスタＡ４４０、Ｂ４４０に設定することを意味し、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢは０ｘ０２となる。
【０１９５】
この動作は、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢが、比較レジスタＡ４５１、Ｂ４５１の出力０ｘＦＦになるまで繰り返される。メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢが比較レジスタＡ４５１、Ｂ４５１の出力と一致すれば、ビット比較器４５６から比較一致信号ＣＣＡ、ＣＣＢが発生し、メインレジスタＡ４４０、Ｂ４４０に出力０ｘＦＦに１が加算される。メインレジスタＡ４４０、Ｂ４４０の出力０ｘＦＦに１を加算すれば、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢは０ｘ１００となるが、有効ビットレジスタＡ４５２、Ｂ４５２の出力ＥＢＡ、ＥＢＢが０ｘＦＦに設定されているので、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢは０ｘ００に返ることになる。
このようにして図３６に示すように、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢはレジスタ即値入力と、レジスタ演算の組合せに基づいて発生され、０ｘ００から０ｘＦＦに至る変化を行なう。
【０１９６】
図３８は、テストベクタアドレスＴＢＡを通常モードとレジスタ比較の組合せで発生し、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢをレジスタ即値入力と、レジスタリンク演算の組合せで発生する場合の動作タイミングチャートを示す。この図３８の動作では、テストベクタアドレスＴＢＡのアドレス値Ｎ、Ｎ＋１、Ｎ＋２、Ｎ＋３、Ｎ＋４に対し、テストベクタアドレス制御コードＴＢＡＣと、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣは図３９に示すように設定される。図３９において、テストベクタアドレスＴＢＡのアドレス値Ｎ＋３に対するテストベクタアドレス制御コードＴＢＡＣのコード［ＭＡＢ／ＣＡＢ Ｎ＋３］は、メインレジスタＡ４４０、Ｂ４４０の出力値が、それぞれ比較レジスタＡ４５１、Ｂ４５１の出力値に一致するまで、指定飛び先アドレスＮ＋３へジャンプすることを意味し、一致すれば次のテストベクタアドレスへ進む。この図３８では、テストベクタアドレスＴＢＡがＮ＋３になったときに、ＭＡＢ／ＣＡＢ Ｎ＋３の動作が起こり、テストベクタアドレスＴＢＡはＮ＋３を繰り返す。
【０１９７】
この図３８では、図（ａ）に初期値レジスタ４１３の出力ＩＮＲを、図（ｂ）に加算器４１４の加算出力ＡＤＯを、図（ｃ）にジャンプ先アドレスＪＡＤを、図（ｆ）にテストベクタアドレス初期設定トリガＴＢＡＩＴを、図（ｇ）に測定スタート信号ＭＳＴを、図（ｈ）にテスト周期信号ＴＣＹを、図（ｉ）にテストベクタアドレスＴＢＡを、図（ｊ）にテストベクタアドレス制御コードＴＢＡＣを、図（ｎ）にアルゴリズミックデータ発生レジスタ制御コードＡＤＲＣを、図（ｏ）にアルゴリズミックデータ発生レジスタ制御データＡＤＲＤを、図（ｐ）に有効ビットレジスタＡ４５２、Ｂ４５２の出力ＥＢＡ、ＥＢＢを、図（ｑ）に比較レジスタＡ４５１、Ｂ４５１の出力ＣＲＡ、ＣＲＢを、図（ｒ１）にメインレジスタＡ４４０の出力ＭＲＡを、図（ｒ２）にメインレジスタＢ４４０の出力ＭＲＢを、図（ｔ）にレジスタグループＡのＡ＋Ｂ加算器４２２のキャリア出力ＡＡＣを、また図（ｓ）にレジスタグループＡ、Ｂ比較一致信号ＣＣＡ、ＣＣＢを示す。
【０１９８】
テストベクタアドレスＴＢＡがＮ、Ｎ＋１、Ｎ＋２のときの動作は図３５に示す動作と同じである。テストベクタアドレスＴＢＡがＮ＋３になったとき、ＭＡＢ／ＣＡＢ Ｎ＋３の動作とともに、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣは、ＭＡ＝ＭＡ＋１、ＬＭＢ＋１を指示する。ＭＡ＝ＭＡ＋１は前の周期のメインレジスタＡ４４０の出力値に１を加算することを意味し、メインレジスタＡ４４０はテストベクタアドレスＴＢＡがＮ＋３になる度に、その出力に１が加算される。ＬＢＭ＋１は、メインレジスタＡ４４０のＡ＋Ｂ加算器４４２にキャリア出力ＡＡＣが発生した場合に、メインレジスタＢ４４０に１を加算することを意味する。したがって、テストベクタアドレスＴＢＡがＮ＋３を繰り返すときに、メインレジスタＢ４４０は前の周期の出力を繰り返すリンク演算を行い、メインレジスタＡ４４０の出力が０ｘＦＦとなってキャリア出力ＡＡＣが発生する毎に、メインレジスタＢ４４０の出力には１が加算される。
【０１９９】
この動作は、メインレジスタＡ４４０の出力ＭＲＡが０ｘＦＦとなり、またメインレジスタＢ４４０の出力ＭＲＢも０ｘＦＦとなるまで続く。メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢがともに０ｘＦＦとなれば、レジスタグループＡ、Ｂのビット比較器４５６からの出力ＣＣＡ、ＣＣＢにより、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢはともに０ｘ００に返る。
【０２００】
図４０は、テストベクタアドレスＴＢＡを通常モードとレジスタ比較の組合せで発生し、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢをレジスタ即値入力と、レジスタ演算の組合せで発生する場合の動作タイミングチャートを示す。この図４０の動作では、テストベクタアドレスＴＢＡのアドレス値Ｎ、Ｎ＋１、Ｎ＋２、Ｎ＋３、Ｎ＋４、Ｎ＋５に対し、テストベクタアドレス制御コードＴＢＡＣと、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣは図４１に示すように設定される。図４１において、テストベクタアドレスＴＢＡのアドレス値Ｎ＋４に対するテストベクタアドレス制御コードＴＢＡＣのコード［ＭＡＢ／ＣＡＢ Ｎ＋３］は、メインレジスタＡ４４０、Ｂ４４０の出力値が、それぞれ比較レジスタＡ４５１、Ｂ４５１の出力値に一致するまで、指定飛び先アドレスＮ＋３へジャンプすることを意味し、一致すれば次のテストベクタアドレスへ進む。この図４０では、テストベクタアドレスＴＢＡがＮ＋４になったときに、［ＭＡＢ／ＣＡＢ Ｎ＋３］の動作が起こり、テストベクタアドレスＴＢＡがＮ＋３に戻る動作を繰り返す。
【０２０１】
この図４０では、図（ａ）に初期値レジスタ４１３の出力ＩＮＲを、図（ｂ）に加算器４１４の加算出力ＡＤＯを、図（ｃ）にジャンプ先アドレスＪＡＤを、図（ｆ）にテストベクタアドレス初期設定トリガＴＢＡＩＴを、図（ｇ）に測定スタート信号ＭＳＴを、図（ｈ）にテスト周期信号ＴＣＹを、図（ｉ）にテストベクタアドレスＴＢＡを、図（ｊ）にテストベクタアドレス制御コードＴＢＡＣを、図（ｎ）にアルゴリズミックデータ発生レジスタ制御コードＡＤＲＣを、図（ｏ）にアルゴリズミックデータ発生レジスタ制御データＡＤＲＤを、図（ｐ）に有効ビットレジスタＡ４５２、Ｂ４５２の出力ＥＢＡ、ＥＢＢを、図（ｑ）に比較レジスタＡ４５１、Ｂ４５１の出力ＣＲＡ、ＣＲＢを、図（ｒ）にメインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢを、図（ｖ）にメインレジスタＣ４６６の出力ＭＲＣを、また図（ｓ）にレジスタグループＡ、Ｂ比較一致信号ＣＣＡ、ＣＣＢを示す。
【０２０２】
テストベクタアドレスＴＢＡがＮであるときには、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣがＥＡ＝０ｘＦＦ、ＥＢ＝０ｘＦＦ、ＭＣ＝０ｘ００とされる。すなわち、有効ビットレジスタＡ４５２、Ｂ４５２に０ｘＦＦが設定され、メインレジスタＣ４６５が０ｘ００に設定される。メインレジスタＣ４６５では、スクランブル番号ＳＣＮが０ｘ００に設定され、メインレジスタＣ４６５はスクランブル番号０ｘ００のデータアルゴリズムで出力ＭＲＣを発生する。テストベクタアドレスＴＢＡがＮ＋１になれば、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣがＣＡ＝０ｘＦＦ、ＣＢ＝０ｘＦＦとなり、比較レジスタＡ４５１、Ｂ４５１にともに、０ｘＦＦが設定される。テストベクタアドレスＴＢＡがＮ＋２になれば、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣがＭＡ＝０ｘ００、ＭＢ＝０ｘ００となり、メインレジスタＡ４４０、Ｂ４４０に０ｘ００が設定される。テストベクタアドレスＴＢＡがＮ＋３になれば、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣがＭＡ＝ＭＡ＋１、ＭＢ＝ＭＢ＋１となり、前の周期のメインレジスタＡ４４０、Ｂ４４０の出力値にそれぞれ１が加算され、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢはともに０ｘ０１となる。
【０２０３】
テストベクタアドレスＴＢＡがＮ＋４になると、テストベクタアドレス制御コードＴＢＡＣが００１８となり、ＭＡＢ／ＣＡＢ Ｎ＋３の動作によりテストベクタアドレスＴＢＡをＮ＋３に戻す指示がなされ、併せてアルゴリズミックデータ発生レジスタ制御コードＡＤＲＣはＭＡ＝ＭＡ＋１、ＭＢ＝ＭＢ＋１となり、再びメインレジスタＡ４４０、Ｂ４４０の出力に１が加算される。テストベクタアドレスＴＢＡがＮ＋３に戻れば、アルゴリズミックデータ発生レジスタ制御コードＡＤＲＣがＭＡ＝ＭＡ＋１、ＭＢ＝ＭＢ＋１となり、前の周期のメインレジスタＡ４４０、Ｂ４４０の出力値にそれぞれ１が加算され、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢはともに０ｘＦＦまで順次増加する。メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢが０ｘＦＦになれば、ビット比較器４５６の出力ＣＣＡ、ＣＣＢにより、メインレジスタＡ４４０、Ｂ４４０の出力ＭＲＡ、ＭＲＢは０ｘ００に返る。
【０２０４】
この図４０に示す動作では、異なるテストパターン信号で、飛び先のパターンの共用化が可能で、テストベクタ数を削減できる。
【０２０５】
この実施の形態２−２では、実施の形態１と同じ効果が得られ、加えてアルゴリズミックデータ発生用レジスタ制御コードＡＤＲＣとアルゴリズミックデータ発生用レジスタ制御データＲＤＲＤに基づいて、アルゴリズミックなテストパターン信号ＴＰＳを発生することができ、テストベクタ数を削減でき、多様なテストパターンデータを発生して、多様なファンクションテストを実行することができる。また、多チャンネル構成で、各チャンネル０〜Ｎにおいて、並列的にテストパターン信号ＴＰＳを発生し、複数の、例えばＸ方向ラインにそれぞれに対応するテストパターン信号ＴＰＳを並列的に供給でき、例えばＤＵＴ１０に含まれるディジタル回路、とくにメモリ回路に対する試験を効果的に実行できる。
【０２０６】
実施の形態２−３
この実施の形態２−３は、パラレルに発生するテストパターン信号ＴＰＳを、シリアルテストパターン信号に変換するパラレルシリアル変換器４７５を有するこの発明による半導体集積回路の試験装置の実施の形態である。図４２はこの実施の形態２−３によるＢＯＳＴ制御部４０の構成を示し、図４３はこれに使用されるパラレルシリアル変換器の詳細な構成を示し、図４４はその動作タイミングチャートである。
【０２０７】
この実施の形態２−３では、パラレルシリアル変換器４７５とテストパターン発生器６２０を有する。パラレルシリアル変換器４７５はＢＯＳＴ制御部４０に含まれており、テストパターン発生器６２０はＰＧ部６０に含まれる。パラレルシリアル変換器４７５は、入力側に複数の入力端子ＩＮ１からＩＮＮを有し、また出力側にも複数の出力端子ＯＵＴ１からＯＵＴＮを有する。テストパターン発生器６２０は、多チャンネル構成とされ、複数のチャンネルＣＨ（１）からＣＨ（Ｎ）のそれぞれで、同時にパラレルに、テストパターンデータＴＰＤを発生する。これらのパラレルなテストパターンデータをとくに符号Ｐ−ＴＰＤで示す。テストパラレルシリアル変換器４７５は、これらのチャンネルＣＨ（１）からＣＨ（Ｎ）からのパラレルテストパターンデータＰ−ＴＰＤをシリアルテストパターンデータＳ−ＴＰＤに変換して、各出力端子ＯＵＴ１からＯＵＴＮに出力する機能を持つ。ただし、パラレルシリアル変換器４７５は、パラレルテストパターンデータＰ−ＴＰＤをそのまま出力することも可能である。
【０２０８】
パラレルシリアル変換器４７５は、図４３に示すように、多チャンネル構成とされ、複数のチャンネルＣＨ１からＣＨＮを有する。これらのチャンネルＣＨ１からＣＨＮのそれぞれに入力端子ＩＮ１からＩＮＮが形成され、また出力端子ＯＵＴ１からＯＵＴＮが形成される。パラレルシリアル変換器４７５のチャンネルＣＨ１からＣＨＮ−１には、それぞれセレクタ４７６と、フリップフロップ４７７が接続される。パラレルシリアル変換器４７５のチャンネルＣＨＮには、フリップフロップ４７７だけが接続される。セレクタ４７６は、入力Ａ、Ｂと、制御端子Ｓと、出力Ｆを有する。チャンネルＣＨ１からＣＨＮ−１に設けられた各セレクタ４７６の入力Ａは、それぞれ入力端子ＩＮ１からＩＮＮ−１に接続される。各セレクタ４７６の入力Ｂは、それぞれ次のチャンネルＣＨ２からＣＨＮに設けられたフリップフロップ４７７の出力Ｑに接続される。
【０２０９】
チャンネルＣＨ１からＣＨＮのそれぞれのフリップフロップ４７７の出力Ｆは、それぞれ出力端子ＯＵＴ１からＯＵＴＮに接続される。これらのフリップフロップ４７７のクロック入力には、テスト周期信号ＴＣＹが与えられる。
パラレルシリアル変換器４７５は、さらにＳＲフリップフロップ４７８を有する。これはセット入力Ｓとリセット入力Ｒを有し、その出力Ｏは各セレクタ４７６の制御端子Ｓに接続されている。このＳＲフリップフロップ４７８は、セット入力Ｓが変換ＯＮ信号ＣＯＮによって高レベルＨになれば、その出力Ｏが高レベルＨとなり、各セレクタ４７６の入力Ｂを出力Ｆに接続する。ＳＲフリップフロップ４７８のリセット入力Ｒが変換ＯＦＦ信号ＣＯＦによって高レベルＨとなれば、その出力Ｏは低レベルＬとなり、各セレクタ４７６は入力Ａを出力Ｆに与えるように、切り換る。
【０２１０】
図４４（ｅ）には、変換ＯＮ信号ＣＯＮが、図４４（ｆ）には変換ＯＦＦ信号ＣＯＦが示される。ＳＲフリップフロップ４７８が、変換ＯＦＦ信号ＣＯＦを受けて、各セレクタ４７６の入力Ａが出力Ｆに接続された状態では、パラレルシリアル変換器４７５の出力端子ＯＵＴ１からＯＵＴＮのそれぞれには、図４４（ａ）（ｂ）（ｃ）（ｄ）に示すパラレルタイプのテストパターンデータＰ−ＴＤＰが出力される。このパラレルタイプのテストパターンデータＰ−ＴＤＰは、第１のテスト周期ＴＡ（ＴＡ＝Ｎ×ＴＣＹ）では、入力端子ＩＮ１からＩＮＮに供給されたテストパターンデータＤＡ（１）、・・・、ＤＡ（Ｎ−２）、ＤＡ（Ｎ−１）、ＤＡ（Ｎ）がそのままパラレルに出力される。またテスト周期ＴＡに続く第２のテスト周期ＴＢ（ＴＢ＝Ｎ×ＴＣＹ）では、テストパターンデータＤＢ（１）、・・・、ＤＢ（Ｎ−２）、ＤＢ（Ｎ−１）、ＤＢ（Ｎ）がそのままパラレルに出力される。
【０２１１】
変換ＯＮ信号ＣＯＮが高レベルＨになり、各セレクタ４７６の入力Ｂが出力Ｆに接続されると、図４４（ｇ）に示すシリアルタイプのテストパターンデータＳ−ＴＰＤが現れる。このシリアルタイプのテストパターンデータＳ−ＴＰＤでは、図４４（ｈ）に示すテスト周期信号ＴＣＹに同期して、出力端子ＯＵＴ１からＯＵＴＮの出力が、図４４（ｇ）に示すように、順次切り替えられる。図４４（ｇ）は、出力端子ＯＵＴ１に現れるシリアルタイプのテストパターンデータＴＰＤＳを例示しており、これは、テスト周期信号ＴＣＹに同期して、第１のテスト周期ＴＡでは、順次テストデータＤＡ（１）、ＤＡ（２）、・・・、ＤＡ（Ｎ−１）、ＤＡ（Ｎ）がシリアルに出力される。同様に、第２のテスト周期ＴＢでは、テストデータＤＢ（１）、ＤＢ（２）、・・・、ＤＢ（Ｎ−１）、ＤＢ（Ｎ）が順次出力される。
【０２１２】
この実施の形態２−３によれば、実施の形態１と同じ効果があり、加えて、ＢＯＳＴ制御部４０がパラレルシリアル変換器４７５を持っているので、テストパターンデータをパラレルからシリアルに変換して出力することができ、シリアルなパターンデータを発生するためのテストパターンデータをＴＰＭ部５０に取り込む必要がなく、ＰＧ部６０もそのための記憶容量が削減できるとともに、シリアルタイプのテストパターンデータに基づくファンクションテストも可能であり、対応可能なファンクションテストの種類を、特別なテストパターンデータを取り込むことなく、実行できる。
【０２１３】
実施の形態２−４．
実施の形態２−４は実施の形態２−１、実施の形態２−２、実施の形態２−３を組み合わせたこの発明による半導体集積回路の試験装置の実施の形態である。図４５はこの実施の形態２−４の構成を示す。この実施の形態２−４は、ＰＧ部６０と、プログラムカウンタ４１０、または４１０Ａと、レジスタグループ４３０、４６０、４６５と、データスクランブラ４７１、４７２と、セレクタ４８０と、パラレルシリアル変換器４７５を有する。ＰＧ部６０は実施の形態２−２のように構成され、プログラムカウンタ４１０、４１０Ａは実施の形態２−１、２−２のように構成される。レジスタグループ４３０、４６０、４６５と、データスクランブラ４７１、４７２は、実施の形態２−２のように構成される。パラレルシリアル変換器４７５は実施の形態２−３のように構成される。
【０２１４】
セレクタ４８０は、Ｎチャンネルの多チャンネルで構成され、それぞれのチャンネルに配置される。このセレクタ４８０は、ＰＧ部６０に接続された入力Ａと、データスクランブラ４７１、４７２に接続された入力Ｂを、ＰＧ部６０からの制御信号Ｓによって切り替える。パラレルシリアル変換器４７５は、セレクタ４８０からのパラレルタイプのテストパターンデータＰ−ＴＰＤを、必要に応じて、シリアルタイプのテストパターンデータＳ−ＴＰＤに変換する。
【０２１５】
この実施の形態２−４では、実施の形態１と同じ効果が得られ、加えて多種のテストパターンデータを発生することが可能となり、ディジタル回路に対する多種のファンクション試験に容易に対応できる。
【０２１６】
実施の形態２−５．
この実施の形態２−５は図４５に示す各回路をプロセッサＰＲＳによってまとめて構成したものである。図４６は、この実施の形態２−６の構成を示す。プロセッサＰＲＳは、図４５に示すＰＧ部６０、ＴＧ部７０、プログラムカウンタ４１０、４１０Ａ、レジスタグループ４３０、４６０、４６５、データスクランブラ４７１、４７２、セレクタ４８０、パラレルシリアル変換器４７５をまとめた機能を有する。このプロセッサＰＲＳは、ＣＰＵ、ＤＳＰなどで構成される。
この実施の形態２−５では、実施の形態２−４と同じ効果を得ながら、しかもＢＯＳＴ装置２０がより簡略化される。
【０２１７】
実施の形態２−６．
この実施の形態２−６は、ＴＧ部７０の機能を拡張し、タイミング条件可変できるように改良したこの発明による半導体集積回路の試験装置の実施の形態である。図４７はこの実施の形態２−６による試験装置の全体の構成を示し、図４８はそのＢＯＳＴ制御部４０とＴＧ部７０とＷＦ部８０と出力判定部８５とＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５の詳細な構成を示す。図４９はこの実施の形態２−６の動作タイミングチャートである。
【０２１８】
この実施の形態２−６の全体の構成を図４７について説明するが、この全体の構成は図１に示す実施の形態１の全体の構成と類似している。この全体構成において、実施の形態２−６はＴＧ部７０がＢＯＳＴ制御部４０に対して、テスト周期信号ＴＣＹ、ストローブ信号ＳＴＢに加え、セットクロック信号ＳＣＬＫとリセットクロック信号ＲＣＬＫも供給する。セットクロック信号ＳＣＬＫ、リセットクロック信号ＲＣＬＫは、実施の形態１のクロック信号ＣＬＫに代わって、作られる。その他の構成は、図１と同じであり、同じ部分を同じ符号で示し、説明を省略する。
【０２１９】
図４８の詳細回路も、図２の詳細回路と類似している。この詳細回路において、ＴＧ部７０はテスト周期信号発生回路７００Ａと、セットクロック信号発生回路７１０Ａと、リセットクロック信号発生回路７１０Ｂと、ストローブ信号発生回路７１５Ａを含んでおり、これらの信号発生回路７００Ａ、７１０Ａ、７１０Ｂ、７１５Ａの構成が図２の詳細回路と相違している。加えて、ＢＯＳＴ制御部４０がメモリアドレスカウンタ４０１、４０２に加え、スタートトリガ発生回路４０３を有する。その他の構成は、図２の詳細回路と同じであり、同じ部分を同じ符号で示し、説明を省略する。
【０２２０】
図４８に示すテスト周期信号発生回路７００Ａは、タイミングデータメモリ７２０、一対のフリップフロップ７２１と７２２、一対の遅延回路７２３と７２４、一対のＯＲ回路７２５と７２６、およびＯＲ回路７２７を有する。タイミングデータメモリ７２０は、ＰＧ部６０からタイミンググループ信号ＴＧＳを受ける。このタイミンググループ信号ＴＧＳは、ＴＰＭ部５０からＰＧ部６０にダウンロードされたテストパターンデータＴＰＤから作られる。このタイミンググループ信号ＴＧＳは、テスト周期信号ＴＣＹにタイミング可変機能を付与する。タイミングデータメモリ７２０は、図４９（ｂ）に示すタイミングデータ信号ＴＤＳを発生する。このタイミングデータ信号ＴＤＳは、メモリアドレスカウンタ４０２がＰＧ部６０に供給するメモリアドレス信号（図４９の図（ａ）に示す）に基づいて、タイミングデータメモリ７２０から読み出される。
【０２２１】
フリップフロップ７２１、７２２はそれぞれタイミングデータ信号ＴＤＳを受ける入力Ｄと、遅延回路７２３、７２４に接続された出力Ｑと、クロック入力Ｃを有する。遅延回路７２３、７２４はｉｎ端子、Ｏｕｔ端子と制御入力Ｓを有し、フリップフロップ７２１、７２２の出力Ｑはそれぞれ遅延回路７２３、７２４の制御入力Ｓに接続される。遅延回路７２３、７２４のＯｕｔ端子はＯＲ回路７２７の各入力に接続され、このＯＲ回路７２７の出力がテスト周期信号ＴＣＹとなる。ＯＲ回路７２５は単に１つの入力を持ったＯＲ回路であり、この入力は遅延回路７２４のＯｕｔ端子に接続され、ＯＲ回路７２５の出力は遅延回路７２３のｉｎ端子に接続される。ＯＲ回路７２６は２つの入力を持ち、その１つの入力には、スタートトリガ発生回路４０３からのスタートトリガ信号ＳＴＳを受け、そのもう１つの入力は遅延回路７２３のＯｕｔ端子に接続されている。
【０２２２】
テスト周期信号発生回路７００Ａは、スタートトリガ信号ＳＴＳを受けて動作し、遅延回路７２３、７２４による遅延時間の後に、テスト周期信号ＴＣＹを発生する。この遅延時間は、タイミングデータメモリ７２０からのタイミングデータ信号ＴＤＳによって可変とされる。テスト周期信号ＴＣＹはメモリアドレスカウンタ４０１に供給されるほか、セットクロック信号発生回路７１０Ａ、リセットクロック信号発生回路７１０Ｂおよびストローブ信号発生回路７１５Ａにも供給される。
【０２２３】
セットクロック信号発生回路７１０Ａ、リセットクロック信号発生回路７１０Ｂおよびストローブ信号発生回路７１５Ａは、テスト周期信号発生回路７００Ａと同じに構成され、それぞれタイミングデータメモリ７２０、一対のフリップフロップ７２１、７２２、一対の遅延回路７２３、７２４、およびＯＲ回路７２５、７２６、７２７を有する。
セットクロック発生回路７１０Ａは、テスト周期信号ＴＣＹを受けて動作し、遅延回路７２３、７２４による遅延時間後に、セットクロック信号ＳＣＬＫを発生する。このセットクロック信号ＳＣＬＫは図４９（ｄ）に示されており、テスト周期信号ＴＣＹからの遅延時間ｔｓｃ０、ｔｓｃ１、・・・、ｔｓｃ６を持っている。これらの遅延時間は、テスト周期信号ＴＣＹの各サイクルにおいて可変であり、これらの各サイクルの遅延時間ｔｓｃ０、ｔｓｃ１、・・・、ｔｓｃ６は、セットクロック信号発生回路７１０Ａに内蔵されたタイミングデータメモリ７２０で調整される。このタイミングデータメモリ７２０には、タイミンググループ信号ＴＧＳが与えられる。
【０２２４】
リセットクロック信号発生回路７１０Ｂは、テスト周期信号ＴＣＹを受けて動作し、遅延回路７２３、７２４による遅延時間後に、リセットクロック信号ＲＣＬＫを発生する。このリセットクロック信号ＲＣＬＫは図４９（ｅ）に示されており、テスト周期信号ＴＣＹからの遅延時間ｔｒｃ０、ｔｒｃ１、・・・、ｔｒｃ６を持っている。これらの遅延時間は、テスト周期信号ＴＣＹの各サイクルにおいて可変であり、これらの各サイクルの遅延時間ｔｒｃ０、ｔｒｃ１、・・・、ｔｒｃ６は、リセットクロック信号発生回路７１０Ｂに内蔵されたタイミングデータメモリ７２０で調整される。このタイミングデータメモリ７２０には、タイミンググループ信号ＴＧＳが与えられる。
同様に、ストローブ信号発生回路７１５Ａは、テスト周期信号ＴＣＹを受けて動作し、遅延回路７２３、７２４による遅延時間後に、ストローブ信号ＳＴＢを発生する。このストローブ信号ＳＴＢは図４９（ｆ）に示されており、テスト周期信号ＴＣＹからの遅延時間ｔｓｔ０、ｔｓｔ１、・・・、ｔｓｔ６を持っている。これらの遅延時間は、テスト周期信号ＴＣＹの各サイクルにおいて可変であり、これらの各サイクルの遅延時間ｔｓｔ０、ｔｓｔ１、・・・、ｔｓｔ６は、ストローブ信号発生回路７１５Ａに内蔵されたタイミングデータメモリ７２０で調整される。このタイミングデータメモリ７２０には、タイミンググループ信号ＴＧＳが与えられる。
【０２２５】
図４９に示す実施の形態２−６の動作タイミングチャートにおいて、図（ｉ）に示すテスト出力パターン信号ＴＯＰは、図４９（ｈ）に示すテストパターン信号ＴＰＳが１のときにはセットクロック信号ＳＣＬＫで高レベルＨとなり、リセットクロック信号ＲＣＬＫで低レベルＬとなる。またこのテスト出力パターン信号ＴＯＰは、テストパターン信号ＴＰＳが０のときにはセットクロック信号ＳＣＬＫでも低レベルＬを維持する。このテスト出力パターン信号ＴＯＰのタイミングは、セットクロック信号ＳＣＬＫおよびリセットクロック信号ＲＣＬＫのタイミングを可変とすることによって可変にできる。テスト入力パターン信号ＴＩＰについても同様である。また、図４９（ｇ）に示すテスト入力・判定パターン信号ＪＰＳが判定状態であるときに、ストローブ信号ＳＴＢにより出力判定回路８５による判定が実施されるが、このストローブ信号ＳＴＢのタイミングも可変である。
【０２２６】
このように、実施の形態２−６では、テスト入力パターン信号ＴＩＰおよびテスト出力パターン信号ＴＯＰのタイミングを可変とし、また出力判定のためのストローブ信号ＳＴＢのタイミングも可変することができ、ディジタル回路に対する多種のファンクション試験に対応して、より実効的な試験が可能となる。
【０２２７】
実施の形態２−７．
この実施の形態２−７は、出力判定部８５におけるテストパターン信号ＴＰＳと、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５におけるテスト入力パターン信号ＴＩＰの電圧レベルを可変としたこの発明のよる半導体集積回路の試験装置の実施の形態である。図５０はこの実施の形態２−７における出力判定部８５とＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５の詳細を示す。
【０２２８】
まず、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５は、ドライバ９６５と、高レベル側電圧発生器９６６と、低レベル側電圧発生器９６７と、入出力切替スイッチ９６８と、判定用高レベル側コンパレータ９６９と、判定用低レベル側コンパレータ９７０と、判定用高レベル側電圧発生器９７１と、判定用低レベル側電圧発生器９７２とを有する。高レベル側電圧発生器９６６、低レベル側電圧発生器９６７、判定用高レベル側電圧発生器９７１、および判定用低レベル側電圧発生器９７２は、それぞれディジタルアナログコンバータ（ＤＡＣ）によって構成される。
【０２２９】
ドライバ９６５は、ＩＮ端子とＯＵＴ端子とＶｈ端子とＶｌ端子を有する。このドライバ９６５のＩＮ端子には、ＷＦ部８０からのテスト入力パターン信号ＴＩＰが供給され、そのＶＨ端子には高レベル側電圧発生器９６６から高レベル電圧ＶＨが供給され、またそのＶｌ端子には低レベル側電圧発生器９６７から低レベル電圧ＶＬが供給される。ドライバ９６５のＯＵＴ端子は入出力切替スイッチ９６８に接続される。高レベル側電圧発生器９６６は、高レベル電圧ＶＨを可変して供給し、低レベル側電圧発生器９６７は低レベル電圧ＶＬを可変して供給できる。したがって、ドライバ９６６のＯＵＴ端子では、テスト入力パターン信号ＴＩＰの高レベル電圧ＶＨと、低レベル電圧ＶＬを変化することができ、このテスト入力パターン信号ＴＩＰが入出力切替スイッチ９６８を経てＤＵＴ１０に供給される。入出力切替スイッチ９６８は、ＤＵＴ１０へテスト入力パターン信号ＴＩＰを供給するときにオンとなり、出力判定部８０がテストパターン信号ＴＰＳによりテスト出力パターン信号ＴＯＰを判定するときにオフとなる。
【０２３０】
判定用高レベル側コンパレータ９６９は、＋入力と、−入力と、ＯＵＴ端子を有し、＋入力と−入力を反転比較する。このコンパレータ９６９の＋入力には、判定用高レベル側電圧発生器９７１から判定用高レベル電圧ＶＯＨが供給され、またその−入力は入出力切替スイッチ９６８の出力側に接続され、テスト出力パターン信号ＴＯＰまたは入出力切替スイッチ９６８から出力されるテスト入力パターン信号ＴＩＰがＶＩＮとして供給される。判定用低レベル側コンパレータ９７０も、＋入力と−入力とＯＵＴ端子を有し、＋入力と−入力を非反転比較する。このコンパレータ９７０の＋入力には、テスト出力パターン信号ＴＯＰまたは入出力切替スイッチ９６８から出力されるテスト入力パターン信号ＴＩＰがＶＩＮとして供給され、またその−入力には、判定用低レベル側電圧発生器９７２から判定用低レベル電圧ＶＯＬが供給される。
判定用高レベル側コンパレータ９６９は、ＶＩＮがＶＯＨよりも高いか、低いか検出するもので、ＶＩＮ＞ＶＯＨであれば正常と判断して、その出力は低レベルＬとなり、ＶＩＮ＜ＶＯＨであればエラーと判断して、その出力は高レベルＨとなる。また判定用低レベル側コンパレータ９７０は、ＶＩＮがＶＯＬよりも低いか、高いかを検出するもので、ＶＩＮ＜ＶＯＬであれば正常と判断して、その出力は低レベルＬとなり、ＶＩＮ＞ＶＯＬであればエラーと判断して、その出力は高レベルＨとなる。
【０２３１】
出力判定部８５は、３つのＡＮＤ回路８６０、８６１、８６２と、ＮＡＮＤ回路８６３と、フリップフロップ８６４と、デコーダ回路８６５を有する。ＮＡＮＤ回路８６３はコンパレータ９６９、９７０の出力を２つの入力端子に受ける。ＡＮＤ回路８６０、８６１はそれぞれ３つの入力端子を有する。ＡＮＤ回路８６２は２つの入力端子を有する。ＡＮＤ回路８６０の１つの入力は判定用低レベル側コンパレータ９７０のＯＵＴ端子に接続され、もう１つの入力には判定パターン信号ＴＰＳが与えられる。ＡＮＤ回路８６１の１つの入力は判定用高レベル側コンパレータ９６９のＯＵＴ端子に接続され、もう１つの入力にはテストパターン信号ＴＰＳが与えられる。ＮＡＮＤ回路８６３の２つの入力は、それぞれ判定用高レベル側コンパレータ９６９のＯＵＴ端子と、判定用低レベル側コンパレータ９７０のＯＵＴ端子に接続され、このＮＡＮＤ回路８６３の出力はＡＮＤ回路８６２の１つの入力に接続される。フリップフロップ８６４はＡＮＤ回路８６０、８６１、８６２の各出力端子に接続される３つの入力Ｄ１、Ｄ２、Ｄ３と、それらに対応する３つの出力Ｑ１、Ｑ２、Ｑ３を有する。出力Ｑ１は高レベル側エラーデータ信号ＨＥＳを出力し、出力Ｑ２は低レベル側エラーデータ信号ＬＥＳを出力し、出力Ｑ３は高低レベル間エラーデータ信号ＨＬＥＳを出力する。
【０２３２】
デコーダ回路８６５は、出力Ａ０、Ａ１、Ｂ０を有し、またＰＧ部６０から入出力切替制御信号Ｓ０−Ｓ２を受ける。出力Ａ０はＡＮＤ回路８６０のもう１つの入力に接続され、出力Ａ１はＡＮＤ回路８６１のもう１つの入力に接続され、また出力Ｂ０はＡＮＤ回路８６２のもう１つの入力に接続される。これらの出力Ａ０、Ａ１によって、ＡＮＤ回路８６０、８６１、８６２の動作状態が制御され、また出力Ｂ０によって入出力切替スイッチ９６８の切替が行なわれる。デコーダ回路８６５の出力Ａ０、Ａ１、Ｂ０は、制御信号Ｓ０−Ｓ２に応じて次のようになる。
【０２３３】
まずＳ０＝０、Ｓ１＝０、Ｓ２＝０であれば、出力Ａ０＝Ｌ、出力Ａ１＝Ｌ、Ｂ０＝Ｈとなる。すなわち、出力Ａ０、Ａ１はともに低レベルＬとなり、ＡＮＤ回路８６０、８６１、８６２による判定は停止される。出力Ｂ０は高レベルＨとなり、入出力切替スイッチ９６８をオンにし、テスト入力パターン信号ＴＩＰがＤＵＴ１０に供給される。
Ｓ０＝１、Ｓ１＝０、Ｓ２＝０のときには、出力Ａ０＝Ｈ、Ａ１＝Ｌ、Ｂ０＝Ｌとなる。すなわち、出力Ａ０が高レベルＨとなることにより、ＡＮＤ回路８６０、８６１による判定が実行され、コンパレータ９６９、９７０の出力とテストパターン信号ＴＰＳの判定が行なわれる。すなわち、テストパターン信号ＴＰＳが高レベルＨのときに、コンパレータ９６９、９７０の出力の判定が行なわれ、コンパレータ９６９の出力が高レベルＨであれば、高レベル側エラーデータ信号ＨＥＳが高レベルＨとなり、またコンパレータ９７０の出力は高レベルＨであれば、低レベル側エラーデータ信号ＬＥＳが高レベルＨとなる。出力Ａ１が低レベルＬであるので、ＡＮＤ回路８６２による判定は停止している。出力Ｂ０が低レベルＬであるので、入出力切替スイッチ９６８はオフとなり、ＤＵＴ１０からのテスト出力パターン信号ＴＯＰがコンパレータ９６９、９７０に取り込まれる。
【０２３４】
Ｓ０＝０、Ｓ１＝１、Ｓ２＝０のときには、出力Ａ０＝Ｌ、Ａ１＝Ｈ、Ｂ０＝Ｌとなる。このときには、ＡＮＤ回路８６０、８６１による判定は停止され、ＡＮＤ回路８６２による判定が実行される。このＡＮＤ回路８６２による判定はテストパターン信号ＴＰＳとテスト出力パターン信号ＴＯＰの高レベル側と低レベル側の間の判定であり、もしエラーがあれば、高低レベル間エラーデータ信号ＨＬＥＳは高レベルとなる。出力Ｂ０が低レベルＬであり、入出力切替スイッチ９６８はオフとなり、ＤＵＴ１０からのテスト出力パターン信号ＴＯＰがコンパレータ９６９、９７０に取り込まれる。
【０２３５】
Ｓ０＝１、Ｓ１＝１、Ｓ２＝０のときには、出力Ａ０＝Ｈ、Ａ１＝Ｌ、Ｂ０＝Ｈとなる。このときには、ＡＮＤ回路８６０、８６１による判定は実行されるが、入出力切替スイッチ９６８がオンとされるので、テスト入力パターン信号ＴＩＰがコンパレータ９６９、９７０に取り込まれ、結果としてドライバ９６５が自己判定される。
Ｓ０＝１、Ｓ１＝１、Ｓ２＝１のときには、出力Ａ０＝Ｌ、Ａ１＝Ｈ、Ｂ０＝Ｈとなる。このときには、ＡＮＤ回路８６０、８６１による判定は停止され、ＡＮＤ回路８６２による判定が実行されるが、入出力切替スイッチ９６８がオンとされるので、テスト入力パターン信号ＴＩＰがコンパレータ９６９、９７０に取り込まれ、結果としてドライバ９６５が自己判定される。
【０２３６】
この実施の形態２−７によれば、実施の形態１と同じ効果が得られる上に、テスト入力パターン信号ＴＩＰの電圧レベルを可変とし、またテスト出力パターン信号ＴＯＰに対する判定用電圧レベルを可変とすることができ、ディジタル回路に対する多種のファンクション試験を、電圧レベルを変えながら、効果的に実行できる。
【０２３７】
実施の形態２−８．
この実施の形態２−８は、実施の形態２−７に対応して高レベル側エラーデータ信号ＨＥＳ、低レベル側エラーデータ信号ＬＥＳ、および高低レベル間エラーデータ信号ＨＬＥＳを取り込むように改良したこの発明による半導体集積回路の試験装置の実施の形態である。図５１はこの実施の形態２−８による出力判定部８５と、エラー情報メモリ部９０の構成を示す。
【０２３８】
この実施の形態２−８では、ＢＯＳＴ装置２０の出力判定部８５は、図５１に示すように、さらにＯＲ回路８６６を有する。このＯＲ回路８６６は３つの入力を有し、これらの３つの入力がそれぞれフリップフロップ８６４の出力Ｑ１、Ｑ２、Ｑ３に接続されている。このＯＲ回路８６６の出力はパルス発生回路８５４に接続され、このパルス発生回路８５４の出力はインバータ回路８５５を介して、エラー情報メモリ部９０の書き込み端子ＷＲに接続されている。フリップフロップ８６４の出力Ｑ１、Ｑ２、Ｑ３からの高レベル側エラーデータ信号ＨＥＳ、低レベル側エラーデータ信号ＬＥＳ、高低レベル間エラーデータ信号ＨＬＥＳは、エラー情報メモリ部９０のＤＡＴＡ端子に供給される。
【０２３９】
この実施の形態２−８によれば、高レベル側エラーデータ信号ＨＥＳ、低レベル側エラーデータ信号ＬＥＳ、高低レベル間エラーデータ信号ＨＬＥＳが高レベルＨになる度に、パルス発生回路８５４がメモリライト信号ＭＷＲを発生し、これがインバータ回路８５５を経由して書き込み端子ＷＲに供給されるので、高レベル側エラーデータ信号ＨＥＳ、低レベル側エラーデータ信号ＬＥＳ、高低レベル間エラーデータ信号ＨＬＥＳが高レベルＨになる度に、これらのエラーデータがメモリアドレス信号ＭＡＤとともにエラー情報メモリ部９０に記憶される。ＣＰＵ部３３は、このエラー情報メモリ部９０の記憶情報を読み出し、ＤＵＴ１０のエラー解析を行なう。
【０２４０】
この実施の形態２−８では、実施の形態１と同じ効果を得た上で、さらに高レベル側エラーデータ信号ＨＥＳ、低レベル側エラーデータ信号ＬＥＳ、高低レベル間エラーデータ信号ＨＬＥＳを記憶することにより、エラー情報を充実させ、エラー解析能力を向上し、そのロジックアナライザ機能を充実させることができる。
【０２４１】
続いて、ＢＯＳＴ装置２０に対し、ＰＣカードなどの着脱可能な記憶媒体を組み合わせるタイプのこの発明による半導体集積回路の試験装置の実施の態様３−１から３−６について説明する。これらの実施の形態３−１から３−６は、実施の形態１の機能を持った上に、それぞれこれから説明する構成、機能を付加して構成される。これらの実施の形態３−１から３−６も、この発明による半導体集積回路の製造方法に含まれる試験工程において、使用される。
実施の形態３−１．
図５２はＴＰＭ部５０に、着脱可能な記憶媒体を組み合わせるタイプの実施の形態３−１を示す。図５２（ａ）はその組合わせによるＢＯＳＴ装置２０の１つの実施態様を示し、図５２（ｂ）は組み合わせる記憶媒体の他の実施態様を示し、図５２（ｃ）は記憶媒体を組み合わせる回路基板を増設したＢＯＳＴ装置２０の他の実施態様を示し、また図５２（ｄ）は記憶媒体の組合せによるＢＯＳＴ装置２０の他の実施態様を示す。
【０２４２】
この実施の形態３−１では、図１１、図１２に示した実施の形態１−７に対して、着脱可能な記憶媒体が組み合わされる。図５２（ａ）の実施態様では、図１１、１２に示した回路基板２１５に着脱可能な記憶媒体２３０が組み合わせたＢＯＳＴ組立２１０Ｋが構成される。この着脱可能な記憶媒体２３０としては、ＰＣカードＡＴＡ仕様のＰＣカード、コンパクトフラッシュ（登録商標）メモリ、スマートメディア、ミニチュアカード、マルチメディアカード、メモリスティックなど、Ｉ／Ｆ規格が標準化されていて、着脱可能な記憶媒体が使用される。図５２（ａ）に示すＢＯＳＴ組立２１０Ｋでは、回路基板２１５の一面に、カード挿入スロットを有する保持部材２３１が取り付けられる。この保持部材２３１には、記憶媒体２３０としてＰＣカードが使用され、これが着脱可能に保持される。このＰＣカードからなる記憶媒体２３０は、ＢＯＳＴ装置２０のＴＰＭ部５０のメモリを構成する。このＰＣカードからなる記憶媒体２３０は、それ自体でＴＰＭ部５０のメモリをすべて構成するようにすることもできるが、回路基板２１５にＴＰＭ部５０の半導体メモリが搭載され、このＰＣカードからなる記憶媒体２３０がＴＰＭ部５０の記憶容量を増大させるように、加えられる形式も採用できる。一般に、ＰＣカードは、低速であるが、小型、大容量の記憶媒体であり、とくにこの発明によるＢＯＳＴ装置２０のＴＰＭ部５０を構成するメモリに適している。
【０２４３】
図５２（ａ）に示すＢＯＳＴ組立２１０Ｋでは、ＰＣカードからなる記憶媒体２３０が直接的に保持部材２３１に挿入されるが、図５２（ｂ）に示すように、カードアダプタ２３２が用意され、このカードアダプタ２３２に、記憶媒体２３０が着脱可能に取り付けられるように構成することも可能である。この図５２（ｂ）の実施態様では、カードアダプタ２３２が保持部材２３１に着脱可能に挿入される。この図５２（ｂ）の実施態様では、記憶媒体２３０として、コンパクトフラッシュ（登録商標）メモリ、スマートメディアなどが適している。
【０２４４】
図５２（ｃ）の実施態様は、回路基板２１５に対して保持部材２３１を設けるとともに、さらにこの回路基板２１５に隣接して、回路基板２１５Ａを増設したＢＯＳＴ組立２１０Ｌを使用する。結果として、この図５２（ｃ）のＢＯＳＴ組立２１０Ｌでは、５枚の回路基板２１１から２１５に、さらに１枚の増設回路基板２１５Ａが加えられる。この増設回路基板２１５Ａは、例えば回路基板２１５と平行に配置され、この増設回路基板２１５Ａにも保持部材２３１が設けられ、図５２（ａ）に示すＰＣカードからなる記憶媒体２３０または図５２（ｂ）に示すカードアダプタ２３２が挿入される。
【０２４５】
図５２（ｄ）のＢＯＳＴ組立２１０Ｍでは、回路基板２１５に、比較的小さな寸法の保持部材２３１Ａが設けられる。この保持部材２３１Ａには、図５２（ｂ）に示す比較的小さな記憶媒体２３０が着脱可能に挿入される。
【０２４６】
図５３は実施の形態３−１に基づくＢＯＳＴ組立２１０Ｎを示す側面図である。このＢＯＳＴ組立２１０Ｎは、回路基板２１５Ａ、２１５Ｂが増設され、これらの増設回路基板２１５Ａ、２１５Ｂのそれぞれに保持部材２３１が付設されている構成を除き、他の構成は図１１、１２に示すＢＯＳＴ組立２１０Ｂと基本的に同じである。回路基板２１３、２１４、２１５、２１５Ａ、２１５Ｂが回路基板２１１、２１２と垂直に配置される。回路基板２１５Ａ、２１５Ｂには、それぞれ記憶媒体２３０に対するコネクタ２３３が付設されている。
【０２４７】
図５４は記憶媒体２３０に対して、テストパターンデータＴＰＤを書き込む場合のシステム構成例を示す。図５４（ａ）では、パーソナルコンピュータ端末１５が使用され、この端末１５に記憶媒体２３０を挿入した状態で、記憶媒体２３０にテストパターンデータＴＰＤが書き込みされる。テストパターンデータＴＰＤの書き込みが終了した記憶媒体２３０がＢＯＳＴ装置２０の保持部材２３１、２３１Ａに挿入される。
図５４（ｂ）では、ＢＯＳＴ装置２０の保持部材２３１、２３１Ａに、記憶媒体２３０を挿入した状態で、パーソナルコンピュータ端末１５から記憶媒体２３０にテストパターンデータＴＰＤの書き込みが行なわれる。この場合には、Ｉ／Ｆ部１７を経由して、記憶媒体２３０へのテストパターンデータＴＰＤの書き込みが行なわれる。
【０２４８】
この実施の形態３−１によれば、ＢＯＳＴ装置２０を構成する回路基板に、ＰＣカードなどの記憶媒体２３０を着脱可能に取り付け、この記憶媒体２３０を用いて、ＴＰＭ部５０を構成したので、ＴＰＭ部５０の記憶容量を簡単に増大することができ、この記憶媒体２３０により多くのテストパターンデータを記憶し、ＢＯＳＴ装置２０による試験機能を増強することができる。加えて、記憶媒体２３０は着脱可能であり、この記憶媒体２３０を別の端末などに挿入して、テストパターンデータを記憶させることもでき、ＢＯＳＴ装置２０を使わずに、簡便に、テストパターンデータの記憶を行なうこともできる。
【０２４９】
実施の形態３−２．
この実施の形態３−２は、ＰＧ部６０にデュアルポートメモリを使用し、ＴＰＭ部５０からのテストパターンデータＴＰＤのダウンロードを、ＰＧ部６０からのテストパターン信号ＴＰＳ、テスト入力・判定パターン信号ＪＰＳの読み出しと同時に行なうことができるように改良したこの発明による半導体集積回路の試験装置の実施の形態である。この実施の形態３−２では、着脱可能な記憶媒体２３０が使用され、とくにＰＣカードＡＴＭ仕様に基づくＰＣカードが記憶媒体２３０として使用される。図５５はこの実施の形態３−２によるＢＯＳＴ制御部４０と、ＴＰＭ部５０と、ＰＧ部６０の信号入出力システムを示す。また図５６は図５５に示す信号入出力システムの詳細を示す。
【０２５０】
この発明では、ディジタル回路に対する複数のテスト項目に対応した複数のテストパターンデータＴＰＤがＴＭＰ部５０に記憶され、この複数のテストパターンデータの中から実行テストパターンに対応したテストパターンデータがＰＧ部６０にダウンロードされる。この構成により、ＢＯＳＴ装置２０ｎにより、簡単にしかも効率的なディジタル回路のテストを実行できる。しかし、ＴＰＭ部５０からＰＧ部６０への実行テストパターンデータのダウンロードには時間がかかる。この実施の形態３−２では、ＰＧ部６０にデュアルポートメモリを使用し、ＰＧ部６０への実行テストパターンデータのダウンロードを、ＰＧ部６０からのテストパターンデータＴＰＤの読み出し動作中に、並行して実施できるようにして、ダウンロードにかかる時間を実効的に減少する。
【０２５１】
ＰＧ部６０は、図５５に示すように、デュアルポートメモリ６２０を有する。このＰＧ部６０は、多チャンネル構成とされ、例えば１チャンネル当たり３２キロバイトとし、０から１５チャンネルの１６のチャンネルを構成する。
各チャンネルのデュアルポートメモリ６２０は、２つの入出力ポート６２１、６２２を有する。入出力ポート６２１は左ポート（Ｌポート）、入出力ポート６２２は右ポート（Ｒポート）である。これらの左ポート６２１、右ポート６２２は、それぞれ４つのポートＰＯ１からＰＯ４を含む。ポートＰＯ１は読み出し書き込み信号Ｒ／Ｗの入力ポートであり、ポートＰＯ２はデータ信号ＤＱの入出力ポートであり、ポートＰＯ３はアドレス信号ＡＤＤの入力ポートであり、ポートＰＯ４はクロックＣＬＫの入力ポートである。
【０２５２】
ＢＯＳＴ制御部４０は、ＰＧ部６０との間で信号のやり取りを行ない、またＴＰＭ部５０を構成する記憶媒体２３０との間で信号のやり取りを行なう。この記憶媒体２３０は、この実施の形態３−２では、ＰＣカードＡＴＡ仕様のＰＣカード２３０Ａであり、信号はＰＣカードＡＴＡ仕様に規定された信号となる。ＢＯＳＴ制御部４０からＰＣカード２３０Ａへ供給される信号は、信号Ａ［０．．１０］、カード選択信号／ＣＥ１／ＣＥ２、アトリビュート領域およびタスクファイル領域のレジスタ制御信号／ＯＥ、ＡＴＡＳＥＬ信号、アトリビュート領域およびタスクファイル領域のレジスタ入力信号／ＷＥ、タスクファイル領域のレジスタのデータ出力信号ＩＯＲＤ、タスクファイル領域のレジスタのデータ入力信号ＩＯＷＲ、タスクファイル領域へのアクセス信号／ＲＥＧ、ＲＥＳＥＴ，／ＲＥＳＥＴ信号、ＣＳＥＬ信号を含む。
【０２５３】
ＢＯＳＴ制御部４０とＰＣカード２３０Ａとの間で双方向にやり取りされる信号は、Ｄ［０．．１５］、ＢＶＤ１信号、／ＳＴＳＣＨＧ，／ＰＤＩＡＧ信号、ＢＶＤ２信号、／ＳＰＫＲ，／ＤＡＳＰ信号を含む。ＰＣカード２３０ＡからＢＯＳＴ制御部４０へ供給される信号は、ＲＤＹ，／ＢＳＹ信号、／ＩＲＥＱ，／ＩＮＴＲＱ信号、ライトプロテクト信号ＷＰ，／ＩＯＩＳ１６信号、／ＩＮＰＡＣ信号、／ＷＡＩＴ信号、ＩＯＲＤＹ信号、電源電圧設定信号／ＶＳ１，／ＶＳ２、カード検出信号／ＣＤ１，／ＣＤ２を含む。
ＢＯＳＴ制御部４０にはＣＰＵ部３３と、ＰＣカードＡＴＡ Ｉ／Ｆ１７が接続される。
【０２５４】
図５６では、実施の形態３−２におけるＢＯＳＴ制御部４０とＣＰＵ部３３の詳細が示される。このＢＯＳＴ制御部４０は、外部／内部信号切替回路４８０、アトリビュートアクセス回路とタスクファイルアクセス回路４８１、リセット生成回路４８２、カード装着検出回路４８３、Ｒ／Ｗ制御回路４８４、アドレス発生回路４８５、アドレスコマンド発生回路４８６、クロック回路４８７、割り込みフラグ制御回路４８８を有する。ＣＰＵ部３３は、ＣＰＵ３３０とＯＲ回路３３１を有する。
【０２５５】
外部／内部信号切替回路４８０は、ＢＯＳＴ制御部４０の外部のＰＣカードＡＴＡ Ｉ／Ｆ１７と、ＢＯＳＴ制御部４０の内部回路との切替を行なう。アドレスコマンド発生回路４８６はＣＰＵ３３０およびアドレス発生回路４８５と信号のやり取りを行ない、外部／内部信号切替回路４８０に信号Ａ［０．．１０］、Ａ［１．．１０］を供給し、またデュアルポートメモリ６２０のＬポートのポートＰＯ３に信号ＡＤＤ［０．．１４］を供給する。アドレス発生回路４８５はデュアルポートメモリ６２０のＲポートのポートＰＯ３に信号Ａ［０．．１４］を供給する。Ｒ／Ｗ制御回路４８４はデュアルポートメモリ６２０のＲポートのポートＰＯ１に読み出し書き込み信号Ｒ／Ｗを供給する。テスト周期信号ＴＣＹは、Ｒ／Ｗ制御回路４８４、アドレス発生回路４８５に供給され、またデュアルポートメモリ６２０のＲポートのポートＰＯ４にクロックＣＬＫを供給する。外部／内部信号切替回路４８０は、信号ＤＱ［０．．１５］をデュアルポートメモリ６２０のＲ、ＬポートのポートＰＯ２に供給する。
【０２５６】
アトリビュート回路およびタスクファイルアクセス回路４８１は、デュアルポートメモリ６２０のＬポートのポートＰＯ４、ＰＯ１にそれぞれクロックＣＬＫ、読み出し書き込み信号Ｒ／Ｗを供給する。またこのアトリビュート回路およびタスクファイルアクセス回路４８１は、ＣＰＵ３３０との間で信号のやり取りを行ない、外部／内部信号切替回路４８０に、信号Ａ０、信号／ＲＥＧ、／ＣＥ１、／ＣＥ２、／ＯＥ、／ＷＥ、／ＩＯＲＤ、／ＩＯＷＲ信号を供給する。リセット生成回路４８２はＲＥＳＥＴ信号を供給する。カード装着検出回路４８３には、信号／ＣＤ１、／ＣＤ２が与えられ、このカード装着検出回路４８３の出力は割り込みフラグ制御回路４８８に供給される。この割り込みフラグ制御回路４８８には他にＲＤＹ，／ＢＳＹ信号とアドレスコマンド信号が供給される。この割り込みフラグ制御回路４８８の出力（反転出力）はＯＲ回路３３１に供給される。
【０２５７】
図５６に示すＢＯＳＴ制御部４０とＰＧ部６０を構成するデュアルポートメモリ６２０は、１枚の回路基板４９０に搭載される。この回路基板４９０は、チャンネル０から１５のそれぞれについて同様に構成され、各回路基板４９０のデュアルポートメモリ６２０からテストパターンデータＴＰＤが読み出される。
【０２５８】
図５７は実施の形態３−２により、ＴＭＰ部５０からＰＧ部６０へテストパターンデータＴＰＤを転送し、ＰＧ部６０でテストパターン信号ＴＰＳとテスト入力・判定パターン信号ＪＰＳを発生させ、ＤＵＴ１０の試験を行なう基本手順を示すフローチャートである。
【０２５９】
この図５７のフローチャートは、開始から終了までの間に、１３のステップＳ１０からＳ２２を含む。これらのステップＳ１０からＳ２２は、すべてシリーズに実行される。開始直後、ステップＳ１０では、テスタ１８からＢＯＳＴ装置２０のＣＰＵ部３３に、ＢＯＳＴ通信Ｉ／Ｆ部３０を経由して、実行するテストに該当するテストコードＴＣＤが送信される。次のステップＳ１１では、ＢＯＳＴ装置２０のＣＰＵ部３３は、ＲＥＡＤＹ／ＢＵＳＹフラグ信号を低レベルＬから高レベルＨとし、このＲＥＡＤＹ／ＢＵＳＹフラグ信号をテスタ１８へ送信する。ＣＰＵ部３３は、次のステップＳ１２において、受信したテストコードＴＣＤに基づき、ＢＯＳＴ制御部４０を介してＢＯＳＴ装置２０の各回路部分に初期設定を行なう。次のステップＳ１３では、ＢＯＳＴ制御部４０はＣＰＵ部３３の指示により、ＴＰＭ部５０からＰＧ部６０へ、実行するテストコードＴＣＤに対応するテストパターンデータＴＰＤを転送する。
【０２６０】
ステップＳ１３では、ＢＯＳＴ制御部４０からＣＰＵ部３３へ、テストパターンデータＴＰＤの転送完了を伝える。次のステップＳ１５では、ＣＰＵ部３３はＲＥＡＤＹ／ＢＵＳＹフラグ信号を高レベルＨから低レベルＬに戻し、これをＢＯＳＴ通信Ｉ／Ｆ部３０を経由してテスタ１８に通信する。テスタ１８は、このＲＥＡＤＹ／ＢＵＳＹフラグ信号の受信に基づき、ステップＳ１６において、測定スタート信号ＭＳＴをＣＰＵ部３３へ送信する。次のステップＳ１７では、ＣＰＵ部３３は再びＲＥＡＤＹ／ＢＵＳＹフラグ信号を低レベルＬから高レベルＨとし、このＲＥＡＤＹ／ＢＵＳＹフラグ信号をテスタ１８に伝達するとともに、ＢＯＳＴ制御部４０に対し、ＰＧ部６０からのテストパターンデータＴＰＤの読み出しを指示する。
【０２６１】
この読み出し指示により、ステップＳ１８では、ＢＯＳＴ制御部４０はＰＧ部６０から実行するテストパターンデータＴＰＤの読み出しを行ない、ＰＧ部６０はその読み出しによってテストパターン信号ＴＰＳおよびテスト入力・判定パターン信号ＪＰＳを発生する。このテストパターン信号ＴＰＳはＷＦ部８０においてテスト入力パターン信号ＴＩＰに整形され、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５を経由してＤＵＴ１０に送られ、ＤＵＴ１０のテストが実行される。ステップＳ１９では、出力判定部８５がＤＵＴ１０からのテスト出力パターン信号ＴＯＰを、テストパターン信号ＴＰＳを用いて判定し、エラーが発生する毎に、そのエラー情報がエラー情報メモリ９０に記憶される。次のステップＳ２０では、エラー情報がエラー情報メモリ９０からＣＰＵ部３３へ読み出され、判定、解析される。ステップＳ２１では、ＣＰＵ部３３はＲＥＡＤＹ／ＢＵＳＹフラグ信号を高レベルＨから低レベルＬに変化させ、これをＢＯＳＴ通信Ｉ／Ｆ部３０をテスタ１８に伝達する。ＣＰＵ部３３は、続いてステップＳ２２において、エラー情報の解析によって得られたエラーコードＥＣＤをテスタ１８に送信する。
【０２６２】
図５８は、図５７のステップＳ１３におけるＴＰＭ部５０からＰＧ部６０へのテストパターンデータＴＰＤの転送と、ステップＳ１８におけるＰＧ部６０からのテストパターンデータＴＰＤの読み出し動作の詳細を示す。図５８の上部には、（１）ＰＣカード読み出し動作を示す。このＰＣカード読み出し動作は、ＰＣカード２３０ＡからのテストパターンデータＴＰＤの読み出し動作を示し、その下の（２）ＰＧ書き込み動作は、ＰＣカード２３０Ａから読み出されたテストパターンデータＴＰＤのデュアルポートメモリ６２０への書き込み動作を示し、さらにその下の（３）ＰＧ読み出し動作は、デュアルポートメモリ６２０からのテストパターンデータＴＰＤの読み出し動作を示す。
【０２６３】
図５８の（１）ＰＣカード読み出し動作では、図（ａ）にＰＣカード２３０Ａに対する信号Ａ［０．．１０］を、図（ｂ）にカード選択信号／ＣＥ１信号を、図（ｃ）にカード選択信号／ＣＥ２を、図（ｄ）にタスクファイル領域のレジスタのデータ出力制御信号／ＩＯＲＤを、図（ｅ）にタスクファイル領域のレジスタのデータ入力制御信号ＩＯＷＲを、図（ｆ）に信号Ｄ［０．．１５］を、また図（ｇ）に／ＩＲＥＱ信号をそれぞれ示す。また、図５８の（２）ＰＧ書き込み動作と（３）ＰＧ読み出し動作では、それぞれ図（ａ）にクロックＣＬＫを、図（ｂ）に読み出し書き込み信号Ｒ／Ｗを、図（ｃ）に信号Ａ［０．．１４］を、また図（ｄ）に、信号ＤＱ［０．．１５］を示す。
【０２６４】
図５８の（１）ＰＣ読み出し動作について説明する。このＰＣ読み出し動作は、図５８の上部に示すステップＳ１０１からＳ１０９のステップで実行される。まずステップＳ１０１では、セクタ転送を開始するシリンダ番号の下位８ビットが設定される。これは例えば、Ａ［０．．１０］＝４ｈに対応して実行される。次のステップＳ１０２では、セクタ転送を開始するシリンダ番号の上位８ビットが設定される。これは例えば、Ａ［０．．１０］＝５ｈに対応して実行される。次のステップＳ１０３では、カードのドライブ番号およびセクタ転送を開始するヘッド番号が設定され、これは例えば、Ａ［０．．１０］＝６ｈに対応して実行される。ステップＳ１０４では、セクタ転送を開始するセクタ番号が設定され、これは例えば、Ａ［０．．１０］＝３ｈに対応して実行される。
【０２６５】
ステップＳ１０５では、ホストとカード間で、リード／ライト転送するセクタ数が設定される。これら例えば、Ａ［０．．１０］＝２ｈに対応して実行され、Ｄ［０．．１５］＝“００ｈ”：２５６回、“０１ｈ”：初期値と設定される。これは２５６回の読み出しを設定することを意味する。ステップＳ１０６では、コマンドレジスタの設定が行なわれる。これは例えば、Ａ［０．．１０］＝７ｈに対応して実行され、Ｄ［０．．１５］＝“２０ｈ”：セクタ読み出しと設定される。ステップＳ１０７では、ステータスレジスタの読み出しが行なわれる。これは例えば、Ａ［０．．１０］＝０ｈに対応して実行され、アドレスが８０ｈから５８ｈに遷移するまで繰り返し読み出しが行なわれる。このステータスレジスタの読み出しステップＳ１０７において、アドレス８０ｈではカード内部処理がＢＵＳＹ状態となり、アドレス５８ｈでは、カード内部処理が終了し、次のアクセスの受け付けが可能とされ、ドライブシークが完了し、またホストとデータレジスタとの間のデータ転送の準備が完了する。
【０２６６】
ステップＳ１０８では、データレジスタの読み出しが行なわれる。この例では、２５６回の読み出しが行なわれ、２５６×１６ビット＝５１２バイト／セクタの読み出しが実行される。次のステップＳ１０９では、再びステータスレジスタの読み出しが行なわれる。アドレス８０ｈが５０ｈに遷移するまでステータスレジスタの読み出しが繰り返される。このステータスレジスタの読み出しステップＳ１０９において、アドレス８０ｈではカード内部処理がＢＵＳＹ状態とされ、アドレス５８ｈではカード内部処理が終了し、次のアクセスの受け付けが可能とされ、ドライブシークが完了する。
【０２６７】
図５８の（２）ＰＧ書き込み動作では、（１）ＰＣ読み出し動作のステップＳ１０８に応じて、ＰＣカード２３０Ａから読み出されたデータが、ＰＧ部６０のデュアルポートメモリ６２０の左側ポート６２１に書き込まれる。矢印Ａ１は、ＰＣカード２３０Ａからデュアルポートメモリ６２０の左側ポート６２１に対するダウンロードの開始を示し、また矢印Ａ２はそのダウンロードの終了を示す。この矢印Ａ１と矢印Ａ２との間には、複数のクロックが存在するが、各周期のクロックのそれぞれにより、Ｄ［０．．１５］からのデータを、左側ポート６２１のポートＰＯ２にＤＱ［０．．１５］として書き込む。図５８の（３）ＰＧ読み出し動作は、図５７のステップＳ１８に対応して、デュアルポートメモリ６２０の右側ポート６２２からテストパターンデータＴＰＤの読み出しが行なわれる。この例では、前に、右側ポート６２２に書き込まれたテストパターンデータＴＰＤがステップＳ１８において読み出される。
【０２６８】
図５９は、ＴＰＭ部５０からＰＧ部６０へのテストパターンデータＴＰＤの転送と、ＰＧ部６０からのテストパターンデータＴＰＤの読み出しを、並列して行なう場合の手順を示すフローチャートである。図５７に示す基本手順と相違するのは、ステップＳ１８Ａと、ステップ２３Ａ、２３Ｂである。ステップＳ１８Ａでは、ＰＧ部６０からテストパターンデータＴＰＤを読み出し、テストパターン信号ＴＰＳとテスト入力・判定パターン信号ＪＰＳを発生し、これに基づき、ＤＵＴ１０のテストが行なわれるが、ＰＧ部６０からのテストパターンデータＴＰＤの読み出しに並行して、同時に、ＴＰＭ部５０からＰＧ部６０へのテストパターンデータＴＰＤの転送が行なわれる。
【０２６９】
ステップＳ１８Ａに続くステップＳ２３Ａ、Ｓ２３Ｂは、同時に並行して実行される。ステップＳ２３Ａは、ステップＳ１３からステップＳ１５を含むステップであり、ＴＰＭ部５０からＰＧ部６０へのテストパターンデータＴＰＤの転送が行なわれる。ステップＳ２３Ｂは、ＰＧ部６０が発生したテストパターン信号ＴＰＳと、テスト入力・判定パターン信号ＪＰＳとに基づくエラー情報の書き込みとその読み出しとその解析を行なうステップであり、図５７のステップＳ１９からステップＳ２２を含む。
【０２７０】
図６０は、図５９のステップＳ１８Ａにおける詳細な動作のタイミングチャートであり、図５８と同様に、（１）ＰＣ読み出し動作、（２）ＰＧ書き込み動作、（３）ＰＧ読み出し動作を示す。（２）ＰＧ書込み動作は、デュアルポートメモリ６２０の左ポート６２１に対して、ＰＣカード２３０Ａからのテストパターンデータを書き込む動作である。また（３）ＰＣ読み出し動作は、デュアルポートメモリ６２０の右ポート６２２からのテストパターンデータの読み出し動作である。この図６０によって、デュアルポートメモリ６２０に対し、テストパターンデータＴＰＤの書き込み動作と、読み出し動作が並行して行なわれることが明らかである。
【０２７１】
実施の形態３−２では、ＰＧ部６０にデュアルポートメモリ６２０を使用することにより、ＴＰＭ部５０からＰＧ部６０へのテストパターンデータＴＰＤの転送を、ＰＧ部６０からのテストパターンデータＴＰＤの読み出しと並行して行なうことができ、ＴＰＭ部５０からＰＧ部６０へのテストパターンデータＴＰＤの転送のための特別な時間を短縮できる。また、実施の形態３−２でもＰＣカード２３０Ａなどの着脱可能な記憶媒体２３０を使用するので、ＴＰＭ部５０の記憶容量の増大を図り、このＴＰＭ部５０に、より多くのテスト項目に対応するより多くのテストパターンデータＴＰＤを蓄積しておくことができるので、より多くのテスト項目の中から、実行するテスト項目に対応したテストパターンデータを選択することにより、多種のファンクションテストに効果的に対応できる。また、ＰＣカード２３０Ａは、着脱可能であるので、ＢＯＳＴ装置２０から取り外し、別の端末で、テストパターンデータを書き込むこともでき、この書き込み動作でＢＯＳＴ装置２０を使用する時間を短くでき、またその書き込みのためのＢＯＳＴ装置２０の待ち時間を短縮できる。
【０２７２】
実施の形態３−３．
この実施の形態３−３はＰＧ部６０に２つのバンクメモリＡ、Ｂを使用し、実施の形態３−２と同様に、多種のファンクションテストを効果的に実行できるように構成されたこの発明による半導体集積回路の試験装置の実施の形態である。図６１は実施の形態３−３によるＰＧ部６０の詳細構成を示す。この実施の形態３−３も、ＴＰＭ部５０に、ＰＣカード２３０Ａを使用するものである。
【０２７３】
この実施の形態３−３では、ＰＧ部６０が、２つのバンクメモリＡ６３０、Ｂ６３１と、切替回路６３２と、切替回路６３３と、切替設定回路６３４を有する。バンクメモリＡ６３０、Ｂ６３１は、それぞれＲＷ端子、ＣＬＫ端子、ＡＤＤ端子、ＤＱ端子を有する。
切替回路６３２は、バンクメモリＡ６３０、Ｂ６３１に対する読み出し書き込み信号ＲＷと、クロック信号ＣＬＫと、アドレス信号ＡＤＤを切り替えるもので、読み出し書き込み信号ＲＷを受ける入力Ａ０、Ａ１と、クロック信号ＣＬＫを受ける入力Ｂ０、Ｂ１と、アドレス信号ＡＤＤ［０．．１５］を受ける入力Ｃ０、Ｃ１と、それらに対応する出力ＦＡ０、ＦＡ１、ＦＢ０、ＦＢ１、ＦＣ０、ＦＣ１と、制御入力Ｓを有する。これらの読み出し書き込み信号ＲＷ、アドレス信号ＡＤＤは図５７のＢＯＳＴ制御部４０から供給され、クロック信号ＣＬＫはテスト周期信号ＴＣＹに基づく。
【０２７４】
制御入力Ｓが低レベルＬであれば、入力Ａ０は出力ＦＡ０、入力Ａ１は出力ＦＡ１、入力Ｂ０は出力ＦＢ０、入力Ｂ１は出力ＦＢ１、入力Ｃ０は出力ＦＣ０、入力Ｃ１は出力ＦＣ１となり、また制御入力Ｓが高レベルＨになれば、入力Ａ０はＦＡ１、入力Ａ１は出力ＦＡ０、入力Ｂ０は出力ＦＢ１、入力Ｂ１は出力ＦＢ０、入力Ｃ０は出力ＦＣ１、入力Ｃ１は出力ＦＣ０に切り替る。制御入力Ｓは、切替設定回路６３４から与えられ、この切替設定回路６３４はＣＰＵ部３３により制御される。
【０２７５】
切替回路６３２の出力ＦＡ０、ＦＡ１はそれぞれバンクメモリＡ６３０、Ｂ６３１のＲＷ端子に、出力ＦＢ０、ＦＢ１はそれぞれバンクメモリＡ６３０、Ｂ６３１のＣＬＫ端子に、また出力ＦＣ０、ＦＣ１はそれぞれバンクメモリＡ６３０、Ｂ６３１のＡＤＤ端子に接続される。
切替回路６３３は入出力端子Ａ、Ｂと、出力端子Ｆ０と、入力端子Ｆ１と、制御端子Ｓを有する。入出力端子Ａ、Ｂは、それぞれバンクメモリＡ６３０、Ｂ６３１のＤＱ端子に接続される。入力端子Ｆ１には、ＰＣカード２３０ＡからのＤＱ［０．．１５］信号が供給される。制御端子Ｓは、切替設定回路６３４に接続される。
切替回路６３３では、制御入力Ｓが低レベルＬのときに、入出力端子Ａ、Ｂがそれぞれ端子Ｆ０、Ｆ１に接続される。また、制御入力Ｓが高レベルＨになれば、入出力端子Ａ、Ｂは、それぞれ端子Ｆ１、Ｆ２に接続されるように切り替る。
【０２７６】
制御入力Ｓが低レベルＬであれば、入出力端子Ａが出力端子Ｆ０に、また入力端子Ｆ１は入出力端子Ｂに接続される。この状態では、バンクメモリＡ６３０は、切替回路６３２の出力ＦＡ０、ＦＢ０、ＦＣ０からの読み出し書き込み信号ＲＷと、クロック信号ＣＬＫと、アドレス信号ＡＤＤ［０．．１４］を受けて、読み出し動作を行ない、出力端子Ｆ０に読み出し出力を出す。一方、入力端子Ｆ１へのデータＤＱ［０．．１５］はバンクメモリＢ６３１のＤＱに接続され、このバンクメモリＢ６３１は、切替回路６３２の出力ＦＡ１、ＦＢ１、ＦＣ１からの読み出し書き込み信号ＲＷ、クロック信号ＣＬＫ、アドレス信号ＡＤＤを受け、バンクメモリＢ６３１は書き込み動作を行なう。
【０２７７】
制御入力Ｓが高レベルＨであれば、入出力端子Ｂが出力端子Ｆ０に、また入力端子Ｆ１は入出力端子Ａに接続される。この状態では、バンクメモリＢ６３１は、切替回路６３２の出力ＦＡ０、ＦＢ０、ＦＣ０からの読み出し書き込み信号ＲＷと、クロック信号ＣＬＫと、アドレス信号ＡＤＤ［０．．１４］を受けて、読み出し動作を行ない、出力端子Ｆ０に読み出し出力を出す。一方、入力端子Ｆ１へのデータＤＱ［０．．１５］はバンクメモリＡ６３０のＤＱに接続され、このバンクメモリＡ６３０は、切替回路６３２の出力ＦＡ１、ＦＢ１、ＦＣ１からの読み出し書き込み信号ＲＷ、クロック信号ＣＬＫ、アドレス信号ＡＤＤを受け、バンクメモリＡ６３０は書き込み動作を行なう。
【０２７８】
このように実施の形態３−３では、バンクメモリＡ６３０が読み出し、バンクメモリＢ６３１が書き込みを行なう状態と、逆にバンクメモリＡ６３０が書き込み、バンクメモリＢ６３１が読み出しを行なう状態とが、制御入力Ｓに応じて、切り替えられ、バンクメモリＡ６３０、Ｂ６３１が、交互に読み出し、書き込み動作を行なうので、実施の形態３−２のデュアルポートメモリ６２０を使用するものと同様に、ＴＰＭ部５０からＰＧ部６０へのテストパターンデータの転送と、ＰＧ部６０からのテストパターンデータＴＰＤの読み出しを、並行して、同時に行なうことができる。また、実施の形態３−２でもＰＣカード２３０Ａなどの着脱可能な記憶媒体２３０を使用するので、ＴＰＭ部５０の記憶容量の増大を図り、このＴＰＭ部５０に、より多くのテスト項目に対応するより多くのテストパターンデータＴＰＤを蓄積しておくことができるので、より多くのテスト項目の中から、実行するテスト項目に対応したテストパターンデータを選択することにより、多種のファンクションテストに効果的に対応できる。また、ＰＣカード２３０Ａは、着脱可能であるので、ＢＯＳＴ装置２０から取り外し、別の端末で、テストパターンデータを書き込むこともでき、この書き込み動作でＢＯＳＴ装置２０を使用する時間を短くでき、またその書き込みのためのＢＯＳＴ装置２０の待ち時間を短縮できる。
【０２７９】
次に、エラー情報メモリ部９０にＰＣカードなどの着脱可能なメモリを使用するタイプのこの発明による半導体集積回路の試験装置の実施の形態４−１から４−３について説明する。これらの実施の形態４−１から４−３も、実施の形態１の機能に加えて、これから説明する機能、構成を付加したものである。また、これらの実施の形態４−１から４−３も、この発明による半導体集積回路の製造方法に含まれる試験工程で使用される。
【０２８０】
実施の形態４−１．
この実施の形態４−１は、エラー情報メモリ部９０にＰＣカードなどの着脱可能な記憶媒体を組み合わせるように構成されたこの発明による半導体集積回路の試験装置である。図６２はこの実施の形態４−１によるＢＯＳＴ装置２０を示し、図６２（ａ）はこの実施の形態４−１によるＢＯＳＴ装置２０の１つの実施態様を示し、図６２（ｂ）は組み合わせる記憶媒体の他の実施態様を示し、図６２（ｃ）は記憶媒体を組み合わせる回路基板を増設したＢＯＳＴ装置２０の他の実施態様を示し、また図６２（ｄ）は記憶媒体の組合せによるＢＯＳＴ装置２０の他の実施態様を示す。図６３は実施の形態４−１によるＢＯＳＴ装置２０の側面図である。
【０２８１】
図６２（ａ）に示すＢＯＳＴ装置２０のＢＯＳＴ組立２１０Ｐは、図５２（ａ）に示すＢＯＳＴ組立２１０Ｋと類似しており、図６２（ｃ）に示すＢＯＳＴ組立２１０Ｑは、図５２に示すＢＯＳＴ組立２１０Ｌに類似しており、図６２（ｄ）に示すＢＯＳＴ組立２１０Ｒは、図５２（ｄ）に示すＢＯＳＴ組立２１０Ｍに類似しており、また図６３に示すＢＯＳＴ組立２１０Ｓは、図５３に示すＢＯＳＴ組立２１０Ｎと類似しているが、ＰＣカードなどの着脱可能な記憶媒体２３０が、エラー情報メモリ部９０を構成するメモリとして、組み合わされる点でそれぞれ相違する。他の構成は図５２、５３の各ＢＯＳＴ組立２１０Ｋ、２１０Ｌ、２１０Ｍ、２１０Ｎと同じであり、詳細な説明を省略するが、エラー情報メモリ部９０も、実施の形態１−７で説明した通り、回路基板２１５に搭載されるので、回路基板２１５または増設される回路基板２１５Ａ、２１５Ｂに、記憶媒体２３０が着脱可能に挿入される構成となっている。
【０２８２】
図６４はエラー情報メモリ部９０を構成する記憶媒体２３０に対するエラー情報の書き込みと読み出しのシステム構成例を示す。図６４（ａ）では、ＢＯＳＴ装置２０の保持部材２３１、２３１Ａに記憶媒体２３０が挿入された状態で、この記憶媒体２３０にエラー情報が記憶され、この記憶媒体２３０がパーソナルコンピュータ端末１５に持ち込まれ、この端末１５の中で、記憶媒体２３０に記憶されたエラー情報が読み出される。
図６４（ｂ）では、ＢＯＳＴ装置２０の保持部材２３１、２３１Ａに、記憶媒体２３０を挿入した状態で、記憶媒体２３０に対するエラー情報の書き込みが行なわれ、この記憶媒体２３０に書き込まれたエラー情報が、パーソナルコンピュータ端末１５に読み出される。この場合には、Ｉ／Ｆ部１７を経由して、記憶媒体２３０からのエラー情報の読み出しが行なわれる。
【０２８３】
この実施の形態４−１では、ＢＯＳＴ装置２０を構成する回路基板に、ＰＣカードなどの記憶媒体２３０を着脱可能に取り付け、この記憶媒体２３０を用いて、エラー情報メモリ部９０を構成したので、エラー情報メモリ部９０の記憶容量を簡単に増大することができ、この記憶媒体２３０により多くのエラー情報を記憶し、ＢＯＳＴ装置２０による試験機能を増強することができる。加えて、記憶媒体２３０は着脱可能であり、この記憶媒体２３０をテスタ１８、別の端末などに挿入して、エラー情報の読み出し、解析を行なうこともでき、ＢＯＳＴ装置２０を使わずに、簡便に、エラー情報の解析を行なうこともできる。
【０２８４】
実施の形態４−２．
この実施の形態４−２は、エラー情報メモリ部９０を、エラー情報取込部９０Ａと、エラー情報記憶部９０Ｂとで構成し、エラー情報取込部９０Ａにデュアルポートメモリ９１０を使用し、エラー情報記憶部９０ＢにＰＣカード２３０Ａを使用したものである。図６５はこの実施の形態４−２によるＢＯＳＴ制御部４０と、エラー情報取込部９０Ａと、エラー情報記憶部９０Ｂの信号入出力システムを示す。また図６６はこの図６５に示す信号入出力システムの詳細を示す。
【０２８５】
エラー情報の取り込みの高速化を図るには、エラー情報メモリ部９０を構成するメモリを高速動作のメモリで構成するか、または低速動作のメモリを使う場合には、その低速メモリをインターリーブ方式（多段切替）で動作させることが考えられる。しかし、エラー情報メモリ部９０が高価格化する問題があり、また回路規模の増大により、その小型化が難しくなる。この実施の形態４−２のように、エラー情報メモリ部９０を、エラー情報取込部９０Ａとエラー情報記憶部９０Ｂの２つに分けて構成すれば、エラー情報記憶部９０Ｂを、ＴＰＭ部５０と同様に、動作速度が低く、記憶容量の大きなメモリで構成し、またエラー情報取込部９０Ａを、ＰＧ部６０と同様に、動作速度が高く、記憶容量の小さなメモリで構成し、エラー情報メモリ部９０の機能向上を図ることができる。
【０２８６】
エラー情報取込部９０Ａは、図６５に示すように、デュアルポートメモリ９１０を有する。このエラー情報取込部９０Ａは、多チャンネル構成とされ、例えば３２キロバイトで、０から１５チャンネルの１６のチャンネルを有する。
エラー情報取込部９０Ａの各チャンネルには、このデュアルポートメモリ９１０に対する２つの入出力ポート９１１、９１２が設けられる。入出力ポート９１１は左側ポート（Ｌポート）、入出力ポート９１２は側右ポート（Ｒポート）である。これらの左側ポート９１１、右側ポート９１２は、それぞれ４つのポートＰＯ１からＰＯ４を含む。ポートＰＯ１は読み出し書き込み指示信号Ｒ／Ｗに入力ポート、ポートＰＯ２はデータ信号ＤＱの入出力ポート、ポートＰＯ３はアドレス信号ＡＤＤの入力ポート、ポートＰＯ４はクロックＣＬＫの入力ポートである。
【０２８７】
ＢＯＳＴ制御部４０は、エラー情報取込部９０Ａとの間で信号のやり取りを行ない、またエラー情報記憶部９０ＢのＰＣカード２３０Ａとの間で信号のやり取りを行なう。ＰＣカード２３０Ａは、ＰＣカードＡＴＡ仕様のＰＣカードであり、信号はＰＣカードＡＴＡ仕様に規定された信号となる。ＢＯＳＴ制御部４０からＰＣカード２３０Ａへ供給される各種の信号は、図５５に示した信号と同じである。ＢＯＳＴ制御部４０とＰＣカード２３０Ａとの間で双方向にやり取りされる各種の信号も、図５５に示したと同じ信号を含む。ＢＯＳＴ制御部４０にはＣＰＵ部３３と、ＰＣカードＡＴＡ Ｉ／Ｆ１７が接続される。
この実施の形態４−２では、ＢＯＳＴ制御部４０はエラー情報取込部９０Ａにメモリアドレス信号ＭＡＤを供給し、また出力判定部８５からエラーデータ信号ＥＤＴの供給を受ける。
【０２８８】
図６６には、実施の形態４−２におけるＢＯＳＴ制御部４０とエラー情報取込部９０Ａと、エラー情報記憶部９０Ｂの詳細が示される。ＢＯＳＴ制御部４０は、図５６に示したと同じ回路を有する。加えて、制御クロック発生回路４８９を有し、この制御クロック発生回路４８９は、メモリアドレス信号ＭＡＤとエラーデータ信号ＥＤＴを受け、クロック信号ＣＬＫを発生する。このクロック信号は、デュアルポートメモリ９１０のポートＰ０４に供給され、またメモリアドレス信号ＭＡＤとエラーデータ信号ＥＤＴはそのポートＰ０３に供給される。
【０２８９】
図６６に示すＢＯＳＴ制御部４０とエラー情報取込部９０Ａを構成するデュアルポートメモリ９１０は、１枚の基板４９１に搭載される。この基板４９１は、チャンネル０から１５のそれぞれについて同様に構成され、各基板４９１のデュアルポートメモリ９１０からエラー情報がＰＣカード２３０Ａに供給される。
【０２９０】
図６７は実施の形態４−２により、エラー情報を取り込み、それを記憶する工程Ｓ１９１、Ｓ１９２を含んだテストの基本手順を示すフローチャートである。この手順は、図５７に示す基本手順のステップＳ１９が２つのステップＳ１９１、Ｓ１９２に分けられた点で、図５７の基本手順と相違するが、その他のステップは図５７と同じであるので、説明を省略する。
【０２９１】
ステップＳ１９１では、エラー情報取込部９０Ａを構成するデュアルポートメモリ９１０にエラー情報の取り込みが行なわれ、またステップＳ１９２では、このデュアルポートメモリ９１０に取り込まれたエラー情報がエラー情報記憶部を構成するＰＣカード２３０Ａに転送される。
【０２９２】
図６８は、図６７のステップＳ１９１におけるエラー情報取込動作と、ステップＳ１９２におけるそのエラー情報記憶部９０Ｂへの転送動作の詳細を示すタイミングチャートである。図６８の上部の（１）ＰＣカード書き込み動作は、ステップＳ１９２におけるＰＣカード２３０Ａへの書き込み動作を例示し、その下の（２）エラー情報読み出し動作は、（１）ＰＣカード書き込み動作に関連したデュアルポートメモリ９１０の左側ポート９１１からの読み出し動作を例示し、さらにその下の（３）エラー情報取込動作は、デュアルポートメモリ９１０の右側ポート９１２に対するエラー情報の取り込み動作を例示する。
【０２９３】
図６８（１）ＰＣカード書き込み動作では、（ａ）にＰＣカード２３０Ａに対する信号Ａ［０．．１０］を、（ｂ）にカード選択信号／ＣＥ１信号を、（ｃ）にカード選択信号／ＣＥ２を、（ｄ）にタスクファイル領域のレジスタのデータ出力制御信号／ＩＯＲＤを、（ｅ）にタスクファイル領域のレジスタのデータ入力制御信号ＩＯＷＲを、（ｆ）に信号Ｄ［０．．１５］を、また（ｇ）に／ＩＲＥＱ信号をそれぞれ示す。また、図６８（２）エラー情報読み出し動作と（３）エラー情報取込動作では、それぞれ（ａ）にクロックＣＬＫを、（ｂ）に読み出し書き込み信号Ｒ／Ｗを、（ｃ）に信号Ａ［０．．１４］を、また（ｄ）に信号ＤＱ［０．．１５］を示す。
【０２９４】
図６８（２）エラー情報読み出し動作では、エラー情報取込部９０Ａのデュアルポートメモリ９１０の左側ポート９１１に書き込まれたエラー情報が、エラー情報記憶部９０Ｂを構成するＰＣカード２３０Ａに向かって読み出される。矢印Ａ１は、その読み出しの開始を示し、また矢印Ａ２はその読み出しの終了を示す。この矢印Ａ１と矢印Ａ２との間には、複数のクロックが存在するが、各周期のクロックのそれぞれにより、Ｄ［０．．１５］のデータが読み出される。図６８（１）ＰＣ書き込み動作では、この（２）エラー情報読み出し動作により読み出されたエラー情報が、ＰＣカード２３０Ａに書き込まれる。図６８（３）エラー情報取込動作は、（２）エラー情報の読み出し動作の前に、右側ポート９１２にエラー情報が書き込まれることを示している。
【０２９５】
図６９は、エラー情報取込部９０Ａによるエラー情報の取り込み動作と、エラー情報取込部９０Ａからエラー情報記憶部９０Ｂへのエラー情報の転送とを、並行して行なう場合の手順を示すフローチャートである。図６７に示す基本手順との相違するのは、ステップＳ１９１、Ｓ１９２である。このステップＳ１９１ではエラー情報取込部９０Ａによるエラー情報の取り込み動作が行なわれ、またステップＳ１９２ではエラー情報取込部９０Ａからエラー情報記憶部９０Ｂへのエラー情報の転送動作が行なわれるが、この図６９は、これらの動作が並行して、同時に、行なわれる場合の動作を示すフローチャートである。
図６９に示すように、ステップＳ１９１とステップＳ１９２は、並行して実行される。
【０２９６】
図７０は、図６９のステップＳ１９１、Ｓ１９２における詳細な動作のタイミングチャートであり、図６８と同様に、（１）ＰＣ書き込み動作、（２）エラー情報読み出し動作、すなわちデュアルポートメモリ９１０の左側ポート９１１からの読み出し動作、（３）エラー情報取込動作を示す。（２）エラー情報読み出し動作は、デュアルポートメモリ９１０の左ポート９１１からＰＣカード２３０Ａへ向けての読み出し動作であり、（３）エラー情報取込動作は、デュアルポートメモリ９１０の右側ポート９１２によるエラー情報の取り込み動作を示す。この図７０によって、デュアルポートメモリ９１０に対するエラー情報の取り込み動作と、デュアルポートメモリ９１０からの読み出し動作が並行して行なわれることが明らかである。
【０２９７】
実施の形態４−２では、エラー情報取込部９０Ａにデュアルポートメモリ９１０を使用することにより、エラー情報取込部５０によるエラー情報の取り込み動作と並行して、エラー情報取込部９０Ａからエラー情報記憶部９０Ｂへのエラー情報の転送を行なうことができ、エラー情報取込部９０Ａからエラー情報記憶部９０Ｂへのエラー情報の転送のための特別な時間を短縮できる。また、実施の形態４−２でもＰＣカード２３０Ａなどの着脱可能な記憶媒体２３０を使用するので、エラー情報記憶部９０Ｂの記憶容量の増大を図り、このエラー情報記憶部９０Ｂに、より多くのエラー情報を蓄積しておくことができ、さらにＰＣカード２３０ＡをＢＯＳＴ装置２０から取り外し、テスタ１８、その他の端末で、エラー情報の分析を行なうこともでき、この場合には、ＢＯＳＴ装置２０に使用効率を上げることができる。
【０２９８】
実施の形態４−３．
この実施の形態４−３はエラー情報メモリ部９０に２つのバンクメモリＡ、Ｂを使用し、実施の形態４−２と同様に、エラー情報処理を効率化できるように構成されたこの発明による半導体集積回路の試験装置の実施の形態である。図７１は実施の形態４−３によるエラー情報メモリ部９０の詳細構成を示す。この実施の形態４−３も、エラー情報メモリ部９０に、ＰＣカード２３０Ａを使用するものである。
【０２９９】
この実施の形態４−３では、エラー情報メモリ部９０が、２つのバンクメモリＡ９３０、Ｂ９３１と、切替回路９３２と、切替回路９３３と、切替設定回路９３４を有する。バンクメモリＡ９３０、Ｂ９３１は、それぞれＲＷ端子、ＣＬＫ端子、ＡＤＤ端子、ＤＱ端子を有する。
切替回路９３２は、バンクメモリＡ９３０、Ｂ９３１に対する読み出し書き込み信号ＲＷと、クロック信号ＣＬＫと、アドレス信号ＡＤＤを切り替えるもので、読み出し書き込み信号ＲＷを受ける入力Ａ０、Ａ１と、クロック信号ＣＬＫを受ける入力Ｂ０、Ｂ１と、アドレス信号ＡＤＤ［０．．１５］を受ける入力Ｃ０、Ｃ１と、それらに対応する出力ＦＡ０、ＦＡ１、ＦＢ０、ＦＢ１、ＦＣ０、ＦＣ１と、制御入力Ｓを有する。これらの読み出し書き込み信号ＲＷ、アドレス信号ＡＤＤは図６７のＢＯＳＴ制御部４０から供給され、クロック信号ＣＬＫはその制御クロック発生回路４８９から供給される。
【０３００】
制御入力Ｓが低レベルＬであれば、入力Ａ０は出力ＦＡ０、入力Ａ１は出力ＦＡ１、入力Ｂ０は出力ＦＢ０、入力Ｂ１は出力ＦＢ１、入力Ｃ０は出力ＦＣ０、入力Ｃ１は出力ＦＣ１となり、また制御入力Ｓが高レベルＨになれば、入力Ａ０はＦＡ１、入力Ａ１は出力ＦＡ０、入力Ｂ０は出力ＦＢ１、入力Ｂ１は出力ＦＢ０、入力Ｃ０は出力ＦＣ１、入力Ｃ１は出力ＦＣ０に切り替る。制御入力Ｓは、切替設定回路９３４から与えられ、この切替設定回路９３４はＣＰＵ部３３により制御される。
【０３０１】
切替回路９３２の出力ＦＡ０、ＦＡ１はそれぞれバンクメモリＡ９３０、Ｂ９３１のＲＷ端子に、出力ＦＢ０、ＦＢ１はそれぞれバンクメモリＡ９３０、Ｂ９３１のＣＬＫ端子に、また出力ＦＣ０、ＦＣ１はそれぞれバンクメモリＡ９３０、Ｂ９３１のＡＤＤ端子に接続される。
切替回路９３３は入出力端子Ａ、Ｂと、入力端子Ｆ０と、出力端子Ｆ１と、制御端子Ｓを有する。入出力端子Ａ、Ｂは、それぞれバンクメモリＡ９３０、Ｂ９３１のＤＱ端子に接続される。入力端子Ｆ０には、エラー情報が供給される。制御端子Ｓは、切替設定回路９３４に接続される。
切替回路９３３では、制御入力Ｓが低レベルＬのときに、入出力端子Ａ、Ｂがそれぞれ端子Ｆ０、Ｆ１に接続される。また、制御入力Ｓが高レベルＨになれば、入出力端子Ａ、Ｂは、それぞれ端子Ｆ１、Ｆ２に接続されるように切り替る。
【０３０２】
制御入力Ｓが低レベルＬであれば、入出力端子Ａが入力端子Ｆ０に、また出力端子Ｆ１は入出力端子Ｂに接続される。この状態では、バンクメモリＡ９３０は、切替回路９３２の出力ＦＡ０、ＦＢ０、ＦＣ０からの読み出し書き込み信号ＲＷと、クロック信号ＣＬＫと、アドレス信号ＡＤＤ［０．．１４］を受けて、エラー情報の書き込み動作を行なう。一方、出力端子Ｆ１はバンクメモリＢ９３１のＤＱ端子に接続され、このバンクメモリＢ９３１は、切替回路９３２の出力ＦＡ１、ＦＢ１、ＦＣ１からの読み出し書き込み信号ＲＷ、クロック信号ＣＬＫ、アドレス信号ＡＤＤを受け、バンクメモリＢ９３１は読み出し動作を行なう。
【０３０３】
制御入力Ｓが高レベルＨであれば、入出力端子Ｂが入力端子Ｆ０に、また出力端子Ｆ１は入出力端子Ａに接続される。この状態では、バンクメモリＡ９３０は、切替回路９３２の出力ＦＡ０、ＦＢ０、ＦＣ０からの読み出し書き込み信号ＲＷと、クロック信号ＣＬＫと、アドレス信号ＡＤＤ［０．．１４］を受けて、読み出し動作を行ない、出力端子Ｆ１に読み出し出力を出す。一方、入力端子Ｆ０へのエラー情報はバンクメモリＢ９３１のＤＱに接続され、このバンクメモリＢ９３１は、切替回路６３２の出力ＦＡ１、ＦＢ１、ＦＣ１からの読み出し書き込み信号ＲＷ、クロック信号ＣＬＫ、アドレス信号ＡＤＤを受け、バンクメモリＢ９３１は書き込み動作を行なう。
【０３０４】
このように実施の形態４−３では、バンクメモリＡ９３０が読み出し、バンクメモリＢ９３１が書き込みを行なう状態と、逆にバンクメモリＡ９３０が書き込み、バンクメモリＢ９３１が読み出しを行なう状態とが、制御入力Ｓに応じて、切り替えられ、バンクメモリＡ９３０、Ｂ９３１が、交互に読み出し、書き込み動作を行なうので、実施の形態４−２のデュアルポートメモリ９１０を使用するものと同様に、バンクメモリＡ９３０、Ｂ９３１からＰＣカード２３０Ａへのエラー情報の転送を、バンクメモリＡ９３０、Ｂ９３１におけるエラー情報の取り込みを動作と、並行して、同時に行なうことができる。また、実施の形態４−２でもＰＣカード２３０Ａなどの着脱可能な記憶媒体２３０を使用するので、エラー情報メモリ部９０の記憶容量の増大を図り、このエラー情報メモリ部９０に、より多くのエラー情報を蓄積しておくことができる。さらにＰＣカード２３０ＡをＢＯＳＴ装置２０から取り外し、テスタ１８、その他の端末で、エラー情報の分析を行なうこともでき、この場合には、ＢＯＳＴ装置２０に使用効率を上げることができる。
【０３０５】
次に、ＤＵＴ１０のディジタル回路に対する試験機能を持ったＢＯＳＴ装置２０に、ＤＵＴ１０のアナログ回路に対する試験機能を持ったＢＯＳＴ装置２０ＡＮを組み合わせたタイプのこの発明による半導体集積回路の試験装置の実施の形態５−１から５−６について説明する。これらの実施の形態５−１から５−６は、実施の形態１にＢＯＳＴ装置２０ＡＮを付加したものであり、実施の形態１の機能はそのまま保持している。これらの実施の形態５−１から５−６も、この発明による半導体集積回路の製造方法に含まれる試験工程において、使用される。
【０３０６】
実施の形態５−１．
この実施の形態５−１は、ＢＯＳＴ装置２０に、ＢＯＳＴ装置２０ＡＮを組み合わせた半導体集積回路の試験装置であり、この試験装置は、モールド型半導体集積回路をＤＵＴ１０とする場合における半導体集積回路の試験装置の実施の形態である。図７２（ａ）はこの実施の形態５−１による試験装置におけるテストヘッド装置１２Ｇに含まれたＤＵＴボード１１０の上面図、図７２（ｂ）はその側面図、図７２（ｃ）はテストヘッド装置１２Ｇに接続されるテスタ１８の構成図である。このテストヘッド装置１２Ｇは、図６に示す実施の形態１−２によるテストヘッド装置１２Ａと類似しており、ＢＯＳＴ装置２０ＡＮを付加した点以外は、テストヘッド装置１２Ａと同じであり、同じ部分を同じ符号で示し、ＢＯＳＴ装置２０ＡＮを中心に説明する。
【０３０７】
このテストヘッド装置１２Ｇは、テストヘッド１２０と、ＤＵＴボード１１０と、ＢＯＳＴボード２０１を有し、ＤＵＴ１０はモールド型半導体集積回路として構成され、ＤＵＴボード１１０上に搭載される。このＢＯＳＴボード２０１は、ＢＯＳＴ装置２０と、ＢＯＳＴ装置２０ＡＮを有する。ＢＯＳＴ装置２０は、これまで実施の形態１から実施の形態４−３までに説明したディジタル回路に対するＢＯＳＴ装置であり、ＤＵＴ１０に含まれるディジタル回路をテストするのに、用いられる。ＢＯＳＴ装置２０ＡＮは、アナログ回路に対するＢＯＳＴ装置であり、ＤＵＴ１０に含まれるアナログ回路をテストするのに用いられる。
【０３０８】
ＢＯＳＴ装置２０、２０Ａはともに共通のＢＯＳＴボード２０１上に、搭載され、ＤＵＴボード１１０の近傍に配置される。この実施の形態５−１では、ＢＯＳＴボード２０１はＤＵＴボード１１０の上に搭載される。
テスタ１８は、ＢＯＳＴボード２０１Ａとの間でＢＯＳＴ制御信号１８５をやり取りする。このＢＯＳＴ制御信号１８５には、テスタ１８からＢＯＳＴボード２０１Ａ、ＤＵＴボード１１０への指令信号だけでなく、ＢＯＳＴボード２０１Ａからテスタ１８へのテスト解析結果信号も含まれる。
ＢＯＳＴ制御信号１８５は、テスタ１８とＢＯＳＴ装置２０との間のＢＯＳＴ制御信号とともに、テスタ１８とＢＯＳＴ装置２０ＡＮとの間のＢＯＳＴ制御信号も含む。
【０３０９】
ＤＵＴ１０のアナログ回路を試験するＢＯＳＴ装置２０ＡＮについて、その回路構成を図７３に示す。まず、ＤＵＴ１０に含まれるアナログ回路２５０は、アナログ信号をディジタル信号に変換するＡ／Ｄ変換回路２５１と、ディジタル信号をアナログ信号に変換するＤ／Ａ変換回路２５２を含んでいる。ＤＵＴ１０のアナログ回路２５０は多数のＡ／Ｄ変換回路２５１と、多数のＤ／Ａ変換回路２５２を含むが、図７３には代表的にそれぞれ１つのＡ／Ｄ変換回路２５１とＤ／Ａ変換回路２５２を示している。
【０３１０】
ＢＯＳＴ装置２０ＡＮは、Ａ／Ｄ変換回路２５１に対してアナログテスト信号を供給する試験用Ｄ／Ａ変換回路２５３と、Ｄ／Ａ変換回路２５２に対してディジタルテスト信号を供給するＤＡＣ入力データ回路（ＤＡＣカウンタ）を含んでいる。さらに、ＢＯＳＴ装置２０ＡＮは、データ書き込み制御回路２５６、測定データメモリアドレスカウンタ２５７、測定データメモリ２５８、基準クロック回路２５９、クロック発生回路２６０、ＤＳＰ解析部２６１を有する。このＤＳＰ解析部２６１はＤＳＰプログラムＲＯＭ２６２を有する。
【０３１１】
ＢＯＳＴ装置２０ＡＮは、さらに、電源２６３、複数のリレーＲＹ１からＲＹ４を含むリレー回路２６４を有する。電源２６３はＢＯＳＴ装置２０ＡＮの各回路部分へ電源電圧を供給する電源であり、リレー回路２６４はＢＯＳＴ装置２０ＡＮからＤＵＴ１０へ供給するテスト信号と、テストヘッド２１０からＤＵＴ１０へ供給するテスト信号を切り替える。ＢＯＳＴ装置２０ＡＮからＤＵＴ１０へのテスト信号は、試験用Ｄ／Ａ変換回路２５３からＡ／Ｄ変換回路２５１へのアナログテスト信号と、ＤＡＣ入力データ回路２５５からＤ／Ａ変換回路２５２へのディジタルテスト信号を含んでいる。試験用Ｄ／Ａ変換回路２５３は、ＤＡＣ入力データ回路２５５からのディジタルテスト信号をアナログテスト信号に変換し、Ａ／Ｄ変換回路２５１に供給する。これらのテスト信号は、リレーＲＹ１、ＲＹ２の切替により、テストヘッド１２０から直接供給することもできる。このテストヘッド１２０からのテスト信号には、ＤＡＣ入力データ回路２５５では生成できないテストデータも含まれる。このテスト信号の切替に伴い、リレー回路２６４は、ＤＵＴ１０からのテスト出力をも切り替える。
【０３１２】
Ａ／Ｄ変換回路２５１からのディジタルテスト出力は、ＢＯＳＴ装置２０ＡＮの測定データメモリ２５８に供給され、またＤ／Ａ変換回路２５２からのアナログテスト出力は、試験用Ａ／Ｄ変換回路２５４によりディジタルテスト出力に変換され、測定データメモリ２５８に供給される。しかし、テストヘッド１２０からのテスト信号がＤＵＴ１０に与えられる場合には、これらのテスト出力はリレーＲＹ３、ＲＹ４により、テストヘッド１２０に供給される。テストヘッド１２０からのテスト信号には、ＢＯＳＴ装置２０ＡＮとＤＵＴ１０との接続をチェックするためのテスト信号およびＢＯＳＴ装置２０ＡＮの動作を診断するためのテスト信号も含まれる。
【０３１３】
ＤＡＣ入力データ回路２５５から試験用Ｄ／Ａ変換回路２５３に供給されたディジタルテスト信号（テストデータ）は、アナログテスト信号に変換され、ＤＵＴ１０のＡ／Ｄ変換回路２５１に供給される。このＡ／Ｄ変換回路２５１は、供給されたアナログテスト信号をディジタルテスト出力に変換し、このディジタルテスト出力は測定データメモリ２５８に供給されて記憶される。ＤＡＣ入力データ回路２５５からＤ／Ａ変換回路２５２に供給されたディジタルテスト信号は、Ｄ／Ａ変換回路２５２によりアナログテスト出力に変換され、このアナログテスト出力は試験用Ａ／Ｄ変換回路２５４に供給されてディジタルテスト出力に変換される。このディジタルテスト出力も測定データメモリ２５８に供給されて記憶される。測定データメモリ２５８は、Ａ／Ｄ変換回路２５１からのディジタルテスト出力と、Ｄ／Ａ変換回路２５２から試験用Ａ／Ｄ変換回路２５４を経由して供給されるディジタルテスト出力を、順次定められたアドレスに記憶する。
【０３１４】
ＤＵＴ１０のＡ／Ｄ変換回路２５１およびＢＯＳＴ装置２０ＡＮの試験用Ａ／Ｄ変換回路２５４は、順次アナログ信号をディジタル信号に変換するが、１つのディジタル信号を発生する度にＢＵＳＹ信号をそれぞれ出力する。これらのＢＵＳＹ信号は、ともにＢＯＳＴ装置２０ＡＮのデータ書き込み制御回路２５６に供給される。このデータ書き込み制御回路２５６は、供給されたＢＵＳＹ信号に基づき、ＤＡＣ入力データ回路２５５のディジタルデータをデータ単位毎に次のディジタルデータへ順次進め、また測定データアドレスカウンタ２５７に対しては、測定データメモリ２５８のアドレスを順次進めるように作用する。
【０３１５】
このように、ＢＵＳＹ信号により、ＤＡＣ入力データ回路２５５では、ＤＵＴ１０で変換されるディジタルデータをデータ単位毎に進められ、また測定データメモリ２５８では、ＤＵＴ１０で変換されたディジタル試験出力を記憶するためのアドレスが進められる。この結果、ＤＵＴ１０では、Ａ／Ｄ変換回路２５１およびＤ／Ａ変換回路２５２において順次試験に必要な変換が進められ、その変換された試験出力が測定データメモリ２５８に順次記憶される。
【０３１６】
Ａ／Ｄ変換回路２５１およびＤ／Ａ変換回路２５２に対するすべてのテストデータが供給され、それらのテスト出力がすべて測定データメモリ２５８に記憶された後、ＤＳＰ解析部２６１は、ＤＳＰプログラム２６２に記憶されたプログラムを用い、測定データメモリ２５８に記憶されているテスト出力を順次読み出し、Ａ／Ｄ変換回路２５１およびＤ／Ａ変換回路２５２の変換特性の解析をする。この解析には、Ａ／Ｄ変換特性パラメータ、Ｄ／Ａ変換特性パラメータ、微分直線性、積分非直線性誤差などが含まれる。この解析の結果は、解析結果を示すエラーコードにより、テスタ１８に伝達される。
【０３１７】
実施の形態５−１は、ＤＵＴ１０に含まれるディジタル回路に対するファンクションテストをＢＯＳＴ装置２０により、ＤＵＴ１０の近傍で効率良く実行できるとともに、ＤＵＴ１０に含まれるアナログ回路の試験も、ＢＯＳＴ装置２０ＡＮを用いて、ＤＵＴ１０の近傍で効率よく実行できる。
【０３１８】
実施の形態５−２．
この実施の形態５−２も、ＢＯＳＴ装置２０、２０ＡＮを含むこの発明による半導体集積回路の試験装置の他の実施の形態であり、この実施の形態５−２もＤＵＴ１０として、モールド型半導体集積回路がテストされる。図７４はこの実施の形態５−２におけるテストヘッド装置１２Ｈを示す。このテストヘッド装置１２Ｈは、図７に示す実施の形態１−３のテストヘッド装置１２Ｂに類似しており、ＢＯＳＴボード２０１が省略され、図７２、７３に示すＢＯＳＴ装置２０およびＢＯＳＴ装置２０ＡＮの各回路部品がＤＵＴボード１１０に直接搭載される。この構成を除くその他の構成は、実施の形態５−１と同じであり、同じ部分を同じ符号で示し、説明を省略する。
ＤＵＴボード１１０の右上面には、ＢＯＳＴ装置２０を構成する各回路部品(1)―(12)と、ＢＯＳＴ装置２０ＡＮを構成する各回路部品が直接搭載され、この搭載部分において、ＢＯＳＴ装置２０、２０ＡＮとＤＵＴボード１１０との接続が行なわれ、テストヘッド１２０との間で信号にやり取りが行なわれる。
【０３１９】
この実施の形態５−２によれば、モールド型半導体集積回路がＤＵＴ１０とされる場合において、ＢＯＳＴ装置２０とＢＯＳＴ装置２０ＡＮをＤＵＴボード１１０上に直接搭載しているので、ＤＵＴボード１１０の構成の簡略化を図りながら、ＢＯＳＴ装置２０、２０ＡＮをＤＵＴ１０の近傍に配置して、ＤＵＴ１０のディジタル回路およびアナログ回路に対するテストを実施することができる。
【０３２０】
実施の形態５−３．
実施の形態５−３も、ＢＯＳＴ装置２０とＢＯＳＴ装置２０ＡＮを使用する半導体集積回路の試験装置であり、この実施の形態５−３は半導体ウエハがＤＵＴ１０とされる場合における半導体集積回路の試験装置の実施の形態である。この実施の形態５−３による半導体集積回路の試験装置は、図７５に示すテストヘッド装置１２Ｉを有する。このテストヘッド装置１２Ｉは、図７５（ａ）に示すＢＯＳＴボード２０１と、図７５（ｂ）に示すＢＯＳＴ Ｉ／Ｆボード２０３と、図７５（ｃ）に示すＤＵＴボード１１０を有する。図７５（ｄ）はテストヘッド装置１２Ｉの側面図である。
【０３２１】
この実施の形態５−３で使用されるテストヘッド装置１２Ｉは、図８に示した実施の形態１−４によるテストヘッド装置１２Ｃに類似している。このテストヘッド装置１２Ｉでも、実施の形態１−４によるテストヘッド装置１２Ｃと同様に、半導体ウエハがＤＵＴ１０とされ、半導体集積回路を構成するために製造された半導体ウエハがテストされる。
このテストヘッド装置１２Ｉは、ＢＯＳＴ装置２０とともに、ＢＯＳＴ装置２０ＡＮもＢＯＳＴボード２０１Ｃ上に搭載しており、その他の構成は実施の形態１−４によるテストヘッド装置１２Ｃと同じであるので、同じ部分を同じ符号で示し、説明を省略する。
【０３２２】
この実施の形態５−３では、ＢＯＳＴボード２０１がＢＯＳＴ Ｉ／Ｆボード２０３上に搭載され、このＢＯＳＴ Ｉ／Ｆボード２０３がプローブ針１１５を有するＤＵＴボード１１０に搭載されるので、ＢＯＳＴ装置２０およびＢＯＳＴ装置２０ＡＮをＤＵＴ１０である半導体ウエハの近傍に配置し、半導体ウエハに含まれるディジタル回路およびアナログ回路の各種テストを実施できる。
【０３２３】
実施の形態５−４．
実施の形態５−４も、ディジタル回路の試験用ＢＯＳＴ装置２０とアナログ回路の試験用ＢＯＳＴ装置２０ＡＮを併用したタイプの半導体集積回路の試験装置の他の実施の形態である。この実施の形態５−４も、半導体ウエハがＤＵＴ１０とされる場合における半導体集積回路の試験装置の実施の形態であり、この実施の形態５−４は図７６に示すテストヘッド装置１２Ｊを有する。図７６（ａ）はテストヘッド装置１２Ｊの上面図、図７６（ｂ）はその側面図である。このテストヘッド装置１２Ｊは、図９に示す実施の形態１−５によるテストヘッド装置１２Ｄと類似している。
【０３２４】
この実施の形態５−４によるテストヘッド装置１２Ｊは、ＤＵＴボード１１０の上面に、ＢＯＳＴ装置２０を構成する各回路部分(1)―(12)と、ＢＯＳＴ装置２０ＡＮを構成する各回路部分とを直接搭載したものであり、その他の構成は図９に示す実施の形態１−５によるテストヘッド装置１２Ｄと同じであるので、同じ部分を同じ符号で示し、説明を省略する。
【０３２５】
この実施の形態５−４では、ＢＯＳＴ装置２０の各回路部分およびＢＯＳＴ装置２０ＡＮの各回路部分をともにＤＵＴボード１１０に直接搭載しているので、テストヘッド１２Ｇの構成の簡略化を図り、併せてＢＯＳＴ装置２０とＢＯＳＴ装置２０ＡＮをＤＵＴ１０である半導体ウエハの近傍に配置し、半導体ウエハに含まれるディジタル回路およびアナログ回路の各種テストを実施できる。
【０３２６】
実施の形態５−５．
この実施の形態５−５も、ディジタル回路の試験用ＢＯＳＴ装置２０と、アナログ回路の試験用ＢＯＳＴ装置２０ＡＮを併用するタイプの半導体集積回路の試験装置の実施の形態である。この実施の形態５−５はＢＯＳＴ装置２０、２０ＡＮを併せて構成するＢＯＳＴ組立２１０Ｔを備えている。このＢＯＳＴ組立２１０Ｔは、５枚の回路基板２１１から２１５を組み合わせて構成される。
図７７（ａ）はＢＯＳＴ組立２１０Ｔの基板構成の概念図であり、図７７（ｂ）はその外観斜視図である。
【０３２７】
この実施の形態５−５によるＢＯＳＴ組立２１０Ｔは、図１０に示した実施の形態１−６のＢＯＳＴ組立２１０Ａに類似している。この実施の形態５−５によるＢＯＳＴ組立２１０Ｔは、ディジタル回路の試験用ＢＯＳＴ装置２０と、アナログ回路の試験用ＢＯＳＴ装置２０ＡＮの各回路部品を、５枚の回路基板２１１から２１５に分散して搭載したもので、その他の構成は図１０に示す実施の形態１−６によるＢＯＳＴ組立２１０Ａと同じである。
【０３２８】
回路基板２１１、２１２、２１３、２１４、２１５には、図１に示すＢＯＳＴ装置２０の各回路部分(1)−(12)および図７３に示すＢＯＳＴ装置２０ＡＮの各回路部分がともに分散して配置される。回路基板２１１は、第１のＢＯＳＴ Ｉ／Ｆ部を構成し、ＤＵＴボード１１０とＢＯＳＴ装置２０、２０ＡＮとの間の信号接続を行なう。この回路基板２１１には、併せてＢＯＳＴ装置２０の電源部９９とＢＯＳＴ装置２０ＡＮの電源２６３が搭載される。回路基板２１２は、第２のＢＯＳＴ Ｉ／Ｆ部を構成し、回路基板２１１、２１３、２１４、２１５の接続を行う。併せて回路基板２１２には、ＤＵＴ１０のテストに必要な周辺回路（ライン切替リレー回路など）を搭載する。この回路基板２１２は、ＤＵＴ１０の品種毎に用意される。
【０３２９】
回路基板２１３には、ＢＯＳＴ装置２０のＣＰＵ部３３が配置される。回路基板２１４には、ＢＯＳＴ通信Ｉ／Ｆ部３０が配置され、併せてＢＯＳＴ装置２０ＡＮのＤＡＣ入力データ２５５、データ書込み制御回路２５６、測定データメモリアドレスカウンタ２５７、測定メモリ２５８、基準クロック２５９、クロック発生回路２６０、ＤＳＰ解析部２６１が配置される。回路基板２１５には、ＢＯＳＴ装置２０のＢＯＳＴ制御部４０、ＴＭＰ部５０、ＰＧ部６０、出力判定部８５、エラー情報メモリ部９０、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５が配置され、併せてＢＯＳＴ装置２０ＡＮの試験用Ｄ／Ａ変換回路２５３、試験用Ａ／Ｄ変換回路２５４、リレー回路２６４が配置される。
【０３３０】
この実施の形態５−５では、ＤＵＴ１０に必要なＢＯＳＴ機能に応じて、回路基板２１１、２１２、２１３、２１４、２１５を選択し、組み合わせることができ、機能拡張が容易になり、またＢＯＳＴ装置２０、２０ＡＮの変更におけるフレキシビリティが向上する。また不要なハードウエアを組み合わせる必要がなく、ＢＯＳＴ装置２０、２０ＡＮのスリム化、低価格化を図ることが可能となる。例えば、回路基板２１１、２１３、２１４を標準基板（常時必要な基板）とし、回路基板２１２、２１５をＤＵＴ１０の種類に応じて交換、変更するなど、標準基板のリサイクル性を向上させ、低価格化を図る。またこの実施の形態５−５では、必要な基板のみを組み合わせることができることから、低価格化、スリム化が可能となる。
【０３３１】
実施の形態５−６．
この実施の形態５−６も、ディジタル回路の試験用ＢＯＳＴ装置２０と、アナログ回路の試験用ＢＯＳＴ装置２０ＡＮを併用するタイプの半導体集積回路の試験装置の実施の形態である。この実施の形態５−６はＢＯＳＴ装置２０、２０ＡＮを併せて構成するＢＯＳＴ組立２１０Ｕを備えている。このＢＯＳＴ組立２１０Ｕは、６枚の回路基板２１１から２１６を組み合わせて構成される。
図７８（ａ）はＢＯＳＴ組立２１０Ｕの基板構成の概念図であり、図７８（ｂ）はその外観斜視図である。
【０３３２】
この実施の形態５−６によるＢＯＳＴ組立２１０Ｕは、図７７に示した実施の形態５−５によるＢＯＳＴ組立２１０Ｔに比較し、更にもう１枚の回路基板２１６を増設したもので、この回路基板２１６は回路基板２１３、２１４、２１５と並行に配置される。この回路基板２１６は、回路基板２１１、２１２と垂直に配置される。この回路基板２１６の増設に伴い、図７７では回路基板２１５に配置された各回路部分の一部が回路基板２１６に移設される。回路基板２１５には、ＢＯＳＴ装置２０のＢＯＳＴ制御部４０、ＴＭＰ部５０、ＰＧ部６０、出力判定部８５、エラー情報メモリ部９０、ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部９５が残され、またＢＯＳＴ装置２０ＡＮの試験用Ｄ／Ａ変換回路２５３、試験用Ａ／Ｄ変換回路２５４、リレー回路２６４が回路基板２１６に移設される。その他の回路部品の配置は、実施の形態５−５によるＢＯＳＴ組立２１０Ｔと同じである。
【０３３３】
この実施の形態５−６では、必要に応じて、図７９に示す切替接続が行なわれる。例えば回路基板２１５と、回路基板２１６と、テスタ１８とを、ＤＵＴ１０の同一端子に、リレー回路２１７を経由して接続する。この場合には、回路基板２１５に搭載されたＢＯＳＴ回路２０の各回路部分と、回路基板２１６に搭載されたＢＯＳＴ装置２０ＡＮの各回路部分と、テスタ１８とが、リレー回路２１７を介して、ＤＵＴ１０の同一端子に接続されるので、リレー回路２１７を切り替えることにより、ＢＯＳＴ装置２０と、ＢＯＳＴ装置２０ＡＮと、テスタ１８とを使い分けすることが可能となる。
【０３３４】
【発明の効果】
以上のようにこの発明による半導体集積回路の試験装置では、専用試験機を特別に開発することなく、テストパターンメモリに記憶するテストパターンデータを拡張することにより、被試験半導体集積回路のディジタル回路に対する試験機能を簡単に拡張することができる。併せて、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験をテスト補助装置で実施できる。
【０３３５】
また、この発明による半導体集積回路の製造方法では、専用試験機を特別に開発することなく、テスト補助装置のテストパターンメモリに記憶するテストパターンデータを拡張することにより、半導体集積回路に含まれるディジタル回路に対する試験機能を簡単に拡張しながら、テストパターンデータメモリに予め必要なテストパターンデータを記憶しておくことにより、迅速にディジタル回路の試験を実行でき、半導体集積回路の試験工程を効率化し、半導体集積回路をより効率良く製造できる。
【０３３６】
この発明は、半導体集積回路の生産工場において、半導体集積回路を試験する試験装置として、また半導体集積回路の製造方法として産業上利用される。
【図面の簡単な説明】
【図１】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１の構成図。
【図２】 実施の形態１の主要部分の詳細を示すブロック図。
【図３】 実施の形態１の動作を示すタイミングチャート。
【図４】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−１の構成図。
【図５】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−１の別の構成図。
【図６】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−２におけるテストヘッド装置の構成図。
【図７】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−３におけるテストヘッド装置の構成図。
【図８】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−４におけるテストヘッド装置の構成図。
【図９】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−５におけるテストヘッド装置の構成図。
【図１０】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−６におけるＢＯＳＴ組立の展開図。
【図１１】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−７におけるＢＯＳＴ組立の展開図。
【図１２】 実施の形態１−７におけるＢＯＳＴ組立の側面図。
【図１３】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−８におけるＢＯＳＴ組立の展開図。
【図１４】 実施の形態１−８におけるＢＯＳＴ組立の側面図。
【図１５】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−９におけるＢＯＳＴ組立の展開図。
【図１６】 実施の形態１−９におけるＢＯＳＴ組立の側面図。
【図１７】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−１０におけるＢＯＳＴ組立の構成図。
【図１８】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−１１におけるＢＯＳＴ組立の側面図。
【図１９】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−１２におけるＢＯＳＴ組立の側面図。
【図２０】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−１３におけるＢＯＳＴ組立の構成図。
【図２１】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−１４におけるＢＯＳＴ組立の側面図。
【図２２】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−１５におけるＢＯＳＴ組立の側面図。
【図２３】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−１６におけるテストヘッド装置の側面図。
【図２４】 実施の形態１−１６の上面図。
【図２５】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態１−１７におけるテストヘッド装置の側面図。
【図２６】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態２−１におけるＢＯＳＴ制御部とＰＧ部を示すブロック図。
【図２７】 実施の形態２−１の動作を示すタイミングチャート。
【図２８】 実施の形態２−１の動作を示すタイミングチャート。
【図２９】 実施の形態２−１の動作を示すタイミングチャート。
【図３０】 実施の形態２−１の動作を示すタイミングチャート。
【図３１】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態２−２におけるＢＯＳＴ制御部とＰＧ部を示すブロック図。
【図３２】 実施の形態２−２の一部の回路の詳細構成を示すブロック図。
【図３３】 実施の形態２−２におけるプログラムカウンタの詳細を示すブロック図。
【図３４】 実施の形態２−２の動作を示すタイミングチャート。
【図３５】 図３４のタイミングチャートに対応する制御コードを示す図表。
【図３６】 実施の形態２−２の動作を示すタイミングチャート。
【図３７】 図３６のタイミングチャートに対応する制御コードを示す図表。
【図３８】 実施の形態２−２の動作を示すタイミングチャート。
【図３９】 図３８のタイミングチャートに対応する制御コードを示す図表。
【図４０】 実施の形態２−２の動作を示すタイミングチャート。
【図４１】 図４０のタイミングチャートに対応する制御コードを示す図表。
【図４２】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態２−３におけるＢＯＳＴ制御部を示すブロック図。
【図４３】 実施の形態２−３におけるパラレルシリアル変換器の詳細を示すブロック図。
【図４４】 実施の形態２−３の動作を示すタイミングチャート。
【図４５】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態２−４を示すブロック図。
【図４６】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態２−５を示すブロック図。
【図４７】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態２−６を示すブロック図。
【図４８】 実施の形態２−６の主要回路部分の詳細を示すブロック図。
【図４９】 実施の形態２−６の動作を示すタイミングチャート。
【図５０】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態２−７におけるＢＯＳＴ・ＤＵＴ Ｉ／Ｆ部を示すブロック図。
【図５１】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態２−８における出力判定部とエラー情報メモリ部を示すブロック図。
【図５２】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態３−１におけるＢＯＳＴ組立の展開図。
【図５３】 実施の形態３−１におけるＢＯＳＴ組立の側面図。
【図５４】 実施の形態３−１における記憶媒体へのデータの書き込みシステムの説明図。
【図５５】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態３−２におけるＢＯＳＴ制御部とＴＰＭ部とＰＧ部を示すブロック図。
【図５６】 実施の形態３−２の詳細を示すブロック図。
【図５７】 実施の形態３−２による試験手順を示すフローチャート。
【図５８】 実施の形態３−２の動作を示すタイミングチャート。
【図５９】 実施の形態３−２による試験手順を示すフローチャート。
【図６０】 実施の形態３−２の動作を示すタイミングチャート。
【図６１】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態３−３におけるＰＧ部を示すブロック図。
【図６２】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態４−１におけるＢＯＳＴ組立の展開図。
【図６３】 実施の形態４−１におけるＢＯＳＴ組立の側面図。
【図６４】 実施の形態４−１における記憶媒体へのデータの書き込み、読み出しシステムの説明図。
【図６５】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態４−２におけるＢＯＳＴ制御部とエラー情報メモリ部を示すブロック図。
【図６６】 実施の形態４−２の詳細を示すブロック図。
【図６７】 実施の形態４−２による試験手順を示すフローチャート。
【図６８】 実施の形態４−２の動作を示すタイミングチャート。
【図６９】 実施の形態４−２による試験手順を示すフローチャート。
【図７０】 実施の形態４−２の動作を示すタイミングチャート。
【図７１】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態４−３におけるエラー情報メモリ部を示すブロック図。
【図７２】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態５−１におけるテストヘッド装置の構成図。
【図７３】 実施の形態５−１におけるアナログ試験用ＢＯＳＴ装置の詳細を示すブロック図。
【図７４】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態５−２におけるテストヘッド装置の構成図。
【図７５】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態５−３におけるテストヘッド装置の構成図。
【図７６】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態５−４におけるテストヘッド装置の構成図。
【図７７】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態５−５におけるＢＯＳＴ組立の展開図。
【図７８】 この発明の半導体集積回路の製造方法に使用される、この発明による半導体集積回路の試験装置の実施の形態５−６におけるＢＯＳＴ組立の展開図。
【図７９】 実施の形態５−６の試験切替構成を示すブロック図。
【符号の説明】
１０ 被試験半導体集積回路、１１ テスト回路基板（ＤＵＴボード）、
１８ 試験機（テスタ）、２０ テスト補助装置（ＢＯＳＴ装置）、
２０１ ＢＯＳＴ回路基板（ＢＯＳＴボード）、
３０ ＢＯＳＴ通信Ｉ／Ｆ部、３３ ＣＰＵ部、３８ 基準クロック部、
４０ ＢＯＳＴ制御部、５０ テストパターンメモリ部（ＴＰＭ部）、
６０ テストパターン信号発生器（ＰＧ部）、
７０ タイミング信号発生器（ＴＧ部）、８０ 波形整形部（ＷＦ部）、
８５ 出力判定部、９０ エラー情報判定部、
９５ ＤＵＴ・ＢＯＳＴ Ｉ／Ｆ部、９９ 電源部、
７００ テスト周期信号発生回路、７１０ クロック信号発生回路、
７２０ ストローブ信号発生回路、
２０Ａ 共通部分、２０Ｂ チャンネル部分、
１１０ テスト回路基板（ＤＵＴボード）、
１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ テストヘッド装置、
２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄ，２１０Ｅ，２１０Ｆ，２１０Ｇ，
２１０Ｈ，２１０Ｉ，２１０Ｊ ＢＯＳＴ組立、
２１１，２１２，２１３，２１４，２１５，２１５Ａ，２１５Ｂ 回路基板、
１２Ｅ，１２Ｆ テストヘッド装置、１２０ テストヘッド、
４１０，４１０Ａ プログラムカウンタ、
４７５ パラレルシリアル変換器、
７００Ａ テスト周期信号発生回路、７１０Ａ セットクロック発生回路、
７１０Ｂ リセットクロック発生回路、７１５Ａ ストローブ信号発生回路、
９６６ 高レベル電圧発生器、９６７ 低レベル電圧発生器、
９７１ 判定用高レベル電圧発生器、９７２ 判定用低レベル電圧発生器、
２１０Ｋ，２１０Ｌ，２１０Ｍ，２１０Ｎ ＢＯＳＴ組立、
２３０ 記憶媒体、２３０Ａ ＰＣカード、６２０ デュアルポートメモリ、
６３０，６３１ バンクメモリ、
２１０Ｐ，２１０Ｑ，２１０Ｒ，２１０Ｓ ＢＯＳＴ組立、
９０Ａ エラー情報取込部、９０Ｂ エラー情報記憶部、
９２０ デュアルポートメモリ、９３０，９３１ バンクメモリ、
１２Ｇ，１２Ｈ，１２Ｉ，１２Ｊ テストヘッド装置、
２１０Ｔ，２１０Ｕ ＢＯＳＴ装置、２１６ 回路基板。

Claims (19)

  1. 被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備え、このテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有する半導体集積回路の試験装置であって、前記テスト補助装置が、
    前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作を制御する制御部とを有し、
    前記テスト補助装置が、前記テストパターン信号発生器に書き込まれたテストパターンデータに基づいて、被試験半導体集積回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき被試験半導体集積回路から出力されるテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行ない、
    前記テスト補助装置が複数のチャンネルを有し、そのそれぞれのチャンネルに、前記テストパターンメモリと前記テストパターン信号発生器と前記制御部とを有し、
    前記テスト補助装置が前記各チャンネルに対する共通部分にＣＰＵ部を有し、このＣＰＵ部が各チャンネルの前記制御部に対して、前記選択テストパターンデータを選択するための選択指示信号を与えることを特徴とする半導体集積回路の試験装置。
  2. 被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備え、このテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有する半導体集積回路の試験装置であって、前記テスト補助装置が、
    前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作を制御する制御部とを有し、
    前記テスト補助装置が、前記テストパターン信号発生器に書き込まれたテストパターンデータに基づいて、被試験半導体集積回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき被試験半導体集積回路から出力されるテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行ない、
    この試験装置は前記テスト回路基板の近傍に配置されたテストヘッド装置を有し、このテストヘッド装置は複数の回路基板を組み合わせたテスト補助装置組立を含み、前記複数の回路基板上に、前記テスト補助装置がその回路部品を分散して、搭載されたことを特徴とする半導体集積回路の試験装置。
  3. 請求項２記載の半導体集積回路の試験装置であって、前記テスト補助装置組立は、５枚の回路基板を有し、この５枚の回路基板の中の２枚の回路基板は前記テスト回路基板とほぼ並行に配置され、また他の３枚の回路基板は前記テスト回路基板とほぼ垂直に配置されることを特徴とする半導体集積回路の試験装置。
  4. 請求項３記載の半導体集積回路の試験装置であって、前記テストヘッド装置は、スコープ穴を有するテストヘッドを含み、前記テスト回路基板とほぼ垂直に配置された３枚の回路基板は、その一部が前記スコープ穴内に一様に、配置されたことを特徴とする半導体集積回路の試験装置。
  5. 被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備え、このテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有する半導体集積回路の試験装置であって、前記テスト補助装置が、
    前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれる第１、第２のメモリを有するテストパターン信号発生器と、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器の第１、第２のメモリに書き込む動作と、このテストパターン信号発生器の前記第１、第２のメモリからテストパターンデータを読み出す動作を制御する制御部とを有し、
    前記テスト補助装置は、前記テストパターン信号発生器から読み出されたテストパターンデータに基づいて、被試験半導体集積回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき被試験半導体集積回路から出力されるテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行なうものであって、
    前記テストパターン信号発生器の前記第１のメモリに書き込まれた第１のテストパターンデータを読み出すときに、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択された第２のテストパターンデータが前記第２のメモリに書き込まれることを特徴とする半導体集積回路の試験装置。
  6. 請求項５記載の半導体集積回路の試験装置であって、前記テストパターン信号発生器がデュアルポートメモリを用いて構成され、その第１のポートにより前記第１のメモリが構成され、その第２のポートにより前記第２のメモリが構成されることを特徴とする半導体集積回路の試験装置。
  7. 請求項５記載の半導体集積回路の試験装置であって、前記テストパターン信号発生器が第１、第２のバンクメモリを用いて構成され、その第１のバンクメモリが前記第１のメモリを構成し、その第２のバンクメモリが前記第２のメモリを構成することを特徴とする半導体集積回路の試験装置。
  8. 被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備え、このテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有する半導体集積回路の試験装置であって、前記テスト補助装置が、
    前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作と、このテストパターン信号発生器からテストパターンデータを読み出してテストパターン信号を発生させる動作とを制御する制御部と、
    前記テストパターン信号に基づき被試験半導体集積回路へのテスト入力パターン信号を発生する波形整形部と、
    被試験半導体集積回路から出力されるテスト出力パターン信号を判定しエラーを判定したときにエラーデータ信号を発生する出力判定部と、
    前記エラーデータ信号と、このエラーデータ信号が発生したときの前記テストパターンデータの読み出しアドレスとを含むエラー情報を記憶するエラー情報メモリ部とを有し、
    前記テスト補助装置が、記憶媒体を着脱可能に取り付けた回路基板を含む複数の回路基板を用いて構成され、前記記憶媒体を用いて前記エラー情報メモリ部が構成されたことを特徴とする半導体集積回路の試験装置。
  9. 請求項８記載の半導体集積回路の試験装置であって、前記エラー情報メモリ部は、エラー情報取込部と、エラー情報記憶部とを有し、前記記憶媒体を用いて前記エラー情報記憶部が構成されたことを特徴とする半導体集積回路の試験装置。
  10. 請求項８記載の半導体集積回路の試験装置であって、前記エラー情報取込部が前記エラー情報を取り込む第１、第２のメモリを有し、この第１のメモリがエラー情報を取り込むときに、前記第２のメモリが前記エラー情報記憶部にエラー情報を転送することを特徴とする半導体集積回路の試験装置。
  11. 請求項１０記載の半導体集積回路の試験装置であって、前記エラー情報取込部がデュアルポートメモリで構成され、その第１のポートが前記第１のメモリを、またその第２のポートが前記第２のメモリをそれぞれ構成することを特徴とする半導体集積回路の試験装置。
  12. 請求項１０記載の半導体集積回路の試験装置であって、前記エラー情報取込部が第１、第２のバンクメモリで構成され、その第１のバンクメモリが前記第１のメモリを、またその第２のバンクメモリが前記第２のメモリをそれぞれ構成することを特徴とする半導体集積回路の試験装置。
  13. 被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、このテスト回路基板の近傍に配置され前記テスト回路基板に接続された第１のテスト補助装置、および前記テスト回路基板の近傍に配置され前記テスト回路基板に接続された第２のテスト補助装置を備え、前記第１のテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有し、また前記第２のテスト補助装置が被試験半導体集積回路に含まれるアナログ回路に対するテストを行なうアナログ回路試験機能を有する半導体集積回路の試験装置であって、前記第１のテスト補助装置が、
    前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作と、このテストパターン信号発生器からテストパターンデータを読み出してテストパターン信号を発生させる動作を制御する制御部とを有し、
    この第１のテスト補助装置が、前記テストパターン信号に基づいて、被試験半導体集積回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき被試験半導体集積回路から出力されるテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行ない、
    被試験半導体集積回路に含まれる前記アナログ回路が、アナログ信号をディジタル信号に変換するＡ／Ｄ変換回路と、ディジタル信号をアナログ信号に変換するＤ／Ａ変換回路を含んでいて、
    前記第２のテスト補助装置が、
    ディジタルテスト信号を発生してこのディジタルテスト信号を前記Ｄ／Ａ変換回路に供給するデータ回路と、
    このデータ回路が出力するディジタルテスト信号をアナログテスト信号に変換して前記Ａ／Ｄ変換回路に供給する試験用Ｄ／Ａ変換回路と、
    前記Ｄ／Ａ変換回路から出力されるアナログテスト出力をディジタルテスト変換出力に変換する試験用Ａ／Ｄ変換回路と、
    前記Ａ／Ｄ変換回路からのディジタルテスト出力と、前記試験用Ａ／Ｄ変換回路からのディジタルテスト変換出力とを記憶する測定データメモリと、
    前記測定データメモリに記憶された前記ディジタルテスト出力と前記ディジタル変換出力を解析する解析部とを有し、
    前記第２のテスト補助装置が被試験半導体集積回路のアナログ回路の試験を行なう、
    前記第１にテスト補助装置と前記第２のテスト補助装置を搭載したテスト補助回路基板が、前記テスト回路基板上に配置されたことを特徴とする半導体集積回路の試験装置。
  14. 被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、このテスト回路基板の近傍に配置され前記テスト回路基板に接続された第１のテスト補助装置、および前記テスト回路基板の近傍に配置され前記テスト回路基板に接続された第２のテスト補助装置を備え、前記第１のテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有し、また前記第２のテスト補助装置が被試験半導体集積回路に含まれるアナログ回路に対するテストを行なうアナログ回路試験機能を有する半導体集積回路の試験装置であって、前記第１のテスト補助装置が、
    前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作と、このテストパターン信号発生器からテストパターンデータを読み出してテストパターン信号を発生させる動作を制御する制御部とを有し、
    この第１のテスト補助装置が、前記テストパターン信号に基づいて、被試験半導体集積回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき被試験半導体集積回路から出力されるテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行ない、
    被試験半導体集積回路に含まれる前記アナログ回路が、アナログ信号をディジタル信号に変換するＡ／Ｄ変換回路と、ディジタル信号をアナログ信号に変換するＤ／Ａ変換回路を含んでいて、
    前記第２のテスト補助装置が、
    ディジタルテスト信号を発生してこのディジタルテスト信号を前記Ｄ／Ａ変換回路に供給するデータ回路と、
    このデータ回路が出力するディジタルテスト信号をアナログテスト信号に変換して前記Ａ／Ｄ変換回路に供給する試験用Ｄ／Ａ変換回路と、
    前記Ｄ／Ａ変換回路から出力されるアナログテスト出力をディジタルテスト変換出力に変換する試験用Ａ／Ｄ変換回路と、
    前記Ａ／Ｄ変換回路からのディジタルテスト出力と、前記試験用Ａ／Ｄ変換回路からのディジタルテスト変換出力とを記憶する測定データメモリと、
    前記測定データメモリに記憶された前記ディジタルテスト出力と前記ディジタル変換出力を解析する解析部とを有し、
    前記第２のテスト補助装置が被試験半導体集積回路のアナログ回路の試験を行ない、
    前記第１、第２のテスト補助装置が、前記テスト回路基板に直接実装されたことを特徴とする半導体集積回路の試験装置。
  15. 被試験半導体集積回路と信号のやり取りを行なうテスト回路基板、このテスト回路基板の近傍に配置され前記テスト回路基板に接続された第１のテスト補助装置、および前記テスト回路基板の近傍に配置され前記テスト回路基板に接続された第２のテスト補助装置を備え、前記第１のテスト補助装置が被試験半導体集積回路に含まれるディジタル回路に対するテストを行なうディジタル回路試験機能を有し、また前記第２のテスト補助装置が被試験半導体集積回路に含まれるアナログ回路に対するテストを行なうアナログ回路試験機能を有する半導体集積回路の試験装置であって、前記第１のテスト補助装置が、
    前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作と、このテストパターン信号発生器からテストパターンデータを読み出してテストパターン信号を発生させる動作を制御する制御部とを有し、
    この第１のテスト補助装置が、前記テストパターン信号に基づいて、被試験半導体集積回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき被試験半導体集積回路から出力されるテスト出力パターン信号を判定することにより、被試験半導体集積回路のディジタル回路の試験を行ない、
    被試験半導体集積回路に含まれる前記アナログ回路が、アナログ信号をディジタル信号に変換するＡ／Ｄ変換回路と、ディジタル信号をアナログ信号に変換するＤ／Ａ変換回路を含んでいて、
    前記第２のテスト補助装置が、
    ディジタルテスト信号を発生してこのディジタルテスト信号を前記Ｄ／Ａ変換回路に供給するデータ回路と、
    このデータ回路が出力するディジタルテスト信号をアナログテスト信号に変換して前記Ａ／Ｄ変換回路に供給する試験用Ｄ／Ａ変換回路と、
    前記Ｄ／Ａ変換回路から出力されるアナログテスト出力をディジタルテスト変換出力に変換する試験用Ａ／Ｄ変換回路と、
    前記Ａ／Ｄ変換回路からのディジタルテスト出力と、前記試験用Ａ／Ｄ変換回路からのディジタルテスト変換出力とを記憶する測定データメモリと、
    前記測定データメモリに記憶された前記ディジタルテスト出力と前記ディジタル変換出力を解析する解析部とを有し、
    前記第２のテスト補助装置が被試験半導体集積回路のアナログ回路の試験を行ない、
    この試験装置は前記テスト回路基板の近傍に配置されたテストヘッド装置を有し、このテストヘッド装置は複数の回路基板を組み合わせたテスト補助装置組立を含み、前記複数の回路基板上に、前記第１、第２のテスト補助装置がそれらの回路部品を分散して、搭載されたことを特徴とする半導体集積回路の試験装置。
  16. 請求項１５記載の半導体集積回路の試験装置であって、前記テスト補助装置組立は、５枚の回路基板を有し、この５枚の回路基板の中の２枚の回路基板は前記テスト回路基板とほぼ並行に配置され、また他の３枚の回路基板は前記テスト回路基板とほぼ垂直に配置されることを特徴とする半導体集積回路の試験装置。
  17. 請求項１５記載の半導体集積回路の試験装置であって、前記テスト補助装置組立は、６枚の回路基板を有し、この６枚の回路基板の中の２枚の回路基板は前記テスト回路基板とほぼ並行に配置され、また他の４枚の回路基板は前記テスト回路基板とほぼ垂直に配置されることを特徴とする半導体集積回路の試験装置。
  18. 半導体集積回路を試験する試験工程を含む半導体集積回路の製造方法であって、前記試験工程では、前記半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備えた試験装置が使用され、前記テスト補助装置は前記半導体集積回路に含まれたディジタル回路を試験するディジタル回路試験機能を持ち、このテスト補助装置は、
    前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれる第１、第２のメモリを有するテストパターン信号発生器と、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器の第１、第２のメモリに書き込む動作を制御する制御部とを有し、
    前記テストパターン信号発生器は、前記第１のメモリに書き込まれた第１のテストパターンデータを読み出すときに、前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択された第２のテストパターンデータが前記第２のメモリに書き込まれる動作を行ない、
    前記試験工程において、前記テスト補助装置が、前記テストパターン信号発生器から読み出されるテストパターンデータに基づいて、前記半導体集積回路のディジタル回路に対するテスト入力パターン信号を発生し、このテスト入力パターン信号に基づき前記半導体集積回路から出力されるテスト出力パターン信号を判定することにより、前記半導体集積回路のディジタル回路の試験が行なわれることを特徴とする半導体集積回路の製造方法。
  19. 半導体集積回路を試験する試験工程を含む半導体集積回路の製造方法であって、前記試験工程では、前記半導体集積回路と信号のやり取りを行なうテスト回路基板、およびこのテスト回路基板の近傍に配置され前記テスト回路基板に接続されたテスト補助装置を備えた試験装置が使用され、前記テスト補助装置は前記半導体集積回路に含まれるディジタル回路の試験機能を持ち、このテスト補助装置は、
    前記ディジタル回路のテストのための複数のテスト項目に対応した複数のテストパターンデータを記憶するテストパターンメモリと、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータが書き込まれるテストパターン信号発生器と、
    前記テストパターンメモリに記憶された複数のテストパターンデータの中から選択されたテストパターンデータを読み出す動作と、この選択されたテストパターンデータを前記テストパターン信号発生器に書き込む動作と、このテストパターン信号発生器からテストパターンデータを読み出してテストパターン信号を発生させる動作とを制御する制御部と、
    前記テストパターン信号に基づき被試験半導体集積回路へのテスト入力パターン信号を発生する波形整形部と、
    被試験半導体集積回路から出力されるテスト出力パターン信号を判定しエラーが判定されたときにエラーデータ信号を発生する出力判定部と、
    前記エラーデータ信号と、このエラーデータ信号が発生したときの前記テストパターンデータの読み出しアドレスとを含むエラー情報を記憶するエラー情報メモリ部とを有し、
    このテスト補助装置は、記憶媒体を着脱可能に取り付けた回路基板を含む複数の回路基板を用いて構成され、前記記憶媒体を用いて前記エラー情報メモリ部が構成されており、
    前記試験工程において、前記テスト補助装置により、前記半導体集積回路のディジタル回路の試験が行なわれることを特徴とする半導体集積回路の製造方法。
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