CN111354412B - 一种内建自测试电路及存储器 - Google Patents

Abstract

本发明公开了一种内建自测试电路及存储器。该内建自测试电路，包括：数字压控振荡器，用于生成高频时钟信号；时钟信号控制模块，用于在高速测试时，将高频时钟信号输入地址输入通道、数据输入通道、输出通道和被测设备；地址输入通道，用于根据时钟信号控制模块输入的时钟信号，将测试地址信号输入被测设备；数据输入通道，用于根据时钟信号控制模块输入的时钟信号，将测试数据信号输入被测设备；输出通道，用于接收并输出被测试设备的输出信号。内建自测试电路中集成了数字压控振荡器，为测试提供高频时钟信号，降低了对测试机台提供的测试时钟的频率要求，简化了外围设备，缩短了测试时间，降低了测试成本。

Description

一种内建自测试电路及存储器

技术领域

本申请涉及存储器技术领域，尤其涉及一种内建自测试电路及存储器。

背景技术

随着集成电路特征尺寸的不断缩小，促使芯片的集成度和复杂度不断提高，存储器芯片，尤其是存储器的知识产权(Intellectual Property，IP)核中可能存在的缺陷也逐渐增多。同时，存储器也不断向高容量、高速度、低功耗和高集成度等方向发展。这些都极大的增加了存储器IP核的测试难度。

目前，在进行存储器IP核的测试时，主要利用外部自动测试设备(automatic testequipment，ATE)产生测试图形对存储器IP核进行故障检测，然而，由于存储器多为高速存储，这就要求测试设备能够为存储器提供较高频率的测试时钟，而输出的测试时钟频率越高，ATE的成本就越大，这就导致了存储器IP核进行高速测试的成本较高的问题。

发明内容

为了解决现有技术问题，本申请实施例提供了一种内建自测试电路及存储器，能够满足存储器IP核对测试时钟的高频需求，简化外部自动测试设备，降低测试成本。

本申请实施例提供的一种内建自测试电路，包括：数字压控振荡器、时钟信号控制模块、地址输入通道、数据输入通道和输出通道；

所述数字压控振荡器，用于生成高频时钟信号；

所述时钟信号控制模块，用于在高速测试时，将所述高频时钟信号输入所述地址输入通道、所述数据输入通道、所述输出通道和所述被测设备；

所述地址输入通道，用于根据所述时钟信号控制模块输入的时钟信号，将测试地址信号输入所述被测设备；

所述数据输入通道，用于根据所述时钟信号控制模块输入的时钟信号，将测试数据信号输入所述被测设备；

所述输出通道，用于接收并输出所述被测设备的输出信号；所述输出信号是所述被测设备利用所述时钟信号控制模块输入的时钟信号和所述测试地址信号生成的，所述输出信号中携带的数据是预先利用所述时钟信号控制模块输入的时钟信号、所述测试地址信号和所述测试数据信号写入所述被测设备的。

可选的，所述时钟信号控制模块，还用于在低速测试时，将外部的低频时钟信号输入所述地址输入通道、所述数据输入通道、所述输出通道和所述被测设备。

可选的，所述时钟信号控制模块，具体包括：第一选择器；

所述第一选择器的第一输入端连接所述数字压控振荡器的信号输出引脚，所述第一选择器的第二输入端连接低频时钟信号，所述第一选择器的输出端连接所述地址输入通道、所述数据输入通道、所述输出通道和所述被测设备，所述第一选择器的控制端连接第一控制信号。

可选的，所述地址输入通道，具体包括：第一FIFO寄存器、第二选择器和第三选择器；

所述第一FIFO寄存器的输入端连接所述第二选择器的输出端，所述第一FIFO寄存器的输出端连接所述被测设备和所述第二选择器的第一输入端；

所述第二选择器的第二输入端连接外部输入的地址信号；

所述第三选择器的第一输入端连接所述时钟信号控制模块的时钟信号输出端，所述第三选择器的第二输入端连接外部输入的第一低频时钟信号，所述第三选择器的输出端连接所述第一FIFO寄存器的时钟信号输入端；

所述第二选择器的控制端和所述第三选择器的控制端均连接第二控制信号。

可选的，所述数据输入通道，具体包括：第二FIFO寄存器、第四选择器和第五选择器；

所述第二FIFO寄存器的输入端连接所述第四选择器的输出端，所述第二FIFO寄存器的输出端连接所述被测设备和所述第四选择器的第一输入端；

所述第四选择器的第二输入端连接外部输入的数据信号；

所述第五选择器的第一输入端连接所述时钟信号控制模块的时钟信号输出端，所述第五选择器的第二输入端连接外部输入的第二低频时钟信号，所述第五选择器的输出端连接所述第二FIFO寄存器的时钟信号输入端；

所述第四选择器的控制端和所述第五选择器的控制端均连接第三控制信号。

可选的，所述输出通道，具体包括：第三FIFO寄存器、第六选择器和第七选择器；

所述第三FIFO寄存器的输入端连接所述被测设备的信号输出引脚，所述第三FIFO寄存器的输出端连接所述第六选择器的第一输入端；

所述第六选择器的第二输入端连接所述被测设备的信号输出引脚，所述第六选择器的输出端连接所述内建自测试电路的输出端，所述第六选择器的控制端连接第四控制信号；

所述第七选择器的第一输入端连接所述时钟信号控制模块的时钟信号输出端，所述第七选择器的第二输入端连接外部输入的第三低频时钟信号，所述第七选择器的输出端连接所述第三FIFO寄存器的时钟信号输入端，所述第七选择器的控制端连接第五控制信号。

可选的，所述时钟信号控制模块，还包括：验证子模块；所述验证子模块，具体包括：计数器和/或分频器；

所述计数器，用于对所述高频时钟信号进行计数输出计数信号，以对所述高频时钟信号的脉冲数量进行验证；

所述分频器，用于对所述高频时钟信号进行分频输出分频信号，以对所述高频时钟信号的频率进行验证。

可选的，所述输出通道，具体还包括：第八选择器；

所述第八选择器的第一输入端连接所述第六选择器的输出端，所述第八选择器的第二输入端连接所述第二FIFO寄存器的输出端，所述第八选择器的第三输入端连接所述验证子模块的输出端，所述第八选择器的输出端连接所述内建自测试电路的输出端；所述第八选择器的控制端连接第六控制信号和第七控制信号。

可选的，所述第一FIFO寄存器、所述第二FIFO寄存器和所述第三FIFO寄存器均包括多个串联连接的触发器，所述第一FIFO寄存器、所述第二FIFO寄存器和所述第三FIFO寄存器的结构相同；

每个所述触发器的时钟信号输入端均连接对应的FIFO寄存器的时钟信号输入端。

本申请实施例提供的一种存储器，包括如上述实施例提供的内建自测试电路中的任意一种；所述被测设备为所述存储器的IP核。

可选的，还包括：第九选择器；

所述第九选择器的输入端连接外部的配置信号输出引脚，所述第九选择器的第一输出端连接IP核的第一配置引脚，所述第九选择器的第二输出端连接所述IP核的第二配置引脚，所述第九选择器的第三输出端连接所述数字压控振荡器的配置引脚，所述第九选择器的控制端连接第八控制信号和第九控制信号。

与现有技术相比，本申请至少具有以下优点：

在本申请实施例中，由内建自测试电路实现对被测设备的检测，其中内建自测试电路中集成了数字压控振荡器，为测试提供高频时钟信号，降低了对测试机台提供的测试时钟的频率要求，简化了外围设备，缩短了测试时间，降低了测试成本。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本申请实施例提供的一种内建自测试电路的结构示意图；

图2为本申请实施例提供的一种内建自测试电路中数字压控振荡器和时钟信号控制模块的结构示意图；

图3为本申请实施例提供的一种内建自测试电路中地址输入通道的结构示意图；

图4为本申请实施例提供的一种第一FIFO寄存器的结构示意图；

图5为本申请实施例提供的一种内建自测试电路中数据输入通道的结构示意图；

图6为本申请实施例提供的一种内建自测试电路中一种输出通道的结构示意图；

图7为本申请实施例提供的一种内建自测试电路中另一种输出通道的结构示意图；

图8为本申请实施例提供的一种存储器的结构示意图；

图9为本申请实施例提供的另一种存储器的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

目前，存储器IP核的测试方法主要有三种，第一种为直接测试。直接测试是指通过外部自动测试设备(ATE)产生测试图形对存储器进行故障检验的测试方法，它可以从存储器封装引脚直接访问。由于存储器的性能多为高速，这就要求测试设备能够为存储器提供较高的测试时钟。测试设备的测试时钟频率越高，成本就越大。因此，使用ATE进行存储器IP核的高速测试困难较高。

第二种为片上微处理器测试，它是指运用其内部的汇编语言，产生测试图形，将测试图形输入到有存储器模块的芯片接口处，向量通过微处理器操作存储器。这种测试方法在测试片上加了寄存器，用于存储测试数据和过程数据，测试算法由代码控制，不需对硬件任何修改，具有可修改和灵活性。但是，由于微处理存放代码的存储模块故障率未知，导致测试存储器增加了故障风险。并且，需要微处理器和存储器之间有通路，增加了测试存储器的难度。另外，由于操作代码需要人工修改和实现，耗费了大量人力。

第三种为存储器内建自测试(build-in self test，BIST)，它是在芯片内部建立自测试电路，由地址生成器、数据生成器和算法序列器等组成，只需用增加很少的芯片信号接口，同时可以在用户模式和测试模式下切换，具有高测试质量和低测试成本等优点。

因此，为了解决ATE难以满足存储器IP核高速测试需求的问题，本申请实施例采用存储器内建自测试结构，内部集成了频率可调的数字振荡器，为存储器IP核提供高速测试时钟，测试电路降低了对测试机台提供的测试时钟的频率要求，从而简化了外围测试设备，缩短了测试时间，降低了测试成本。

基于上述思想，为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

参见图1，该图为本申请实施例提供的一种内建自测试电路的结构示意图。

本申请实施例提供的内建自测试电路，包括：数字压控振荡器DVCO、时钟信号控制模块10、地址输入通道20、数据输入通道30和输出通道40；

数字压控振荡器DVCO，用于生成高频时钟信号CKI；

时钟信号控制模块10，用于在高速测试时，将高频时钟信号CKI输入地址输入通道10、数据输入通道20、输出通道40和被测设备IP；

地址输入通道20，用于根据时钟信号控制模块10输入的时钟信号，将测试地址信号TA[]输入被测设备IP；

数据输入通道30，用于根据时钟信号控制模块10输入的时钟信号，将测试数据信号TD[]输入被测设备IP；

输出通道40，用于接收并输出被测设备IP的输出信号Q[]；输出信号Q[]是被测设备IP利用时钟信号控制模块10输入的时钟信号和测试地址信号TA[]生成的，输出信号Q[]中携带的数据是预先利用时钟信号控制模块10输入的时钟信号、测试地址信号TA[]和测试数据信号TD[]写入被测设备IP的。

在本申请实施例中，数字压控振荡器DVCO可以在高速测试时直接为地址输入通道10、数据输入通道20、输出通道40和被测设备(即IP核)提供测试用的高速时钟，降低了对测试机台提供的测试时钟的频率要求，简化了外围设备，缩短了测试时间，降低了测试成本。

在一个例子中，如图2所示，数字压控振荡器DVCO可以使用数字粗调频率和供电电压精调频率，数字粗调通过输入引脚FQT[]配置，供电电压精调通过供电引脚VDDDVCO调节，以便根据实际测试需要输出相应频率的高频时钟信号CKI至时钟信号控制模块10。

在实际测试时，可以先将外部输入的地址信号输入地址输入通道20、将数据信号输入数据输入通道30，以便地址输入通道20和数据输入通道30在时钟信号控制模块10输出的时钟信号的控制下，将数据信号携带的数据写入被测设备IP。可以理解的是，由于时钟信号控制模块10在高速测试时将高频时钟信号CKI输入地址输入通道10和数据输入通道20，可以提高数据写入的效率，缩短测试时间。

在数据读出时，被测设备IP根据地址输入通道20输入的测试地址信号TA[]进行数据的读出，并以时钟信号控制模块10输出的时钟信号为读出频率经输出通道40进行数据的输出得到输出信号。与数据写入类似，由于时钟信号控制模块10在高速测试时将高频时钟信号CKI输入被测设备IP、地址输入通道10和输出通道40，使得输出信号Q[]可以进行高速的数据输出，提高了数据输出的效率，也就缩短了测试的时间。

在本申请实施例一些可能的实现方式中，为了满足实际的测试需要，时钟信号控制模块10，还可以用于在低速测试时，将外部的低频时钟信号CK输入地址输入通道20、数据输入通道30、输出通道40和被测设备IP。

低速测试的原理与上述高速测试的原理类似，具体参见上面相关说明即可，这里不再赘述。

在一些可能的设计中，为了实现高速测试和低速测试，如图2所示，时钟信号控制模块10，具体可以包括：第一选择器MUX1；

第一选择器MUX1的第一输入端连接数字压控振荡器DVCO的信号输出引脚CKI，第一选择器MUX1的第二输入端连接低频时钟信号CK，第一选择器MUX1的输出端TCK连接地址输入通道20、数据输入通道30、输出通道40和被测设备IP，第一选择器MUX1的控制端连接第一控制信号CKIEN。

在本申请实施例一些可能的实现方式中，为了保证测试的准确，还可以对输入的时钟信号进行验证。具体的，继续参见图2，时钟信号控制模块10，还可以包括：验证子模块11；验证子模块11，具体可以包括：计数器和/或分频器；

计数器，用于对高频时钟信号CLK进行计数输出计数信号，以对高频时钟信号CLK的脉冲数量进行验证；

分频器，用于对高频时钟信号CLK进行分频输出分频信号，以对高频时钟信号CLK的频率进行验证。

其中，计数器的输出为CNT，分频器的输出可以为CKO。在实际应用中，可以直接输出验证子模块11的输出作为时钟信号的验证结果。

可以理解的是，第一控制信号CKIEN用于对进行高速测试还是低速测试进行控制。在一个例子中，当第一控制信号CKIEN为低电平时，第一选择器MUX1的输出为数字压控振荡器DVCO输出高频时钟信号CKI，进行高速测试；当第一控制信号CKIEN为高电平时，第一选择器MUX1的输出为低频时钟信号CK，进行低速测试。需要说明的是，为了节能，在一些可能的实现方式中，第一控制信号CKIEN还连接数字压控振荡器DVCO的使能引脚EN，以控制数字压控振荡器DVCO在第一控制信号CKIEN为高电平时不工作。

在本申请实施例中，由内建自测试电路实现对被测设备的检测，其中内建自测试电路中集成了数字压控振荡器，为测试提供高频时钟信号，降低了对测试机台提供的测试时钟的频率要求，简化了外围设备，缩短了测试时间，降低了测试成本。

下面对本申请实施例提供的内建自测试电路中地址输入通道的具体结构进行举例说明。

参见图3，该图为本申请实施例提供的一种内建自测试电路中地址输入通道的结构示意图。

在本申请实施例一些可能的实现方式中，地址输入通道20，具体可以包括：第一FIFO寄存器FIFO1、第二选择器MUX2和第三选择器MUX3；

第一FIFO寄存器FIFO1的输入端连接第二选择器MUX2的输出端，第一FIFO寄存器FIFO1的输出端连接被测设备IP和第二选择器MUX2的第一输入端；

第二选择器MUX2的第二输入端连接外部输入的地址信号A[]；

第三选择器MUX3的第一输入端连接时钟信号控制模块10的时钟信号输出端TCK，第三选择器MUX3的第二输入端连接外部输入的第一低频时钟信号ADPTNCK1，第三选择器MUX3的输出端连接第一FIFO寄存器FIFO1的时钟信号输入端CLK1；

第二选择器MUX2的控制端和第三选择器MUX3的控制端均连接第二控制信号ADPTNINE1。

在本申请实施例中，采用第一FIFO寄存器FIFO1对输入的地址进行缓存。第一FIFO寄存器FIFO1在时钟信号输入端CLK1输入的时钟信号的控制下，将经第二选择器MUX2的输出端输入的数据逐一填充到第一FIFO寄存器FIFO1包括的每个触发器中，并在时钟信号输入端CLK1输入的时钟信号的控制下，按照先入先出的规则将触发器中的数据输出至被测设备IP。在实际应用中，可以利用复位信号ADPTNRST对第一FIFO寄存器FIFO1中触发器缓存的数据进行复位。

在一个例子中，第一FIFO寄存器FIFO1由多个触发器首尾相连。首端触发器输入引脚为第一FIFO寄存器FIFO1的输入端，最后一级触发器的输出引脚为第一FIFO寄存器FIFO1的输出，每个触发器的时钟信号输入端均连接第一FIFO寄存器FIFO1的时钟信号输入端CLK1。图4以8个触发器为例示出了一种第一FIFO寄存器的具体结构。实际应用中，可以以8个触发器为一组构建第一FIFO寄存器FIFO1，当第一FIFO寄存器FIFO1由16个触发器组出时，则由2组8个触发器构成，若第一FIFO寄存器FIFO1由32个触发器构成，则分为四组，以此类推。在第一FIFO寄存器FIFO1的时钟信号输入端CLK1输入的时钟信号的作用下，按照图4箭头所示的路径进行数据的存入和读出。

第二选择器MUX2的两个输入端分别连接第一FIFO寄存器FIFO1的输出端和外部输入的地址信号A[]，在第二控制信号ADPTNINE1的控制下，向第一FIFO寄存器FIFO1的输入端输出测试地址。随着第二控制信号ADPTNINE1的电平状态的变化，第二选择器MUX2将第一FIFO寄存器FIFO1的输出或者输入的地址信号A[]输入第一FIFO寄存器FIFO1。作为一个示例，当第二控制信号ADPTNINE1为高电平时，第二选择器MUX2利用输入的地址信号A[]输出测试地址至第一FIFO寄存器FIFO1；当第二控制信号ADPTNINE1转换为低电平时，第二选择器MUX2将第一FIFO寄存器FIFO1的输出作为测试地址重新输入第一FIFO寄存器FIFO1，使得测试地址在第一FIFO寄存器FIFO1中循环。在一些可能的设计中，可以在第一FIFO寄存器FIFO1中存满数据时，将第二控制信号ADPTNINE1转换为低电平。

第三选择器MUX3的两个输入端分别连接时钟信号控制模块10的时钟信号输出端TCK和外部的第一低频时钟信号ADPTNCK1，在第二控制信号ADPTNINE1的控制下，对第一FIFO寄存器FIFO1的工作时钟进行控制。在一个例子中，当第二控制信号ADPTNINE1为高电平时，第三选择器MUX3输出第一低频时钟信号ADPTNCK1至第一FIFO寄存器FIFO1的时钟信号输入端CLK1，使得第一FIFO寄存器FIFO1在第一低频时钟信号ADPTNCK1的控制下进行地址的缓存；当第二控制信号ADPTNINE1为低电平时，第三选择器MUX3输出时钟信号控制模块10输入的时钟信号，使得第一FIFO寄存器FIFO1在时钟信号控制模块10输入的时钟信号的控制下进行地址的缓存。

在具体实施时，可以先输出高电平的第二控制信号ADPTNINE1，使得第一FIFO寄存器FIFO1在第一低频时钟信号ADPTNCK1的控制下，将外部输入的地址信号A[]中携带的地址缓存在触发器中。利用第一低频时钟信号ADPTNCK1进行低速的存储可以保证存储的准确率。然后，当第一FIFO寄存器FIFO1中触发器存满数据后，将第二控制信号ADPTNINE1切换为低电平，使得第一FIFO寄存器FIFO1在钟信号控制模块10输入的时钟信号的控制下，将第一FIFO寄存器FIFO1输出的地址再次循环存至第一FIFO寄存器FIFO1内，实现地址的循环传输和测试效率的提高。

下面对本申请实施例提供的内建自测试电路中数据输入通道的具体结构进行举例说明。

参见图5，该图为本申请实施例提供的一种内建自测试电路中数据输入通道的结构示意图。

在本申请实施例一些可能的实现方式中，数据输入通道30，具体包括：第二FIFO寄存器FIFO2、第四选择器MUX4和第五选择器MUX5；

第二FIFO寄存器FIFO2的输入端连接第四选择器MUX4的输出端，第二FIFO寄存器FIFO2的输出端连接被测设备IP和第四选择器MUX4的第一输入端；

第四选择器MUX4的第二输入端连接外部输入的数据信号DQ_I[]；

第五选择器MUX5的第一输入端连接时钟信号控制模块10的时钟信号输出端TCK，第五选择器MUX5的第二输入端连接外部输入的第二低频时钟信号ADPTNCK2，第五选择器的输出端连接第二FIFO寄存器FIFO2的时钟信号输入端CLK2；

第四选择器MUX4的控制端和第五选择器MUX5的控制端均连接第三控制信号ADPTNINE2。

与地址输入通道20类似，在本申请实施例中，采用第二FIFO寄存器FIFO2对输入的数据进行缓存。第二FIFO寄存器FIFO2在时钟信号输入端CLK2输入的时钟信号的控制下，将经第四选择器MUX4的输出端输入的数据逐一填充到第二FIFO寄存器FIFO2包括的每个触发器中，并在时钟信号输入端CLK2输入的时钟信号的控制下，按照先入先出的规则将触发器中的数据输出至被测设备IP。在实际应用中，可以利用复位信号ADPTNRST对第二FIFO寄存器FIFO2中触发器缓存的数据进行复位。

在一个例子中，第二FIFO寄存器FIFO2由多个触发器首尾相连。首端触发器输入引脚为第二FIFO寄存器FIFO2的输入端，最后一级触发器的输出引脚为第二FIFO寄存器FIFO2的输出，每个触发器的时钟信号输入端均连接第二FIFO寄存器FIFO2的时钟信号输入端CLK2，具体例子可以继续参见图4。类似的，实际应用中，也可以以8个触发器为一组构建第二FIFO寄存器FIFO2，当第二FIFO寄存器FIFO2由16个触发器组出时，则由2组8个触发器构成，若第二FIFO寄存器FIFO2由32个触发器构成，则分为四组，以此类推。在第二FIFO寄存器FIFO2的时钟信号输入端CLK2输入的时钟信号的作用下，按照图4箭头所示的路径进行数据的存入和读出。

第四选择器MUX4的两个输入端分别连接第二FIFO寄存器FIFO2的输出端和外部输入的数据信号DQ_I[]，在第三控制信号ADPTNINE2的控制下，向第二FIFO寄存器FIFO2的输入端输出测试数据。随着第三控制信号ADPTNINE2的电平状态的变化，第四选择器MUX4将第二FIFO寄存器FIFO2的输出或者外部输入的数据信号DQ_I[]输入第二FIFO寄存器FIFO2。作为一个示例，当第三控制信号ADPTNINE2为高电平时，第四选择器MUX4利用外部输入的数据信号DQ_I[]输出测试数据至第二FIFO寄存器FIFO2；当第三控制信号ADPTNINE2转换为低电平时，第四选择器MUX4将第二FIFO寄存器FIFO2的输出作为测试数据重新输入第二FIFO寄存器FIFO2，使得测试数据在第二FIFO寄存器FIFO2中循环。在一些可能的设计中，可以在第二FIFO寄存器FIFO2中存满数据时，将第三控制信号ADPTNINE2转换为低电平。

第五选择器MUX5的两个输入端分别连接时钟信号控制模块10的时钟信号输出端TCK和外部的第二低频时钟信号ADPTNCK2，在第三控制信号ADPTNINE2的控制下，对第二FIFO寄存器FIFO2的工作时钟进行控制。在一个例子中，当第三控制信号ADPTNINE2为高电平时，第五选择器MUX5输出第二低频时钟信号ADPTNCK2至第二FIFO寄存器FIFO2的时钟信号输入端CLK2，使得第二FIFO寄存器FIFO2在第二低频时钟信号ADPTNCK2的控制下进行输入数据的缓存；当第三控制信号ADPTNINE2为低电平时，第五选择器MUX5输出时钟信号控制模块10输入的时钟信号，使得第二FIFO寄存器FIFO2在时钟信号控制模块10输入的时钟信号的控制下进行输入数据的缓存。

在具体实施时，可以先输出高电平的第三控制信号ADPTNINE2，使得第二FIFO寄存器FIFO2在第二低频时钟信号ADPTNCK2的控制下，将外部输入的数据信号DQ_I[]中携带的数据缓存在触发器中。利用第二低频时钟信号ADPTNCK2进行低速的存储可以保证存储的准确率。然后，当第二FIFO寄存器FIFO2中触发器存满数据后，将第三控制信号ADPTNINE2切换为低电平，使得第二FIFO寄存器FIFO2在钟信号控制模块10输入的时钟信号的控制下，将第二FIFO寄存器FIFO2输出的地址再次循环存至第二FIFO寄存器FIFO2内，实现地址的循环传输和测试效率的提高。

在本申请实施例一些可能的实现方式中，为了对输入数据进行验证，还可以直接将第二FIFO寄存器FIFO2的输出作为输入数据的验证结果示出。

需要说明的是，实际应用中，第一低频时钟信号ADPTNCK1和第二低频时钟信号ADPTNCK2可以为相同的信号或者同一个的信号，第二控制信号ADPTNINE1和第三控制信号ADPTNINE2也可以为相同的信号或者同一个的信号。

下面对本申请实施例提供的内建自测试电路中输出通道的具体结构进行举例说明。

参见图6，该图为本申请实施例提供的一种内建自测试电路中输出通道的结构示意图。

在本申请实施例一些可能的实现方式中，输出通道40，具体可以包括：第三FIFO寄存器FIFO3、第六选择器MUX6和第七选择器MUX7；

第三FIFO寄存器FIFO3的输入端连接被测设备IP的信号输出引脚，第三FIFO寄存器FIFO3的输出端连接第六选择器MUX6的第一输入端；

第六选择器的MUX6第二输入端连接被测设备IP的信号输出引脚，第六选择器MUX6的输出端连接内建自测试电路的输出端，第六选择器MUX6的控制端连接第四控制信号TEN；

第七选择器MUX7的第一输入端连接时钟信号控制模块10的时钟信号输出端TCK，第七选择器MUX7的第二输入端连接外部输入的第三低频时钟信号QFFCK，第七选择器MUX7的输出端连接第三FIFO寄存器FIFO3的时钟信号输入端CLK3，第七选择器MUX7的控制端连接第五控制信号QFFOUT。

与地址输入通道20和数据输入通道30类似，在本申请实施例中，采用第三FIFO寄存器FIFO3对读出的数据进行缓存。第三FIFO寄存器FIFO3在时钟信号输入端CLK3输入的时钟信号的控制下，将被测设备IP的输出信号IPQ[]输出的数据逐一填充到第三FIFO寄存器FIFO3包括的每个触发器中，并在时钟信号输入端CLK3输入的时钟信号的控制下，按照先入先出的规则将触发器中的数据输出至第六选择器MUX6的第一输入端。在实际应用中，可以利用复位信号QFFRST对第三FIFO寄存器FIFO3中触发器缓存的数据进行复位。

在一个例子中，第三FIFO寄存器FIFO3由多个触发器首尾相连。首端触发器输入引脚为第三FIFO寄存器FIFO3的输入端，最后一级触发器的输出引脚为第三FIFO寄存器FIFO3的输出，每个触发器的时钟信号输入端均连接第三FIFO寄存器FIFO3的时钟信号输入端CLK3，具体例子可以继续参见图4。类似的，实际应用中，也可以以8个触发器为一组构建第三FIFO寄存器FIFO3，当第三FIFO寄存器FIFO3由16个触发器组出时，则由2组8个触发器构成，若第三FIFO寄存器FIFO3由32个触发器构成，则分为四组，以此类推。在第三FIFO寄存器FIFO3的时钟信号输入端CLK3输入的时钟信号的作用下，按照图4箭头所示的路径进行数据的存入和读出。

第六选择器的MUX6的两个输入端分别连接第三FIFO寄存器FIFO3的输出端和被测设备IP的信号输出引脚Q[]，在第四控制信号TEN的控制下，实现测试和用户使用的切换，输出测试结果TCQ[]。随着第四控制信号TEN的电平状态的变化，第六选择器的MUX6将第三FIFO寄存器FIFO3的输出或者被测设备IP的输出信号IPQ[]作为测试结果TCQ[]输出。作为一个示例，当第四控制信号TEN为高电平时，第六选择器的MUX6直接将被测设备IP的输出信号IPQ[]作为测试结果TCQ[]输出，实现存储器的用户使用；当第四控制信号TEN转换为低电平时，第六选择器的MUX6将第三FIFO寄存器FIFO3的输出作为测试结果TCQ[]输出，实现对存储器的测试。

第七选择器MUX7的两个输入端分别连接时钟信号控制模块10的时钟信号输出端TCK和外部输入的第三低频时钟信号QFFCK，在第五控制信号QFFOUT的控制下，对第三FIFO寄存器FIFO3的工作时钟进行控制。在一个例子中，当第五控制信号QFFOUT为高电平时，第七选择器MUX7输出第三低频时钟信号QFFCK至第三FIFO寄存器FIFO3的时钟信号输入端CLK3，使得第三FIFO寄存器FIFO3在第三低频时钟信号QFFCK的控制下进行输出数据的缓存；当第五控制信号QFFOUT为低电平时，第七选择器MUX7输出时钟信号控制模块10输入的时钟信号，使得第三FIFO寄存器FIFO3在时钟信号控制模块10输入的时钟信号的控制下进行输出数据的缓存。

在具体实施时，可以根据实际需求对第六选择器的MUX6输出的测试结果以及第三FIFO寄存器FIFO3的工作时钟进行设置，在此不再一一列举。

需要说明的是，实际应用中，为了减少焊盘中引脚(IO PAD)的数量、节约成本，可以对测试结果的输出端口和验证结果的输出端口进行端口的复用。作为一个示例，如图7所示，输出通道40，具体还可以包括：第八选择器MUX8；

第八选择器MUX8的第一输入端连接第六选择器MUX6的输出端，第八选择器MUX8的第二输入端连接第二FIFO寄存器FIFO2的输出端(即TD[])，第八选择器MUX8的第三输入端连接验证子模块11的输出端(如计数器的输出端CNT和/或分频器的输出端CKO)，第八选择器MUX8的输出端连接内建自测试电路的输出端，第八选择器MUX8的控制端连接第六控制信号TDQE和第七控制信号SDQCNTN。

可以理解的是，第八选择器MUX8共有三个输出，需两个控制信号对其输出进行控制。随着第六控制信号TDQE和第七控制信号SDQCNTN的变化，第八选择器MUX8可以有选择的输出被测设备IP的输入数据(即第六选择器MUX6的输出)、输入数据(即第二FIFO寄存器FIFO2的输出)和所用的时钟信号(即验证子模块11的输出)，实现了端口的复用，节约了成本。

本申请实施例提供的内建自测试电路，可以借助于电路内部的控制逻辑信号(即第四控制信号TEN)，使电路可以在用户模式和测试模式下自由切换。当电路进入测试模式时，被测设备工作使用时钟可在外部时钟和内部时钟下切换。外部时钟由外部接口或测试设备提供，用于低速测试模式。内部时钟为频率可调的数字振荡器产生，用于高速测试模式。内部时钟和外部时钟的切换使得存储器能够实现低速测试和高速测试。本申请实施例提供的内建自测试结构还可以部分复用被测设备测试电路的引脚，减少了IO PAD的个数，进而减小了芯片占用面积，降低了成本。

基于上述实施例提供的内建自测试电路，本申请实施例还提供了一种存储器。

参见图8，该图举例示出了本申请实施例提供的一种存储器的结构。

本申请实施例提供的存储器，包括IP核和上述实施例提供的内建自测试电路中的任意一种。

其中，IP核即为上述实施例中所述的被测设备IP。具体实现参见上面对内建自测试电路的具体说明即可，这里不再赘述。

本申请实施例提供的存储器，将测试电路(即内建自测试电路)与存储器IP核集成在一起，借助于电路内部的控制逻辑信号(即第四控制信号TEN)，使电路可以在用户模式和测试模式下自由切换。

在本申请实施例一些可能的实现方式中，为了减少IO PAD的数量、节约成本，还可以将存储器中的配置引脚做端口复用。作为一个示例，如图9所示，该存储器还可以包括：第九选择器MUX9；

第九选择器MUX9的输入端连接外部的配置信号输出引脚EMAFQT[]，第九选择器MUX9的第一输出端连接IP核的第一配置引脚EMA[]，第九选择器MUX9的第二输出端连接IP核的第二配置引脚EMA_RAST[]，第九选择器MUX9的第三输出端连接数字压控振荡器的配置引脚FQT[]，第九选择器MUX9的控制端连接第八控制信号SEMAFQTN和第九控制信号SEMAFQTCK。

可以理解的是，第九选择器MUX9共有三个输出，需两个控制信号(即第八控制信号SEMAFQTN和第九控制信号SEMAFQTCK)对其输出进行控制。

本申请实施例中，利用第九选择器实现了配置端口的复用，减少了IO PAD的数量，节约了成本。

需要说明的是，对文中所述的高低电平控制逻辑仅为示例性说明，具体实施时可以根据实际需要对此进行具体设定，这里不再赘述。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制。虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种内建自测试电路，其特征在于，包括：数字压控振荡器、时钟信号控制模块、地址输入通道、数据输入通道和输出通道；

所述数字压控振荡器，用于生成高频时钟信号；

所述时钟信号控制模块，用于在高速测试时，将所述高频时钟信号输入所述地址输入通道、所述数据输入通道、所述输出通道和被测设备；

所述地址输入通道，用于根据所述时钟信号控制模块输入的时钟信号，将测试地址信号输入所述被测设备；所述地址输入通道，具体包括：第一FIFO寄存器、第二选择器和第三选择器；

所述第一FIFO寄存器的输入端连接所述第二选择器的输出端，所述第一FIFO寄存器的输出端连接所述被测设备和所述第二选择器的第一输入端；

所述第二选择器的第二输入端连接外部输入的地址信号；

所述第三选择器的第一输入端连接所述时钟信号控制模块的时钟信号输出端，所述第三选择器的第二输入端连接外部输入的第一低频时钟信号，所述第三选择器的输出端连接所述第一FIFO寄存器的时钟信号输入端；

所述第二选择器的控制端和所述第三选择器的控制端均连接第二控制信号；

所述数据输入通道，用于根据所述时钟信号控制模块输入的时钟信号，将测试数据信号输入所述被测设备；

所述输出通道，用于接收并输出所述被测设备的输出信号；所述输出信号是所述被测设备利用所述时钟信号控制模块输入的时钟信号和所述测试地址信号生成的，所述输出信号中携带的数据是预先利用所述时钟信号控制模块输入的时钟信号、所述测试地址信号和所述测试数据信号写入所述被测设备的。

2.根据权利要求1所述的内建自测试电路，其特征在于，所述时钟信号控制模块，还用于在低速测试时，将外部的低频时钟信号输入所述地址输入通道、所述数据输入通道、所述输出通道和所述被测设备。

3.根据权利要求2所述的内建自测试电路，其特征在于，所述时钟信号控制模块，具体包括：第一选择器；

所述第一选择器的第一输入端连接所述数字压控振荡器的信号输出引脚，所述第一选择器的第二输入端连接低频时钟信号，所述第一选择器的输出端连接所述地址输入通道、所述数据输入通道、所述输出通道和所述被测设备，所述第一选择器的控制端连接第一控制信号。

4.根据权利要求3所述的内建自测试电路，其特征在于，所述数据输入通道，具体包括：第二FIFO寄存器、第四选择器和第五选择器；

所述第二FIFO寄存器的输入端连接所述第四选择器的输出端，所述第二FIFO寄存器的输出端连接所述被测设备和所述第四选择器的第一输入端；

所述第四选择器的第二输入端连接外部输入的数据信号；

所述第五选择器的第一输入端连接所述时钟信号控制模块的时钟信号输出端，所述第五选择器的第二输入端连接外部输入的第二低频时钟信号，所述第五选择器的输出端连接所述第二FIFO寄存器的时钟信号输入端；

所述第四选择器的控制端和所述第五选择器的控制端均连接第三控制信号。

5.根据权利要求4所述的内建自测试电路，其特征在于，所述输出通道，具体包括：第三FIFO寄存器、第六选择器和第七选择器；

所述第三FIFO寄存器的输入端连接所述被测设备的信号输出引脚，所述第三FIFO寄存器的输出端连接所述第六选择器的第一输入端；

所述第六选择器的第二输入端连接所述被测设备的信号输出引脚，所述第六选择器的输出端连接所述内建自测试电路的输出端，所述第六选择器的控制端连接第四控制信号；

所述第七选择器的第一输入端连接所述时钟信号控制模块的时钟信号输出端，所述第七选择器的第二输入端连接外部输入的第三低频时钟信号，所述第七选择器的输出端连接所述第三FIFO寄存器的时钟信号输入端，所述第七选择器的控制端连接第五控制信号。

6.根据权利要求5所述的内建自测试电路，其特征在于，所述时钟信号控制模块，还包括：验证子模块；所述验证子模块，具体包括：计数器和/或分频器；

所述计数器，用于对所述高频时钟信号进行计数输出计数信号，以对所述高频时钟信号的脉冲数量进行验证；

所述分频器，用于对所述高频时钟信号进行分频输出分频信号，以对所述高频时钟信号的频率进行验证。

7.根据权利要求6所述的内建自测试电路，其特征在于，所述输出通道，具体还包括：第八选择器；

所述第八选择器的第一输入端连接所述第六选择器的输出端，所述第八选择器的第二输入端连接所述第二FIFO寄存器的输出端，所述第八选择器的第三输入端连接所述验证子模块的输出端，所述第八选择器的输出端连接所述内建自测试电路的输出端；所述第八选择器的控制端连接第六控制信号和第七控制信号。

8.根据权利要求5-7任意一项所述的内建自测试电路，其特征在于，

所述第一FIFO寄存器、所述第二FIFO寄存器和所述第三FIFO寄存器均包括多个串联连接的触发器，所述第一FIFO寄存器、所述第二FIFO寄存器和所述第三FIFO寄存器的结构相同；

每个所述触发器的时钟信号输入端均连接对应的FIFO寄存器的时钟信号输入端。

9.一种存储器，其特征在于，包括如权利要求1-8任意一项所述的内建自测试电路；所述被测设备为所述存储器的IP核。

10.根据权利要求9所述的存储器，其特征在于，还包括：第九选择器；

所述第九选择器的输入端连接外部的配置信号输出引脚，所述第九选择器的第一输出端连接IP核的第一配置引脚，所述第九选择器的第二输出端连接所述IP核的第二配置引脚，所述第九选择器的第三输出端连接所述数字压控振荡器的配置引脚，所述第九选择器的控制端连接第八控制信号和第九控制信号。

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