CN103986459A - 全数字锁相环内建自测试结构 - Google Patents

Abstract

本发明公开了一种全数字锁相环内建自测试结构，将参考信号和测试信号之间的时间差转换为数字信号输出，包括信号处理单元、第一双路开关MUX1、第二双路开关MUX2、待测锁相环和计数器，所述待测锁相环为电荷泵锁相环；参考信号和测试信号分别通过第一双路开关MUX1和第二双路开关MUX2连接待测锁相环的输入端，由待测锁相环将两个输入信号的时间差△T转化为频率变化△f，再通过计数器记录脉冲数，将频率变化△f转换为计数值的变化△N。本发明提供的全数字锁相环内建自测试结构，具有全数字、高精度、低成本的特点。

Description

全数字锁相环内建自测试结构

技术领域

本发明涉及一种新型全数字锁相环内建自测试结构，能够同时完成锁相环的故障测试和抖动测试。 

背景技术

混合信号电路的测试对电子产品的上市时间和生产成本有极大影响，是混合信号集成电路继续发展急需解决的重大问题。作为混合信号模块的锁相环被广泛应用于频率合成、相位解调、时钟分配和时间恢复，是无线通信、光纤链路和微型计算机必不可少的部分。然而，由于锁相环的闭环反馈和混合信号特性，使其成为最难测试的电路之一，对其的测试在国际范围内成为一个亟待解决的难题，因此，研究锁相环电路的内建自测试方案具有重大意义。 

一个合格的测试必须满足，没有通过测试的器件确实是失败的，通过测试的器件确实是合格的。传统的PLL故障测试方法主要征对电路的结构中存在的缺陷所引起的故障，对于有结构故障的电路可以很好地排除，但是对于无故障的电路是否一定合格，即是否满足功能要求等不能做出验证。而当前PLL的抖动测试方法应用的前提是，待测的锁相环已经能够正常锁定，对于不能正常工作的锁相环，如没有锁定或锁定频率不是要求的频率的锁相环，抖动测试电路是无效的。且其另一个缺点是它无法检测出电路中是否隐藏有故障。而锁相环电路中隐藏的故障往往会影响锁相环的性能，甚至整个集成电路的性能。锁相环的功能参数测试方法可以有效的保证通过测试的电路一定是合格的，但是由于锁相环的功能参数较多，不可能对每一项参数进行测试，且锁相环的功能参数测试电路一般结构较为复杂，测试时间长，测试成本高，很难运用于工程实际。 

锁相环的内建自测试系统必须解决好以下几个问题。1)片上自检且输出结果便于观看。无需外部高端测试仪器产生的高额测试费用，仅通过片上测试完成自检，以降低测试的成本。2)通过测试的锁相环一定是合格的。解决传统PLL测试方法只能确保没有通过测试的PLL是不合格的，不能确保通过测试的PLL是否一定合格，进一步排除不合格芯片。3)对锁相环的性能影响较小。额外添加的测试电路对已有锁相环电路性能的影响一方面会影响合格锁相环的正常工作，另一方面也会降低测试的准确率。4)在测试时间，测试成本和测试准确率之间达成平衡。锁相环作为大多数片上系统上唯一的混合信号电路，其测试时间，测试成本，直接转换为电子产品的生产成本，而其测试准确率也可能会影响整个电子产品的性能，因此三者之间必须协调好。 

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种全数字锁相环内建自测试结构，能同时完成锁相环的故障测试和抖动测试，具有全数字、高精度、低成本的特点。 

技术方案：为实现上述目的，本发明采用的技术方案为： 

全数字锁相环内建自测试结构，将参考信号和测试信号之间的时间差转换为数字信号输出，包括信号处理单元、第一双路开关MUX1、第二双路开关MUX2、待测锁相环和计数器，所述待测锁相环为电荷泵锁相环；参考信号和测试信号分别通过第一双路开关MUX1和第二双路开关MUX2连接待测锁相环的输入端，由待测锁相环将两个输入信号的时间差△T转化为频率变化△f，再通过计数器记录脉冲数，将频率变化△f转换为计数值的变化△N。 

正常模式时，参考信号和测试信号分别通过第一双路开关MUX1和第二双路开关MUX2连接到待测锁相环的输入端，待测锁相环作为时钟产生模块正常工作，计数器不工作； 

测试模式时，参考信号和测试信号经过信号处理单元后输出两个具有不同时间差的时钟输出信号，这两个时钟输出信号分别通过第一双路开关MUX1和第二双路开关MUX2连接到待测锁相环的输入端，待测锁相环的输出端连接计数器的输入端，由计数器记录待测锁相环在特定测试时间内输出的时钟脉冲数。 

具体的，所述信号处理单元包括三部分：第一部分，对参考信号进行处理，分别输出三个时钟信号：直接输出、延时一个参考时钟周期输出、延时两个参考时钟周期输出；第二部分，对测试信号进行处理，将其延时一个测试时钟周期输出；第三部分，控制单元，提供五个控制信号和两个时钟输出信号，所述五个控制信号分别为校正信号cal、充电信号char、放电信号dischar、模式选择信号test和复位信号reset，所述两个时钟输出信号分别为第一输出信号和第二输出信号；通过五个控制信号，以选择测试电路的工作模式、两个输出时钟信号之间的时间差以及计数器的工作状况； 

所述校正信号cal用于校正内建自测试结构的测量分辨率：校正信号cal为低电平时，第一输出信号和第二输出信号的时间差为零；校正信号cal为高电平时，第一输出信号和第二输出信号的时间差为参考信号的一个时钟周期； 

所述充电信号char用于对待测锁相环进行充电测试，此时第一输出信号比第二输出信号提前了参考信号的一个时钟周期； 

所述放电信号dischar用于对待测锁相环进行放电测试，此时第一输出信号比第二输出信号滞后了参考信号的一个时钟周期； 

所述模式选择信号test配合其他控制信号进行操作，控制内建自测试结构处于正常模式或测试模式； 

所述复位信号reset对计数器的计数时间进行控制，到了设定的计数时间，扫描出计数器的计数值，然后对计数器进行复位； 

延时和计数器采用触发器实现，控制单元采用状态机实现。 

具体的，所述信号处理单元中：第一部分包括第一D触发器DFF1、第二触发器DFF2和第三触发器DFF3，第二部分包括第四触发器DFF4和第五触发器DFF5，第三部分包括第三双路开关MUX3、第四双路开关MUX4和第五双路开关MUX5； 

第一D触发器DFF1用于采集参考信号上升边沿，第二触发器DFF2用于将参考信号延时一个参考时钟周期，第三触发器DFF3用于将参考信号延时两个参考时钟周期，第四触发器DFF4和第五触发器DFF5用于将测试信号延时一个测试时钟周期，第三双路开关MUX3、第四双路开关MUX4和第五双路开关MUX5用于构成控制单元； 

信号处理单元第一部分中：第一触发器DFF1的D输入端接高电平1.8V、时钟输入端接参考信号、输出端Q1接第三双路开关MUX3的第一输入端和第四双路开关MUX4的第一输入端，第二触发器DFF2的D输入端接第一触发器DFF1的输出端Q1、时钟输入端接参考信号、输出端Q2接第四双路开关MUX4的第二输入端，第三触发器DFF3的D输入端接第二触发器DFF2的输出端Q2、时钟输入端接参考信号、输出端Q3接第三双路开关MUX3的第二输入端； 

信号处理单元第二部分中：第四触发器DFF4的D输入端接高电平1.8V、时钟输入端接测试信号，第五触发器DFF5的D输入端接第四触发器DFF4的输出端Q4、时钟输入端接测试信号、输出端Q5接第五双路开关MUX5的第二输入端； 

信号处理单元第三部分中：控制单元的参考时钟端ref接参考信号、测试开始输入端start接开始信号、模式选择信号test输出端接第一双路开关MUX1的控制端和第二双路开关MUX2的控制端、复位信号reset输出端接计数器的复位输入端rst，第三双路开关MUX3的控制端接控制单元的校正信号cal输出端、第一输出信号接第一双路开关MUX1的第二输入端，第四双路开关MUX4的控制端接控制单元的充电信号char输出端、输出端接第五双路开关MUX5的第一输入端，第五双路开关MUX5的控制端接控 制单元的放电信号dischar输出端、第二输出信号接第二双路开关MUX2的第一输入端。 

具体的，所述的待测锁相环包括鉴相器、电荷泵、滤波器、压控振荡器和分频器，第一双路开关MUX1的第一输入端连接参考信号、第二输入端连接第一输出信号、输出端接鉴相器的第一输入端，第二双路开关MUX2的第一输入端连接第二输出信号、第二输入端连接测试信号、输出端接鉴相器的第二输入端，接鉴相器与电荷泵、滤波器、压控振荡器和分频器依次相连，分频器的输出端接计数器的时钟输入端。 

具体的，所述计数器用作记录待测锁相环中分频器在特定测试时间内的输出脉冲数，计数器的时钟输入端接待测锁相环中分频器的输出，计数器的复位端接信号处理单元的复位信号reset。 

有益效果：本发明提供的全数字锁相环内建自测试结构，具有全数字、高精度、低成本的特点：首先整体上采用时间数字转换器的原理，将待测信号的时间差转换为数字值输出来，其测量分辨率只与待测锁相环的参数和测试时间有关，当待测锁相环的参数一定时，测量分辨率只于测试时间有关，加长测试时间，将可以实现很高的测量分辨率，因此测试电路具有高精度的特点；其次通过信号处理单元和两个多路开关可以选择不同的输入信号，使得内建自测试结构工作在正常模式和测试模式两种状态。在测试模式可同时完成待测锁相环的故障测试和抖动测试，以确保通过测试的锁相环一定是合格的。该内建自测试结构具有较高的测量分辨率和故障覆盖率，其大部分测试电路来源于待测锁相环，因此具有低成本的特点。最后该内建自测试结构全部采用数字标准单元完成，且其输出结果为全数字的，因此具有全数字的特点。 

附图说明

图1(a)为传统的时间数字转换器测量锁相环结构原理图； 

图1(b)与本发明的全数字锁相环内建自测试结构原理图； 

图2为本发明的全数字锁相环内建自测试结构原理图，其中(a)为整体结构图，(b)为信号处理单元的原理图； 

图3为本发明的测试流程图； 

图4为基于本发明的注入抖动(a)与测得抖动(b)的仿真结果直方图。 

具体实施方式

下面结合附图对本发明作更进一步的说明。 

如图1(b)所示为一种全数字锁相环内建自测试结构，将参考信号和测试信号之间的时间差转换为数字信号输出，包括信号处理单元、第一双路开关MUX1、第二双路开关MUX2、待测锁相环和计数器，所述待测锁相环为电荷泵锁相环；参考信号和测试信号 分别通过第一双路开关MUX1和第二双路开关MUX2连接待测锁相环的输入端，由待测锁相环将两个输入信号的时间差△T转化为频率变化△f，再通过计数器记录脉冲数，将频率变化△f转换为计数值的变化△N。 

时间差△T和计数值的变化△N之间的关系为： 

$\mathrm{\ΔT}=\frac{N\×C_{\mathrm{LF}}}{I_{\mathrm{CP}}\×K_{\mathrm{VCO}}\×T_c}\×\mathrm{\ΔN},\mathrm{\ΔN}\≥1---\left(1\right)$

$\mathrm{\ΔN}=1\⇒{\mathrm{\ΔT}}_{\min }=\frac{N\×C_{\mathrm{LF}}}{I_{\mathrm{CP}}\×K_{\mathrm{VCO}}\×T_c}---\left(2\right)$

其中，△T_min为内建自测试结构的测量分辨率，I_CP为电荷泵的电流、K_VCO为压控振荡器的增益、C_LF为滤波器的电容、N为分频器的分频系数、T_c为测试时间；由此可见，当待测锁相环的参数一定是，计数值的变化△N可以反映时间差△T的大小，因此可用本结构测量锁相环的抖动，且其测量分辨率只与待测锁相环的参数和测试时间有关，能够达到很高的测量精度；而当参考信号和测试信号的时间差△T一定时，任何待测量锁相环的变化都会引起计数值的变化△N，因此，可以通过本结构测试锁相环中是否存在有结构故障。 

所述信号处理单元包括三部分：第一部分，对参考信号进行处理，分别输出三个时钟信号：直接输出、延时一个参考时钟周期输出、延时两个参考时钟周期输出；第二部分，对测试信号进行处理，将其延时一个测试时钟周期输出；第三部分，控制单元，提供五个控制信号和两个时钟输出信号，所述五个控制信号分别为校正信号cal、充电信号char、放电信号dischar、模式选择信号test和复位信号reset，所述两个时钟输出信号分别为第一输出信号和第二输出信号；通过五个控制信号，以选择测试电路的工作模式、两个输出时钟信号之间的时间差以及计数器的工作状况。 

所述校正信号cal用于校正内建自测试结构的测量分辨率：校正信号cal为低电平时，第一输出信号和第二输出信号的时间差为零；校正信号cal为高电平时，第一输出信号和第二输出信号的时间差为参考信号的一个时钟周期。 

所述充电信号char用于对待测锁相环进行充电测试，此时第一输出信号比第二输出信号提前了参考信号的一个时钟周期。 

所述放电信号dischar用于对待测锁相环进行放电测试，此时第一输出信号比第二输出信号滞后了参考信号的一个时钟周期。 

所述模式选择信号test配合其他控制信号进行操作，控制内建自测试结构处于正常模式或测试模式。 

所述复位信号reset对计数器的计数时间进行控制，到了设定的计数时间，扫描出计数器的计数值，然后对计数器进行复位。 

延时和计数器采用触发器实现，控制单元采用状态机实现，从而实现整个测试结构的全数字特性。 

如图2所示，所述信号处理单元中：第一部分包括第一D触发器DFF1、第二触发器DFF2和第三触发器DFF3，第二部分包括第四触发器DFF4和第五触发器DFF5，第三部分包括第三双路开关MUX3、第四双路开关MUX4和第五双路开关MUX5；第一D触发器DFF1用于采集参考信号上升边沿，第二触发器DFF2用于将参考信号延时一个参考时钟周期，第三触发器DFF3用于将参考信号延时两个参考时钟周期，第四触发器DFF4和第五触发器DFF5用于将测试信号延时一个测试时钟周期，第三双路开关MUX3、第四双路开关MUX4和第五双路开关MUX5用于构成控制单元。 

信号处理单元第一部分中：第一触发器DFF1的D输入端接高电平1.8V、时钟输入端接参考信号、输出端Q1接第三双路开关MUX3的第一输入端和第四双路开关MUX4的第一输入端，第二触发器DFF2的D输入端接第一触发器DFF1的输出端Q1、时钟输入端接参考信号、输出端Q2接第四双路开关MUX4的第二输入端，第三触发器DFF3的D输入端接第二触发器DFF2的输出端Q2、时钟输入端接参考信号、输出端Q3接第三双路开关MUX3的第二输入端。 

信号处理单元第二部分中：第四触发器DFF4的D输入端接高电平1.8V、时钟输入端接测试信号，第五触发器DFF5的D输入端接第四触发器DFF4的输出端Q4、时钟输入端接测试信号、输出端Q5接第五双路开关MUX5的第二输入端。 

信号处理单元第三部分中：控制单元的参考时钟端ref接参考信号、测试开始输入端start接开始信号、模式选择信号test输出端接第一双路开关MUX1的控制端和第二双路开关MUX2的控制端、复位信号reset输出端接计数器的复位输入端rst，第三双路开关MUX3的控制端接控制单元的校正信号cal输出端、第一输出信号接第一双路开关MUX1的第二输入端，第四双路开关MUX4的控制端接控制单元的充电信号char输出 端、输出端接第五双路开关MUX5的第一输入端，第五双路开关MUX5的控制端接控制单元的放电信号dischar输出端、第二输出信号接第二双路开关MUX2的第一输入端。 

如图2所示，所述的待测锁相环包括鉴相器、电荷泵、滤波器、压控振荡器和分频器，第一双路开关MUX1的第一输入端连接参考信号、第二输入端连接第一输出信号、输出端接鉴相器的第一输入端，第二双路开关MUX2的第一输入端连接第二输出信号、第二输入端连接测试信号、输出端接鉴相器的第二输入端，接鉴相器与电荷泵、滤波器、压控振荡器和分频器依次相连，分频器的输出端接计数器的时钟输入端。 

如图2所示，所述计数器用作记录待测锁相环中分频器在特定测试时间内的输出脉冲数，计数器的时钟输入端接待测锁相环中分频器的输出，计数器的复位端接信号处理单元的复位信号reset。 

正常模式时，参考信号和测试信号分别通过第一双路开关MUX1和第二双路开关MUX2连接到待测锁相环的输入端，待测锁相环作为时钟产生模块正常工作，计数器不工作； 

测试模式时，参考信号和测试信号经过信号处理单元后输出两个具有不同时间差的时钟输出信号，这两个时钟输出信号分别通过第一双路开关MUX1和第二双路开关MUX2连接到待测锁相环的输入端，待测锁相环的输出端连接计数器的输入端，由计数器记录待测锁相环在特定测试时间内输出的时钟脉冲数。 

本结构的测量流程分为三步：第一步，对待测锁相环进行结构故障测试，排除结构由故障的锁相环；第二步，对于结构无故障的锁相环进行抖动测试，只有同时通过了这两项测试的锁相环才能被认为是合格的；第三步，对于合格的锁相环，结束测试流程，电路转为正常工作模式，待测锁相环作为时钟生成模块正常工作。 

结构故障测试又分为充电测试和放电测试。 

充电测试时，参考信号作为第一触发器DFF1、第二触发器DFF2和第三触发器DFF3的时钟输入信号，信号处理单元的第一输出信号连接第一触发器DFF1的输出端，第二输出信号连接第二触发器DFF2的输出端，因此第一输出信号比第二输出信号提前参考信号的一个时钟周期，鉴相器检测到第一输出信号和第二输出信号之间的时间差，通过电荷泵对滤波器进行充电，将时间差转换成电压差，压控振荡器的频率跟随电压差的变化而变化，随后通过计数器记录从分频器输出的时钟脉冲数，由于最后记录的脉冲数的值与锁相环环路中的每一个模块都密切相关，锁相环的任何一个模块出现故障都将会引 起计数值的变化，因此可以对锁相环的每一种结构故障分别通过Hspice进行蒙特卡罗仿真，最后根据计数值是否偏离正常值来判断测试电路是否能够识别此种故障。 

这里所说的结构故障采用的故障模型为灾难性故障，包括晶体管栅极漏极短路GDS、晶体管栅极源极短路GSS、晶体管栅极开路GO、晶体管漏极源极短路DSS、晶体管漏极开路DO、晶体管源极开路SO、电阻短路RS、电容短路CS、电阻开路RO。 

放电测试时，信号处理单元的第一输出信号连接第三触发器DFF3的输出端，第二输出信号连接第二触发器DFF2的输出端，因此第一输出信号比第二输出信号提前参考信号的一个时钟周期，此时对锁相环进行放电测试，测试原理和充电测试一样，主要是看计数值是否偏离正常值。 

只有通过了故障测试的锁相环才能进行抖动测试，抖动测试分为校正和抖动测量。在进行抖动测量前，需要先对内建自测试电路的测量分辨率进行校正，校正信号cal为低电平时，信号处理单元的第一输出信号连接第一触发器DFF1的输出端，第二输出信号连接第一触发器DFF1的输出端，第一输出信号和第二输出信号的时间差为零，记录此时计数器的计数值N₀；校正信号cal为高电平时，第一输出信号连接第一触发器DFF1的输出端，第二输出信号连接第二触发器DFF2的输出端，第一输出信号和第二输出信号的时间差为参考信号的一个时钟周期△T_ref，记录此时计数器的计数值N₁，计数值的变化可以反映出时间差的变化，内建自测试电路的分辨率K为△T_ref/(N₁-N₀)。 

抖动测量需完成两步。 

第一步，待测锁相环的锁定：使待测锁相环正常工作一段时间，这段时间必须大于锁相环的锁定时间以确保锁相环已经锁定，此时在待测锁相环的参考信号和待测锁相环的分频器输出的测试信号之间存在一个时间差△t，锁相环停止工作，时间差保持不变。 

第二步，计数：待测锁相环作为测试电路的一部分，测试信号通过第四触发器DFF4延时一个时钟周期到达第五触发器DFF5的输出端，信号处理单元的第一输出信号连接第一触发器DFF1的输出端，第二输出信号连接第五触发器DFF1的输出端。第一输出信号和第二输出信号的时间差为 

△T＝△t+△T_ref  (3) 

其中，△t为待测锁相环的参考信号和待测锁相环的分频器输出的测试信号之间存在 一个时间差，△T_ref为参考信号的一个时钟周期。鉴相器检测出第一输出信号和第二输出信号的时间差△T，通过待测锁相环和计数器最终将其转换为一定时间内的计数值N，这里的计数时间需要与校正内建自测试电路分辨率时的计数时间保持一致。测参考信号和测试信号之间的时间差 

△t＝K×N-△T_ref(4) 

其中K为内建自测试电路的分辨率，N为计数器在一定时间内的计数值，△T_ref为参考信号的一个时钟周期。 

由此可见，本内建自测试结构可以同时完成锁相环的故障测试和抖动测试。 

下面结合实施例对本发明作出进一步的说明。 

图1(b)和图1(a)为本发明的新型全数字锁相环内建自测试结构与传统的应用时间数字转换器测试锁相环的结构的对比图。图2为本发明的新型全数字锁相环内建自测试结构以及信号处理单元结构的原理示意图。图3为本发明的新型全数字锁相环内建自测试结构的测试流程图。图4为本发明的新型全数字锁相环内建自测试结构注入抖动进行测量的结果直方图与注入抖动的直方图的比较。表1为本发明的新型全数字锁相环内建自测试结构的故障测试结果。 

表1 本发明的新型全数字锁相环内建自测试结构的故障测试结果 

由图1(a)和图1(b)可以看出，本发明的新型全数字锁相环内建自测试结构与传统的应用时间数字转换器测试锁相环的结构不同，它将锁相环本身作为测试电路的一部分，因此可以同时实现对待测锁相环的故障测试和抖动测试，从而以此来确保通过测试的锁相环一定是合格的，没通过测试的锁相环一定是不合格的；同时还能降低测试的成本。 

由图4可以看出，本发明的新型全数字锁相环内建自测试结构测得的抖动结果rms 为9.0828ps，注入的抖动rms为8.1159ps，误差为11.91％，满足测试的要求；且其经过校正的分辨率为0.9865ps，相比于传统的测试方法，具有较高的测试精度。 

由表1可以看出，本发明的新型全数字锁相环内建自测试结构总的故障覆盖率为98.33％，故障覆盖率较高。 

上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。 

Claims (5)

1.全数字锁相环内建自测试结构，其特征在于：将参考信号和测试信号之间的时间差转换为数字信号输出，包括信号处理单元、第一双路开关MUX1、第二双路开关MUX2、待测锁相环和计数器，所述待测锁相环为电荷泵锁相环；参考信号和测试信号分别通过第一双路开关MUX1和第二双路开关MUX2连接待测锁相环的输入端，由待测锁相环将两个输入信号的时间差△T转化为频率变化△f，再通过计数器记录脉冲数，将频率变化△f转换为计数值的变化△N；

正常模式时，参考信号和测试信号分别通过第一双路开关MUX1和第二双路开关MUX2直接连接到待测锁相环的输入端，待测锁相环作为时钟产生模块正常工作，计数器不工作；

测试模式时，参考信号和测试信号经过信号处理单元后输出两个具有不同时间差的时钟输出信号，这两个时钟输出信号分别通过第一双路开关MUX1和第二双路开关MUX2连接到待测锁相环的输入端，待测锁相环的输出端连接计数器的输入端，由计数器记录待测锁相环在特定测试时间内输出的时钟脉冲数。

2.根据权利要求1所述的全数字锁相环内建自测试结构，其特征在于：所述信号处理单元包括三部分：第一部分，对参考信号进行处理，分别输出三个时钟信号：直接输出、延时一个参考时钟周期输出、延时两个参考时钟周期输出；第二部分，对测试信号进行处理，将其延时一个测试时钟周期输出；第三部分，控制单元，提供五个控制信号和两个时钟输出信号，所述五个控制信号分别为校正信号cal、充电信号char、放电信号dischar、模式选择信号test和复位信号reset，所述两个时钟输出信号分别为第一输出信号和第二输出信号；通过五个控制信号以选择测试电路的工作模式、两个输出时钟信号之间的时间差以及计数器的工作状况；

所述校正信号cal用于校正内建自测试结构的测量分辨率：校正信号cal为低电平时，第一输出信号和第二输出信号的时间差为零；校正信号cal为高电平时，第一输出信号和第二输出信号的时间差为参考信号的一个时钟周期；

所述充电信号char用于对待测锁相环进行充电测试，此时第一输出信号比第二输出信号提前了参考信号的一个时钟周期；

所述放电信号dischar用于对待测锁相环进行放电测试，此时第一输出信号比第二输出信号滞后了参考信号的一个时钟周期；

所述模式选择信号test配合其他控制信号进行操作，控制内建自测试结构处于正常模式或测试模式；

所述复位信号reset对计数器的计数时间进行控制，到了设定的计数时间，扫描出计数器的计数值，然后对计数器进行复位；

延时和计数器采用触发器实现，控制单元采用状态机实现。

3.根据权利要求2所述的全数字锁相环内建自测试结构，其特征在于：所述信号处理单元中：第一部分包括第一D触发器DFF1、第二触发器DFF2和第三触发器DFF3，第二部分包括第四触发器DFF4和第五触发器DFF5，第三部分包括第三双路开关MUX3、第四双路开关MUX4和第五双路开关MUX5；

第一D触发器DFF1用于采集参考信号上升边沿，第二触发器DFF2用于将参考信号延时一个参考时钟周期，第三触发器DFF3用于将参考信号延时两个参考时钟周期，第四触发器DFF4用于采集测试信号的上升沿，第五触发器DFF5用于将测试信号延时一个测试时钟周期，第三双路开关MUX3、第四双路开关MUX4和第五双路开关MUX5用于构成控制单元；

信号处理单元第一部分中：第一触发器DFF1的D输入端接高电平1.8V、时钟输入端接参考信号、输出端Q1接第三双路开关MUX3的第一输入端和第四双路开关MUX4的第一输入端，第二触发器DFF2的D输入端接第一触发器DFF1的输出端Q1、时钟输入端接参考信号、输出端Q2接第四双路开关MUX4的第二输入端，第三触发器DFF3的D输入端接第二触发器DFF2的输出端Q2、时钟输入端接参考信号、输出端Q3接第三双路开关MUX3的第二输入端；

信号处理单元第二部分中：第四触发器DFF4的D输入端接高电平1.8V、时钟输入端接测试信号，第五触发器DFF5的D输入端接第四触发器DFF4的输出端Q4、时钟输入端接测试信号、输出端Q5接第五双路开关MUX5的第二输入端；

信号处理单元第三部分中：控制单元的参考时钟端ref接参考信号、测试开始输入端start接开始信号、模式选择信号test输出端接第一双路开关MUX1的控制端和第二双路开关MUX2的控制端、复位信号reset输出端接计数器的复位输入端rst，第三双路开关MUX3的控制端接控制单元的校正信号cal输出端、第一输出信号接第一双路开关MUX1的第二输入端，第四双路开关MUX4的控制端接控制单元的充电信号char输出端、输出端接第五双路开关MUX5的第一输入端，第五双路开关MUX5的控制端接控制单元的放电信号dischar输出端、第二输出信号接第二双路开关MUX2的第一输入端。

4.根据权利要求3所述的全数字锁相环内建自测试结构，其特征在于：所述的待测锁相环包括鉴相器、电荷泵、滤波器、压控振荡器和分频器，第一双路开关MUX1的第一输入端连接参考信号、第二输入端连接第一输出信号、输出端接鉴相器的第一输入端，第二双路开关MUX2的第一输入端连接第二输出信号、第二输入端连接测试信号、输出端接鉴相器的第二输入端，接鉴相器与电荷泵、滤波器、压控振荡器和分频器依次相连，分频器的输出端接计数器的时钟输入端。

5.根据权利要求1所述的全数字锁相环内建自测试结构，其特征在于：所述计数器用作记录待测锁相环中分频器在特定测试时间内的输出脉冲数，计数器的时钟输入端接待测锁相环中分频器的输出，计数器的复位端接信号处理单元的复位信号reset。