CN104569786A - 一种锁相环电路嵌入式测试方法 - Google Patents
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Abstract
本发明提供一种锁相环电路嵌入式测试方法，实现锁相环的内建自测试和故障诊断、提高锁相环的故障检测率和故障隔离率。步骤一、对锁相环电路进行可测试性设计；步骤二、对步骤一得到的可测点进行验证评估，得到系统的故障检测率及故障隔离率；步骤三、对锁相环系统各组成模块进行硬件可测点设计，检测故障并隔离；步骤四、测试锁相环的输出频率，判断锁相环电路是否存在故障，若存在故障，则控制模拟开关打开锁相环环路，施加激励对锁相环的各个功能部件做进一步的测试，查询故障字典，显示故障内容；若不存在故障，结束测试。
Description
技术领域
本发明属于嵌入式测试技术领域，涉及一种锁相环电路嵌入式测试方法及装置。
背景技术
现有技术对传统锁相环测试是通过外部测量仪器在锁相环电路外部加载激励信号，并根据相关响应而进行故障诊断。传统测试方法需要专用测试设备，占用测试资源。本发明旨在针对传统锁相环电路故障检测方法存在的缺点和不足，对锁相环电路进行嵌入式测试性设计，设计一套基于故障字典法的锁相环电路嵌入式故障诊断系统，开发锁相环嵌入式测试电路，针对PLL电路性能参数，如输出频率、锁定时间、时钟抖动等，实现锁相环的内建自测试和故障诊断、提高锁相环的故障检测率和故障隔离率，并能够有效缩短测试时间、降低测试难度和测试成本。
发明内容
本发明针对传统锁相环电路故障检测方法存在的缺点和不足，提供一种锁相环电路嵌入式测试方法，实现锁相环的内建自测试和故障诊断、提高锁相环的故障检测率和故障隔离率，并能够有效缩短测试时间、降低测试难度和测试成本。
本发明通过以下技术方案实现：
一种锁相环电路嵌入式测试方法，包括以下步骤：
步骤一、对锁相环电路进行可测试性设计，首先确定故障集合，并根据故障集合来模拟故障现象进而进行故障验证，对锁相环电路分析并结合故障集合中的故障特征，获得锁相环个部分的可测点；
步骤二、对步骤一得到的可测点进行验证评估：用基于多信号模型的测试性分析方法对典型锁相环电路进行可测性分析,由测试性分析结果可得，对锁相环电路分稳压电路、鉴相器、环路滤波器、压控振荡器、分频器五部分的分块测试，得到系统的故障检测率及故障隔离率；
步骤三、对锁相环系统各组成模块进行硬件可测点设计：通过电路内部增加测试点及测试电路，实现PLL电路的各个子电路，包括稳压电源电路、鉴相器、环路滤波器、压控振荡器(VCO)、反馈分频电路分别实现嵌入式测试，检测故障并隔离；
步骤四、测试锁相环的输出频率，判断锁相环电路是否存在故障，若存在故障，则控制模拟开关打开锁相环环路，施加激励对锁相环的各个功能部件做进一步的测试，查询故障字典，显示故障内容；若不存在故障，结束测试。
进一步地，所述的故障集合包括供电电源异常、鉴相器损坏、滤波器中的电阻电容元件的开路、短路和参数故障、压控振荡器(VCO)外围控制电路电阻电容元件的开路、短路和参数故障以及VCO本身的工作异常、分频器的损坏。
本发明的有益效果：
本发明方法，能够实现锁相环的内建自测试和故障诊断、提高锁相环的故障检测率和故障隔离率，并能够有效缩短测试时间、降低测试难度和测试成本。
附图说明
图1是本发明锁相环的多信号流模型；
图2是本发明锁相环电路的测试性分析；
图3是本发明基本的PLL频率合成器；
图4是本发明无源超前-滞后滤波器；
图5是本发明稳压电源电路可测点设计；
图6是本发明鉴相器可测点设计；
图7是本发明环路滤波器可测点设计仿真示意图；
图8是本发明分频器电路可测点设计；
图9是本发明74HC4046中VCO的控制特性；
图10是本发明锁相环嵌入式故障诊断单元总体方案。
具体实施方式
步骤一、对锁相环电路进行可测试性设计，首先确定故障集合。
锁相环电路的常见故障有供电电源异常、鉴相器损坏、滤波器中的电阻电容元件的开路、短路和参数故障、压控振荡器(VCO)外围控制电路电阻电容元件的开路、短路和参数故障以及VCO本身的工作异常、分频器的损坏。上述锁相环的故障会引起锁相环一些性能上的变化，
在进行故障验证的时候，需要模拟故障现象。为此设计锁相环电路故障集，对锁相环电路分析并结合故障集合中的故障特征，获得锁相环个部分的可测点。锁相环电路故障集设计如下表所示。
锁相环电路故障集
步骤二、
对上述可测试性设计进行验证评估。
用基于多信号模型的测试性分析方法对典型锁相环电路进行可测性分析。由步骤一分析可知，典型锁相环电路的完整系统由稳压电路、鉴相器、环路滤波器、压控振荡器、分频器组成，将每一部分均作为多信号流模型的单元模块，图1是Modelica软件测试性分析模块中建立多信号流模型，图2是测试分析结果。
由测试性分析结果可得，对锁相环电路分稳压电路、鉴相器、环路滤波器、压控振荡器、分频器五部分的分块测试，得到系统的故障检测率为100％，故障隔离率为84％。
步骤三
对锁相环系统各组成模块进行硬件可测点设计。
图3是本发明基本的PLL频率合成器，通过电路内部增加测试点及测试电路，实现PLL电路的各个子电路，包括稳压电源电路、鉴相器、环路滤波器、压控振荡器(VCO)、反馈分频电路等分别实现嵌入式测试，检测故障并隔离。
首先介绍稳压电源电路可测点设计，如图5所示。稳压电源电路为电源提供稳定的5V供电信号，为了减少数字电路对压控振荡器的干扰，减少输出信号中的噪声，对压控振荡器单独设计一个VCO_5V电源激励。实际使用中锁相环电路的供电异常常造成锁相环的失锁、假锁等其他故障，故对其稳压电源电路的输出电源信号设置可测点TP1和TP2，用AD采集电压信号，在其正常工作范围内，判断为无故障。
图6是本发明鉴相器可测点设计。鉴相器的输出为一个三态信号：高电平、高阻态、低电平。在鉴相器输入端引入测试激励，当A信号上升沿超前于B信号时，鉴相器输出一个高电平，反之为低电平，而对于74HC4046锁相环集成芯片，其有一个端子为PCP端(Phase Pulse)，输出信号与鉴相器输出相对应，据此可判断鉴相器是否正常工作。
环路滤波器的设计至关重要，本发明设计了一个无源超前-滞后滤波器，如图4所示。它在以往锁相环环路滤波器的基础上增加了一个电容C2，增加了高频处的衰减系数。
环路滤波器的可测点设计使用PSpice软件仿真测试获得，通过仿真分析结果表明，可测点设计如图7所示时，能够很好的检测出R1、R2、C1、C2的故障情况。
图8是本发明分频器电路可测点设计。在分频器输入端设置可测点TP5，输出端设置可测点TP6，在环路滤波器的输入端输入一固定值的直流电压，控制VCO输出一个固定频率的信号，测试VCO输出信号和分频器输出端信号的频率，当分频器电路工作不正常时，分频输出信号与VCO输出信号频率不能对应，则可判定此时的分频器工作不正常。
如图9为74HC4046中VCO的控制特性，根据该特性，给VCO施加不同的直流信号激励(如4.1V、0.9V)，根据得到的输出信号的fmax和fmin，即得到VCO的输出频率可变范围。在进行VCO的可测试性设计时，在VCO发生故障时，输出频率可变范围会有较明显的变化，对这项参数进行实时的、嵌入式的测量也较为方便，因此，对VCO的输出频率可变范围、输出信号噪声进行监测，可判断振荡器是否正常工作。
步骤四
嵌入式测试单元设计。
嵌入式故障诊断单元部分主要是基于FPGA故障字典法的实现。首先测试锁相环的输出频率，判断锁相环电路是否存在故障，若存在故障，则控制模拟开关打开锁相环环路，施加激励对锁相环的各个功能部件做进一步的测试，查询故障字典，显示故障内容。若不存在故障，显示故障内容，判断是否结束测试。
图10为锁相环嵌入式故障诊断单元总体方案，该单元分为五个部分，分别为被测电路、测试激励发生电路、AD转换模块、故障诊断显示模块和基于FPGA的故障诊断控制模块。其中，输出测试激励包含数字和模拟信号，故需要添加DA转换模块，测试响应也包含模拟信号和数字信号，对模拟信号进行处理需要AD转换模块，控制模块施加控制信号a、b、c控制数据选择器和模拟开关位的选择，并施加激励A、B测试鉴相器，交流正弦激励C测试环路滤波器，直流信号激励D测试压控振荡器和分频器，并根据测试响应信号分析查故障字典，进行故障诊断结果的显示。
被测电路设计中，为了模拟故障集中的元件故障，设计了模拟元件故障的电路图，如图9所示，将SW1的模块替代图3中的稳压电源模块的R7和R8，将SW2～SW6替代图5中的滤波器的R1、R2、C1、C2，将SW7～SW9替代VCO的R3、R4和C3。
锁相环电路嵌入式故障诊断单元软件设计主要是基于FPGA故障字典法的实现。首先测试锁相环的输出频率，判断锁相环电路是否存在故障，若存在故障，则控制模拟开关打开锁相环环路，施加激励对锁相环的各个功能部件做进一步的测试，查询故障字典，显示故障内容。若不存在故障，显示故障内容，判断是否结束测试。故障字典法实现的前提是应用FPGA软件实现故障字典。
故障字典的建立首先通过仿真建立故障集，再进行故障模糊集的分割，并为了故障模糊集建立相应的码字，最终建立起故障字典。
Claims (3)
1.一种锁相环电路嵌入式测试方法，其特征在于，包括以下步骤：
步骤一、对锁相环电路进行可测试性设计，首先确定故障集合，并根据故障集合来模拟故障现象进而进行故障验证，对锁相环电路分析并结合故障集合中的故障特征，获得锁相环个部分的可测点；
步骤二、对步骤一得到的可测点进行验证评估：用基于多信号模型的测试性分析方法对典型锁相环电路进行可测性分析,由测试性分析结果可得，对锁相环电路分稳压电路、鉴相器、环路滤波器、压控振荡器、分频器五部分的分块测试，得到系统的故障检测率及故障隔离率；
步骤三、对锁相环系统各组成模块进行硬件可测点设计：通过电路内部增加测试点及测试电路，实现PLL电路的各个子电路，包括稳压电源电路、鉴相器、环路滤波器、压控振荡器(VCO)、反馈分频电路分别实现嵌入式测试，检测故障并隔离；
步骤四、测试锁相环的输出频率，判断锁相环电路是否存在故障，若存在故障，则控制模拟开关打开锁相环环路，施加激励对锁相环的各个功能部件做进一步的测试，查询故障字典，显示故障内容；若不存在故障，结束测试。
2.如权利要求1所述的一种锁相环电路嵌入式测试方法，其特征在于，进一步地，所述的故障集合包括供电电源异常、鉴相器损坏、滤波器中的电阻电容元件的开路、短路和参数故障、压控振荡器(VCO)外围控制电路电阻电容元件的开路、短路和参数故障以及VCO本身的工作异常、分频器的损坏。
3.如权利要求1或2所述的一种锁相环电路嵌入式测试方法，其特征在于，进一步地，步骤四采用嵌入式测试单元进行测试，该测试单元分为五个部分，分别为被测电路、测试激励发生电路、AD转换模块、故障诊断显示模块和基于FPGA的故障诊断控制模块；其中，输出测试激励包含数字和模拟信号，需添加DA转换模块，测试响应也包含模拟信号和数字信号，对模拟信号进行处理需要AD转换模块，控制模块施加控制信号a、b、c控制数据选择器和模拟开关位的选择，并施加激励A、B测试鉴相器，交流正弦激励C测试环路滤波器，直流信号激励D测试压控振荡器和分频器，并根据测试响应信号分析查故障字典，进行故障诊断结果的显示。
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