CN116400205B - 芯片时钟网络延时交叉验证测试方法 - Google Patents
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Abstract
本发明涉及一种芯片时钟网络延时交叉验证测试方法，涉及芯片测试技术领域，通过将测试向量输入至N颗同批次、同型号的待测芯片；控制OCC电路At‑speed模式提供的时钟信号作为待测芯片内各触发器的控制时钟；将来自各待测芯片的触发器输出信号进行异或运算，实现批量交叉验证。
Description
技术领域
本发明涉及芯片测试技术领域，尤其涉及一种芯片时钟网络延时交叉验证测试方法。
背景技术
随着新能源汽车的发展，车规级芯片的时钟网络延迟验证问题急需解决。
传统的时钟网络延时参数测试选择被测芯片的部分I/O接口分别作为信号的输入端和输出端。然后使用示波器或其他测试设备测试输入端信号与输出端信号之间的时序延时，并减去测试电路板上的信号传输通道的信号传输延时。这种测试方法对测试端口有着很强的依赖性，测试的灵活性较低，容易受到外部测试条件的影响，且测试效率低。基于扫描技术的At-speed测试已被证明是用来测试Delay Fault的有效方法，At-speed测试不用测试机提供的测试时钟，而是使用芯片内部的高速时钟，这样需要加入专门的电路来支持，片上时钟控制器(On-chip Clock Controllers ，OCC)电路应运而生。OCC 是插在SoC上的逻辑电路。在ATE（自动测试设备）上对芯片做ATPG测试时，OCC用于控制内部scan flip-flop时钟。
针对上述传统测试技术存在的不足，特提出本发明。
发明内容
为了解决上述技术问题，本发明提供了一种芯片时钟网络延时交叉验证测试方法，通过采用OCC电路的At-speed test技术，让待测芯片在内部高速时钟上测试，并将测试输出进行交叉验证，根据交叉验证的结果，以完成对大批量、同批次的同型号芯片延时缺陷Delay Fault的测试。上述技术方案能够简化集成电路功能测试的流程，提高测试效率。
本发明实施例提供了一种芯片时钟网络延时交叉验证测试方法，该方法包括：
S1、设置测试系统参数，生成包括多个测试向量的测试向量集；测试向量是每个时钟周期应用于器件管脚的用于测试或者操作的逻辑1和逻辑0数据；
S2、将测试向量输入至N颗同批次、同型号的待测芯片；所述待测芯片内部时钟重置生成器和所述时钟重置生成器向外提供时钟信号的模块之间加入OCC电路，并配置测试模式为At-speed；
S3、控制OCC电路At-speed模式提供的时钟信号作为待测芯片内各触发器的控制时钟；
S4、将来自各待测芯片的触发器输出信号进行异或运算，实现批量交叉验证。
可选的，所述S4包括：
S41、将来自各待测芯片的触发器输出信号进行异或运算，如果异或结果为逻辑0，通过测试；如果异或结果为逻辑1，测试结果记录为错误；
S42、将测试结果记录为错误的待测芯片分为两等份，两等份的待测芯片并列重复步骤S2~S4，逐步缩小测试范围直到找出故障芯片。
可选的，所述S3包括：
S31、对各个片内OCC电路采用同源时钟。
S32、在每个待测芯片内构造n个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，测试支路和OCC电路提供的时钟信号一一对应接入。
S33、控制OCC电路提供的时钟信号经过同一路径接入片内触发器区域，然后经过n个测试支路分路至各触发器，以控制OCC电路At-speed模式提供的时钟信号作为各触发器的控制时钟。
可选的，所述测试系统参数包括测试向量的输入顺序；
所述S2包括：按照测试系统参数按顺序将测试向量输入至N颗同批次、同型号的待测芯片。
可选的，在所述S4之后还包括：
S5、在测试向量集中遍历，直到所有测试向量参与测试。
本发明提出的一种芯片时钟网络延时交叉验证测试方法，能够在测试大量的同批次、同型号的车规级芯片时，有效提高芯片时钟延迟故障测试的效率及测试的灵活性。无需操作人员具备很多的专业知识，也能够快速、准确地完成大批量芯片的测试。进一步对于企业而言，越早发现芯片故障，越能减少生产和制造成本，为设计和制造争取了宝贵的时间。同时能够帮助企业发现芯片级安全缺陷、规避安全风险和完善产品功能，为车载安全芯片的发展以及国密技术在芯片中的快速落地提供相应测试技术方法和保障。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种芯片时钟网络延时交叉验证测试方法的流程示意图；
图2是本发明提供的待测芯片内部连接示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将对本发明的技术方案进行清楚、完整的描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施例，都属于本发明所保护的范围。
图1是本发明实施例提供的一种芯片时钟网络延时交叉验证测试方法的流程图，包括以下操作：
S1、设置测试系统参数，生成包括多个测试向量的测试向量集；测试向量是每个时钟周期应用于器件管脚的用于测试或者操作的逻辑1和逻辑0数据。
在测试系统中，设置待测芯片的测试参数，如电源电压、输入电压、输出电压、输出电流负载、测试频率、测试向量的输入顺序等。测试向量可以由设计工程师，测试工程师或者验证工程师提供。
S2、将测试向量输入至N颗同批次、同型号的待测芯片；所述待测芯片内部时钟重置生成器和所述时钟重置生成器CRG（Clock Reset GenerAtion）向外提供时钟信号的模块之间加入OCC电路，并配置测试模式为At-speed。
将N颗（3≤N≤m，m为测试系统可供容纳芯片数量的最大值）同批次、同型号的待测芯片置于测试系统中，执行延时缺陷测试。测试系统按照用户设置，按顺序为待测芯片输入测试向量。
S3、控制OCC电路At-speed模式提供的时钟信号作为待测芯片内各触发器的控制时钟。
具体的，图2是本发明提供的待测芯片内部连接示意图，其中，CRG输出参考时钟ref_clk给锁相环PLL，PLL输出锁相环信号pll_clk给分频器DIV。DIV输出分频器信号div_clk给多路复用器MUX，多路复用器MUX输出功能时钟给OCC。OCC输出时钟信号occ_output_clk给三路触发器。图2中scan_clk为扫描时钟，At_speed_mode为实时模式，test_mode为测试模式。
结合图2，S3包括：
S31、对各个片内OCC电路采用同源时钟。
一般芯片内部都由CRG（Clock Reset GenerAtion）模块来提供系统工作所需的各种时钟，然后提供给芯片内部各个模块使用。OCC电路是插入在CRG模块与其他电路模块之间，因此在测试时只要对各待测芯片输入同源的系统工作时钟，也即OCC电路采用了同源时钟。
S32、在每个待测芯片内构造n个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，测试支路和OCC电路提供的时钟信号一一对应接入。换言之，在一个芯片内，OCC电路生成时钟信号，经由同一路径接入片内触发器区域，该区域连接n个测试支路分别接入n个触发器。
S33、控制OCC电路提供的时钟信号经过同一路径接入片内触发器区域，然后经过n个测试支路分路至各触发器，以控制OCC电路At-speed模式提供的时钟信号作为各触发器的控制时钟。
具体的，OCC电路可以实现如下功能：正常功能模式下输出系统时钟；stuck_At测试模式下输出慢速时钟；At_speed测试模式下输出At_speed测试时钟。
S4、将来自各待测芯片的触发器输出信号进行异或运算，实现批量交叉验证。
具体的，S4包括：S41、将来自各待测芯片的触发器输出信号进行异或运算，如果异或结果为逻辑0，说明各测试路径均不存在延时故障，通过测试；如果异或结果为逻辑1，说明待测芯片中存在至少1颗的输出数据不符合预期的时序要求，测试结果记录为错误。
具体的，异或操作指的是任两颗待测芯片触发器的输出结果，按顺序逐一进行按位异或操作。异或原则为：
0 ^ 0 = 0 ,
0 ^ 1 = 1,
1 ^ 0 = 1 ,
1 ^ 1 = 0 ,
当按位异或结果第一次出现1时，停止异或操作，认为该两颗待测芯片中至少一颗为异常，检测结果被记录为错误；如果异或结果均为0，则该两个待测芯片通过测试。
S42、将测试结果记录为错误的待测芯片分为两等份，两等份的待测芯片并列重复步骤S2~S4，逐步缩小测试范围直到找出故障芯片。
对于任一等份的待测芯片来说，取任两颗待测芯片触发器的输出结果，按顺序逐一进行按位异或操作，首次出现异或操作为1时，两颗待测芯片记录为错误，继续后续的两等分操作。
在一些实施例中，将来自各待测芯片的触发器输出信号进行异或运算，实现批量交叉验证。
在所述S4之后还包括：S5、在测试向量集中遍历，直到所有测试向量参与测试。
本发明提出的一种芯片时钟网络延时交叉验证测试方法，能够在测试大量的同批次、同型号的车规级芯片时，有效提高芯片时钟延迟故障测试的效率及测试的灵活性。无需操作人员具备很多的专业知识，也能够快速、准确地完成大批量芯片的测试。进一步对于企业而言，越早发现芯片故障，越能减少生产和制造成本，为设计和制造争取了宝贵的时间。同时能够帮助企业发现芯片级安全缺陷、规避安全风险和完善产品功能，为车载安全芯片的发展以及国密技术在芯片中的快速落地提供相应测试技术方法和保障。
需要说明的是，本发明所用术语仅为了描述特定实施例，而非限制本申请范围。如本发明说明书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法或者设备中还存在另外的相同要素。
还需说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”等应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案。
Claims (3)
1.一种芯片时钟网络延时交叉验证测试方法，其特征在于，包括：
S1、设置测试系统参数，生成包括多个测试向量的测试向量集；测试向量是每个时钟周期应用于器件管脚的用于测试或者操作的逻辑1和逻辑0数据；
S2、将测试向量输入至N颗同批次、同型号的待测芯片；所述待测芯片内部时钟重置生成器和所述时钟重置生成器向外提供时钟信号的模块之间加入OCC电路，并配置测试模式为At-speed；将N颗同批次、同型号的待测芯片置于测试系统中，执行延时缺陷测试；测试系统按照用户设置，按顺序为待测芯片输入测试向量；3≤N≤m，m为测试系统可供容纳芯片数量的最大值；
S3、控制OCC电路At-speed模式提供的时钟信号作为待测芯片内各触发器的控制时钟；
S4、将来自各待测芯片的触发器输出信号进行异或运算，实现批量交叉验证；
所述S4包括：
S41、将来自各待测芯片的触发器输出信号进行异或运算，异或操作指的是任两颗待测芯片触发器的输出结果，按顺序逐一进行按位异或操作；当按位异或结果第一次出现1时，停止异或操作，认为该两颗待测芯片中至少一颗为异常，检测结果被记录为错误；如果异或结果均为0，则该两颗待测芯片通过测试；
S42、将测试结果记录为错误的待测芯片分为两等份，两等份的待测芯片并列重复步骤S2~S4，逐步缩小测试范围直到找出故障芯片。
2.根据权利要求1所述的方法，其特征在于，所述S3包括：
S31、对各个片内OCC电路采用同源时钟；
S32、在每个待测芯片内构造n个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，测试支路和OCC电路提供的时钟信号一一对应接入；
S33、控制OCC电路提供的时钟信号经过同一路径接入片内触发器区域，然后经过n个测试支路分路至各触发器，以控制OCC电路At-speed模式提供的时钟信号作为各触发器的控制时钟。
3.根据权利要求1所述的方法，其特征在于，在所述S4之后还包括：
S5、在测试向量集中遍历，直到所有测试向量参与测试。
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|---|---|
| CN (1) | CN116400205B (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008084472A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置 |
| CN107942240A (zh) * | 2017-11-15 | 2018-04-20 | 深圳市紫光同创电子有限公司 | Fpga芯片中dsp模块的功能测试方法及装置 |
| CN108038263A (zh) * | 2017-11-15 | 2018-05-15 | 南京邮电大学 | 考虑性能相关结构不确定的芯片多元参数成品率预测方法 |
| CN110346618A (zh) * | 2019-07-29 | 2019-10-18 | 天津大学 | 一种针对于多时钟域at-speed测试的OCC电路 |
| CN112130053A (zh) * | 2020-08-11 | 2020-12-25 | 上海华虹集成电路有限责任公司 | 一种在ate上进行芯片功能同步测试的方法 |
| CN113655402A (zh) * | 2021-08-10 | 2021-11-16 | 长春北晨智能科技有限公司 | 一种基于阻抗型接地判断策略的检测系统及其测量方法 |
| CN113900873A (zh) * | 2021-10-12 | 2022-01-07 | 深圳市固浦斯电子有限公司 | 一种固态硬盘芯片rdt测试用工装 |
| CN114791556A (zh) * | 2022-04-14 | 2022-07-26 | 成都华微电子科技股份有限公司 | 片内时钟网络延时测试方法和测试电路 |
| CN115706022A (zh) * | 2021-08-16 | 2023-02-17 | 长鑫存储技术有限公司 | 一种定位故障晶体管的测试方法、结构 |
| CN116008791A (zh) * | 2023-03-27 | 2023-04-25 | 上海韬润半导体有限公司 | 基于fpga的芯片dft测试电路、方法及测试机台 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7546500B2 (en) * | 2006-03-02 | 2009-06-09 | Synopsys, Inc. | Slack-based transition-fault testing |
| WO2017053958A1 (en) * | 2015-09-25 | 2017-03-30 | Tactual Labs Co. | Tool to measure the latency of touchscreen devices |
-
2023
- 2023-06-07 CN CN202310664603.0A patent/CN116400205B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008084472A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置 |
| CN107942240A (zh) * | 2017-11-15 | 2018-04-20 | 深圳市紫光同创电子有限公司 | Fpga芯片中dsp模块的功能测试方法及装置 |
| CN108038263A (zh) * | 2017-11-15 | 2018-05-15 | 南京邮电大学 | 考虑性能相关结构不确定的芯片多元参数成品率预测方法 |
| CN110346618A (zh) * | 2019-07-29 | 2019-10-18 | 天津大学 | 一种针对于多时钟域at-speed测试的OCC电路 |
| CN112130053A (zh) * | 2020-08-11 | 2020-12-25 | 上海华虹集成电路有限责任公司 | 一种在ate上进行芯片功能同步测试的方法 |
| CN113655402A (zh) * | 2021-08-10 | 2021-11-16 | 长春北晨智能科技有限公司 | 一种基于阻抗型接地判断策略的检测系统及其测量方法 |
| CN115706022A (zh) * | 2021-08-16 | 2023-02-17 | 长鑫存储技术有限公司 | 一种定位故障晶体管的测试方法、结构 |
| CN113900873A (zh) * | 2021-10-12 | 2022-01-07 | 深圳市固浦斯电子有限公司 | 一种固态硬盘芯片rdt测试用工装 |
| CN114791556A (zh) * | 2022-04-14 | 2022-07-26 | 成都华微电子科技股份有限公司 | 片内时钟网络延时测试方法和测试电路 |
| CN116008791A (zh) * | 2023-03-27 | 2023-04-25 | 上海韬润半导体有限公司 | 基于fpga的芯片dft测试电路、方法及测试机台 |
Non-Patent Citations (3)
| Title |
|---|
| 双核SoC芯片扫描链测试设计与实现;刘广东;石国帅;徐浩然;;计算机测量与控制(第04期);全文 * |
| 如何用OCC电路实现at-speed测试;李冬;任敏华;;微处理机(第04期);第18页第1栏至第20页第2栏 * |
| 李冬 ; 任敏华 ; .如何用OCC电路实现at-speed测试.微处理机.2009,(第04期),全文. * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116400205A (zh) | 2023-07-07 |
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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